JPH07261887A - CPU system - Google Patents
CPU systemInfo
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- JPH07261887A JPH07261887A JP4959494A JP4959494A JPH07261887A JP H07261887 A JPH07261887 A JP H07261887A JP 4959494 A JP4959494 A JP 4959494A JP 4959494 A JP4959494 A JP 4959494A JP H07261887 A JPH07261887 A JP H07261887A
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- cpu
- memory
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- volatile memory
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【目的】 本発明はＣＰＵシステムに関し、システムの
立ち上げ情報をバックアップ保持する不揮発性メモリが
長持ちするＣＰＵシステムの提供を目的とする。
【構成】 システムの主制御を行うＣＰＵ１と、システ
ムの立ち上げ情報をバックアップ保持する不揮発性メモ
リ２と、前記不揮発性メモリ２の立ち上げ情報を記憶す
ると共に必要に応じてＣＰＵ１によりその内容を更新さ
れる揮発性メモリ３と、システムの主電源３１の断時に
該システムへの給電を所定時間バックアップするバック
アップ電源３２と、主電源の断検出によりＣＰＵ１に対
して第１の割込を発生する断検出回路３５とを備え、Ｃ
ＰＵ１は前記第１の割込処理において不揮発性メモリ２
と揮発性メモリ３の各立ち上げ情報を比較すると共に、
不一致が存在する場合のみ揮発性メモリ３の立ち上げ情
報を不揮発性メモリ２に書き込む。また、ＣＰＵ１はシ
ステムの立ち上げ時にリセット後の立ち上げか電源断後
の立ち上げかを判別し、前者の場合は揮発性メモリ３の
立ち上げ情報でシステムを立ち上げ、後者の場合は不揮
発性メモリ２の立ち上げ情報でシステムを立ち上げる。
(57) [Abstract] [Object] The present invention relates to a CPU system, and an object of the present invention is to provide a CPU system in which a nonvolatile memory for backing up and holding system startup information lasts a long time. [Structure] A CPU 1 that performs main control of the system, a nonvolatile memory 2 that backs up and holds system startup information, and startup information of the nonvolatile memory 2 that is stored and updated by the CPU 1 as necessary. Volatile memory 3, a backup power supply 32 that backs up power to the system for a predetermined time when the main power supply 31 of the system is cut off, and a disconnection that generates a first interrupt to the CPU 1 by detecting the disconnection of the main power supply. A detection circuit 35, and C
PU1 is a nonvolatile memory 2 in the first interrupt processing.
And comparing each startup information of the volatile memory 3,
Only when there is a mismatch, the startup information of the volatile memory 3 is written in the nonvolatile memory 2. Further, the CPU 1 determines at the time of system startup whether the system is booted after resetting or powering off. In the former case, the system is booted by the boot information of the volatile memory 3, and in the latter case, it is non-volatile. The system is started up with the startup information of the memory 2.
Description
【０００１】[0001]
【産業上の利用分野】本発明はＣＰＵシステムに関し、
更に詳しくはシステムの立ち上げ情報をバックアップ保
持する書込回数制限付きの不揮発性メモリ（ＥＥＰＲＯ
Ｍ）を備えるＣＰＵシステムに関する。今日、あらゆる
電子機器は制御部にＣＰＵを備えており、該ＣＰＵはパ
ワーオンリセット又は操作やプログラムによるリセット
後に所定の立ち上げ情報に従ってシステム（機器）を所
定機能に立ち上げる。かかる立ち上げ情報は、製造時よ
り固定ならばＲＯＭに記憶しておけば良いが、例えば移
動無線電話機（移動機）においては、この立ち上げ情報
の中に機器番号、電話番号、その他の様々な制御パラメ
ータ等が含まれており、該データは移動機の運用中にも
変化する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CPU system,
More specifically, a non-volatile memory (EEPRO) with a limited number of writes that backs up system startup information
M) with a CPU system. Nowadays, every electronic device has a CPU in a control unit, and the CPU starts a system (device) to a predetermined function according to predetermined startup information after power-on reset or reset by an operation or a program. If the start-up information is fixed from the time of manufacture, it may be stored in the ROM. For example, in a mobile radio telephone (mobile device), the start-up information includes a device number, a telephone number, and various other information. The control parameters and the like are included, and the data changes during the operation of the mobile device.
【０００２】そこで、立ち上げ情報をバックアップ保持
する必要があり、その手段としては、従来より小型、低
価格な書込回数制限付きの不揮発性メモリ（ＥＥＰＲＯ
Ｍ）が多く使用されるが、書込回数が制限に達してしま
うと移動機そのものが使えなくなるので、不揮発性メモ
リの使用をいかに長持ちさせるかは重要な課題となって
いる。Therefore, it is necessary to back up and retain the startup information. As a means therefor, a non-volatile memory (EEPRO) which is smaller in size and lower in price and has a limited number of times of writing (EEPRO) is used.
M) is often used, but if the number of writing times reaches the limit, the mobile device itself cannot be used, so how to prolong the use of the nonvolatile memory is an important issue.
【０００３】[0003]
【従来の技術】従来は、主電源断時に所定時間のバッテ
リーバックアップを行うと共に、この時間を利用して無
条件に立ち上げ情報を不揮発性メモリに退避していた。2. Description of the Related Art Conventionally, a battery backup is performed for a predetermined time when the main power is cut off, and the startup information is unconditionally saved in a non-volatile memory using this time.
【０００４】[0004]
【発明が解決しようとする課題】しかし、ＥＥＰＲＯＭ
等の不揮発性メモリはＲＡＭに比べてデータ書込処理に
多大な時間（例えば１バイト当たり１０ｍＳ）を要す
る。このため、従来の機器は使い勝手が悪く、かつバッ
クアップバッテリーの消耗が早かった。また、電源ＯＦ
Ｆする度に不揮発性メモリの書込回数が増すので、１０
年経たないうちに書込制限回数（例えば数万回）に達し
てしまい、従来の機器はこれにより寿命が制限されるこ
ともあった。However, the EEPROM is
Nonvolatile memory such as requires a much longer time (for example, 10 mS per byte) for data writing processing than RAM. Therefore, the conventional device is not easy to use, and the backup battery is consumed quickly. In addition, power supply OF
The number of writings to the non-volatile memory increases each time F is set, so 10
The writing limit number (for example, tens of thousands of times) was reached before the end of a year, and the life of the conventional device may be limited.
【０００５】本発明の目的は、システムの立ち上げ情報
をバックアップ保持する不揮発性メモリが長持ちするＣ
ＰＵシステムを提供することにある。An object of the present invention is to provide a long-lasting C memory for a non-volatile memory for backup-holding system startup information.
To provide a PU system.
【０００６】[0006]
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のＣＰＵシステムは、
システムの主制御を行うＣＰＵ１と、システムの立ち上
げ情報をバックアップ保持する不揮発性メモリ２と、前
記不揮発性メモリ２の立ち上げ情報を記憶すると共に必
要に応じてＣＰＵ１によりその内容を更新される揮発性
メモリ３と、システムの主電源３１の断時に該システム
への給電を所定時間バックアップするバックアップ電源
３２と、主電源の断検出によりＣＰＵ１に対して第１の
割込を発生する断検出回路３５とを備え、ＣＰＵ１は前
記第１の割込処理において不揮発性メモリ２と揮発性メ
モリ３の各立ち上げ情報を比較すると共に、不一致が存
在する場合のみ揮発性メモリ３の立ち上げ情報を不揮発
性メモリ２に書き込むものである。The above-mentioned problems can be solved by the structure shown in FIG. That is, the CPU system of the present invention is
A CPU 1 that performs the main control of the system, a nonvolatile memory 2 that backs up and holds system startup information, and startup information of the nonvolatile memory 2 that is stored and the contents of which are updated by the CPU 1 as needed. Memory 3, a backup power supply 32 that backs up power to the system for a predetermined time when the main power supply 31 of the system is cut off, and a disconnection detection circuit 35 that generates a first interrupt to the CPU 1 by detecting the disconnection of the main power supply. The CPU 1 compares the startup information of the nonvolatile memory 2 with the startup information of the volatile memory 3 in the first interrupt processing, and the startup information of the volatile memory 3 is nonvolatile only when there is a mismatch. The data is written in the memory 2.
【０００７】[0007]
【作用】システムに電源投入するとＣＰＵ１は不揮発性
メモリ２の立ち上げ情報でシステムを立ち上げ、該不揮
発性メモリ２の立ち上げ情報を揮発性メモリ３にロード
する。又は不揮発性メモリ２の立ち上げ情報を揮発性メ
モリ３にロードし、該揮発性メモリ３の立ち上げ情報で
システムを立ち上げる。何れにしても、稼動中は揮発性
メモリ３にアクセスすることで、立ち上げ情報の高速読
み出し、及び書き込み（更新）が行える。When the system is powered on, the CPU 1 starts up the system with the startup information of the nonvolatile memory 2 and loads the startup information of the nonvolatile memory 2 into the volatile memory 3. Alternatively, the startup information of the non-volatile memory 2 is loaded into the volatile memory 3, and the system is started up with the startup information of the volatile memory 3. In any case, by accessing the volatile memory 3 during operation, the startup information can be read and written (updated) at high speed.
【０００８】システムの主電源３１が断になると、バッ
クアップ電源３２は該システムへの給電を所定時間バッ
クアップする。また同時に断検出回路３５は主電源の断
検出によりＣＰＵ１に対して第１の割込を発生する。そ
して、ＣＰＵ１は前記第１の割込処理において、不揮発
性メモリ２と揮発性メモリ３の各立ち上げ情報を比較す
ると共に、不一致が存在する場合のみ揮発性メモリ３の
立ち上げ情報を不揮発性メモリ２に書き込む。When the main power supply 31 of the system is cut off, the backup power supply 32 backs up the power supply to the system for a predetermined time. At the same time, the disconnection detection circuit 35 generates a first interrupt to the CPU 1 by detecting the disconnection of the main power supply. Then, the CPU 1 compares the startup information of the nonvolatile memory 2 and the startup information of the volatile memory 3 in the first interrupt processing, and sets the startup information of the volatile memory 3 to the nonvolatile memory only when there is a mismatch. Write to 2.
【０００９】従って、現実にはシステムの稼動中に揮発
性メモリ３の立ち上げ情報が更新されない場合も多いか
ら、かかる場合には不揮発性メモリ２への書き込みを行
わず、もって不揮発性メモリ２が長持ちする。好ましく
は、操作又はプログラムによって生成されるリセット信
号によりＣＰＵ１に対して第２の割込を発生する割込発
生回路１０と、前記第２の割込処理においてＣＰＵ１に
より該割込がリセット信号に起因する旨の特定の情報を
セットされる第１の記憶手段３3 と、前記リセット信号
のＣＰＵ１への入力を所定時間遅延させる遅延回路１２
とを備え、ＣＰＵ１はシステムの立ち上げ時に前記第１
の記憶手段３3 の内容を識別すると共に、該内容が前記
特定の情報の場合は揮発性メモリ３の立ち上げ情報でシ
ステムを立ち上げ、それ以外の場合は不揮発性メモリ２
の立ち上げ情報でシステムを立ち上げる。Therefore, in reality, in many cases, the startup information of the volatile memory 3 is not updated during the operation of the system. In such a case, the writing to the non-volatile memory 2 is not performed, so that the non-volatile memory 2 is not updated. long lasting. Preferably, an interrupt generation circuit 10 for generating a second interrupt to the CPU 1 by a reset signal generated by an operation or a program, and the interrupt caused by the reset signal by the CPU 1 in the second interrupt processing. First storage means 3 3 in which specific information to the effect that it is set and a delay circuit 12 for delaying the input of the reset signal to the CPU 1 for a predetermined time are provided.
And the CPU 1 has the first
The content of the storage means 3 3 is identified, and if the content is the specific information, the system is started up by the startup information of the volatile memory 3, otherwise the nonvolatile memory 2 is started.
Start up the system with the startup information.
【００１０】主電源断以外の立ち上げ時には揮発性メモ
リ３の立ち上げ情報は破壊されていないので、仮に揮発
性メモリ３の内容が更新されていてもこれを不揮発性メ
モリ２に退避する必要はない。従って、かかる場合も不
揮発性メモリ２への書き込みを行わず、もって不揮発性
メモリ２が長持ちする。また好ましくは、パワーオンリ
セット信号によりセット／リセットされ、かつ操作又は
プログラムによって生成されるリセット信号によりリセ
ット／セットされる第２の記憶手段１４を備え、ＣＰＵ
１はシステムの立ち上げ時に前記第２の記憶手段１４の
内容を判別すると共に、該内容がセット／リセットの場
合は不揮発性メモリ２の立ち上げ情報でシステムを立ち
上げ、リセット／セットの場合は揮発性メモリ３の立ち
上げ情報でシステムを立ち上げる。Since the startup information of the volatile memory 3 is not destroyed at startup except when the main power is turned off, even if the content of the volatile memory 3 is updated, it is not necessary to save it in the nonvolatile memory 2. Absent. Therefore, even in such a case, writing to the non-volatile memory 2 is not performed, and thus the non-volatile memory 2 lasts a long time. Further, preferably, the CPU is provided with a second storage means 14 which is set / reset by a power-on reset signal and is reset / set by a reset signal generated by an operation or a program.
Reference numeral 1 determines the contents of the second storage means 14 when the system is started up, and when the contents are set / reset, the system is started up by the start-up information of the non-volatile memory 2, and when the contents are reset / set. The system is started up with the startup information of the volatile memory 3.
【００１１】従って、上記同様にして不揮発性メモリ２
が長持ちすると共に、本ＣＰＵシステムは一層簡単な回
路及び制御で実現できる。また好ましくは、不揮発性メ
モリ２は夫々が立ち上げ情報を記憶可能な複数のメモリ
ブロック２1 〜２n を備え、一つのメモリブロックヘの
立ち上げ情報の書込回数が所定値を超えたことにより次
のメモリブロックへの書き込みが行われるものである。
従って、不揮発性メモリ２の見かけ上の寿命が格段に延
びる。Therefore, in the same manner as described above, the nonvolatile memory 2
In addition to being long-lasting, the present CPU system can be realized by a simpler circuit and control. Also preferably, the non-volatile memory 2 to a plurality of memory blocks 2 1 to 2 n capable of storing up information up the respective write count launch information of one memory block F has exceeded a predetermined value By this, writing to the next memory block is performed.
Therefore, the apparent life of the non-volatile memory 2 is significantly extended.
【００１２】[0012]
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のＣＰＵ
応用システムのブロック図で、このＣＰＵ応用システム
はＣＰＵを含む制御部１００と、機器固有の機能を実現
する機能部２００と電源部３００とから成る。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. The same reference numerals denote the same or corresponding parts throughout the drawings. FIG. 2 is a CPU of the embodiment
In the block diagram of the application system, the CPU application system includes a control unit 100 including a CPU, a function unit 200 that implements a device-specific function, and a power supply unit 300.
【００１３】制御部１００において、１はシステムの主
制御を行うＣＰＵ、２はシステムの立ち上げ情報をバッ
クアップ保持する例えばＥＥＰＲＯＭの書込回数制限付
き不揮発性メモリからなるバックアップメモリ（ＢＭＥ
Ｍ）、２1 〜２n は、夫々が、未使用／使用中／使用済
の使用状態を保持する使用フラグＵＦと、このエリアへ
の書込回数をカウントし、保持する書込カウンタＣＴＲ
と、立ち上げ情報ＢＤＡＴの記憶エリアとを含むメモリ
ブロックである。３はＲＡＭ等の揮発性メモリからなる
データメモリ（ＤＭＥＭ）、３1 は立ち上げ情報（ＡＤ
ＡＴ）、３2 はメモリブロック２1 〜２n を指すポイン
タ（Ｐ）、３3 はリセット要因を保持するレジスタＣＲ
ＥＧ（第１の記憶手段３3 に相当）である。In the control unit 100, 1 is a CPU for performing main control of the system, and 2 is a backup memory (BME) which is a non-volatile memory with a limited number of times of writing, such as an EEPROM, which holds backup information of system startup.
M) 2 1 to 2 n each have a use flag UF for holding an unused / in use / used state, and a write counter CTR for counting and holding the number of times of writing to this area.
And a storage area for the startup information BDAT. 3 is a data memory comprising a volatile memory such as a RAM (DMEM), 3 1 launched information (AD
AT), 3 2 is a pointer (P) pointing to the memory blocks 2 1 to 2 n , and 3 3 is a register CR holding a reset factor
EG (corresponding to the first storage means 3 3 ).
【００１４】更に、４は図４，図５の制御プログラムを
記憶しているＲＯＭからなるプログラムメモリ（ＰＭＥ
Ｍ）、５はＣＰＵ１の共通バス、６はパワーオンリセッ
ト回路、６1 はシュミットトリガ回路（ＳＴ）、７はマ
ニュアルリセットボタン、８はインバータ回路（Ｉ）、
９は入力の立ち下がりで所定パルス幅のマニュアルリセ
ットパルスＭＲＰを発生するパルスジェネレータ（Ｐ
Ｇ）、１０はＯＲゲート回路Ｏ（割込発生回路１０に相
当）、１１はＣＰＵ１のリセットコマンド（プログラム
リセット）をデコードしてプログラムリセットパルスＰ
ＲＰを生成するバスデコーダ（ＢＤ）、１２は遅延回路
（ＤＬ）、１３はＮＯＲゲート回路（ＮＯ）である。Further, 4 is a program memory (PME) including a ROM for storing the control programs shown in FIGS.
M), 5 is a common bus of the CPU 1, 6 is a power-on reset circuit, 6 1 is a Schmitt trigger circuit (ST), 7 is a manual reset button, 8 is an inverter circuit (I),
Reference numeral 9 is a pulse generator (P which generates a manual reset pulse MRP having a predetermined pulse width at the falling edge of the input).
G), 10 is an OR gate circuit O (corresponding to the interrupt generation circuit 10), 11 is a program reset pulse P by decoding the reset command (program reset) of the CPU 1.
A bus decoder (BD) that generates RP, 12 is a delay circuit (DL), and 13 is a NOR gate circuit (NO).
【００１５】機能部２００において、２１はＣＰＵ１の
エクステンションバス、２２は移動体通信機等の機能を
実現する機能回路（ＦＣ）である。更に電源部３００に
おいて、３１はバッテリーからなる主電源、３２は同じ
くバッテリーからなるバックアップ電源、３３は電源Ｏ
Ｎ／ＯＦＦスイッチ、３４は半導体スイッチ素子又はリ
レー等からなるスイッチ回路、３５は主電源断を検出す
るシュミットトリガ回路ＳＴ（断検出回路３５に相当）
である。In the functional unit 200, 21 is an extension bus of the CPU 1, and 22 is a functional circuit (FC) for realizing the functions of a mobile communication device and the like. Further, in the power source unit 300, 31 is a main power source made of a battery, 32 is a backup power source also made of a battery, and 33 is a power source O.
N / OFF switch, 34 is a switch circuit including a semiconductor switch element or relay, and 35 is a Schmitt trigger circuit ST (corresponding to the disconnection detection circuit 35) for detecting disconnection of the main power supply.
Is.
【００１６】図３は実施例のＣＰＵ応用システムの動作
タイミングチャートである。以下、図２も参照して動作
を説明する。図３の（Ａ）はシステム稼動中にリセット
信号が発生した場合のタイミングチャートを示してい
る。リセットボタン７を押して離すと、離した時に同期
してマニュアルリセットパルスＭＲＰ（＝リセットパル
スＲＰ）が発生する。又はＣＰＵ１が共通バス５にリセ
ットコマンドを送出すると、これに同期してプログラム
リセットパルスＰＲＰ（＝リセットパルスＲＰ）が発生
する。リセットパルスＲＰはＣＰＵ１の第２の割込入力
端子Ｉ2 に入力しており、該リセットパルスＲＰの立ち
下がりによりＣＰＵ１は後述のリセット要因記録処理
を実行する。FIG. 3 is an operation timing chart of the CPU application system of the embodiment. The operation will be described below with reference to FIG. FIG. 3A shows a timing chart when a reset signal is generated during system operation. When the reset button 7 is pressed and released, a manual reset pulse MRP (= reset pulse RP) is generated in synchronization with the release. Alternatively, when the CPU 1 sends a reset command to the common bus 5, a program reset pulse PRP (= reset pulse RP) is generated in synchronization with this. The reset pulse RP is input to the second interrupt input terminal I 2 of the CPU 1, and the falling of the reset pulse RP causes the CPU 1 to execute the reset factor recording process described later.
【００１７】一方、遅延回路１２は処理の実行完了よ
りも大きな遅延時間Ｔ1 を有しており、該時間Ｔ1 が経
過すると遅延リセットパルスＲＰＤが発生し、これによ
りＣＰＵ１は実際にリセットされる。そして、この遅延
リセットパルスＲＰＤが無くなると、プログラムメモリ
４の所定番地から始まる後述のシステムの立ち上げ処理
を実行する。On the other hand, the delay circuit 12 has a delay time T 1 longer than the completion of execution of processing, and when the time T 1 elapses, a delay reset pulse RPD is generated, whereby the CPU 1 is actually reset. . Then, when the delayed reset pulse RPD disappears, a system start-up process, which will be described later, starting from a predetermined address of the program memory 4 is executed.
【００１８】図３の（Ｂ）はシステム稼動中に主電源Ｖ
が断となった場合のタイミングチャートを示している。
電源ＯＮ／ＯＦＦスイッチ３３をＯＦＦにすると、主電
源Ｖは急速に低下し、これを検出したシュミットトリガ
回路３５はＣＰＵ１の第１の割込端子Ｉ1 に電源断割込
を発生する。一方、トランジスタＱはコンデンサＣ2の
蓄積電荷のために暫くは導通しており、これによりスイ
ッチ回路３４はＯＮに保たれ、システムにはバックアッ
プ電源３２から引き続きバックアップ電源Ｖ´が供給さ
れる。この間に、ＣＰＵ１は主電源断割込信号の立ち下
がりにより後述の主電源断処理を実行する。トランジ
スタＱが導通している時間Ｔ2 は主電源断処理の実行
完了よりも大きな時間を有しており、この間にＣＰＵ１
は主電源断処理を終了する。そして、時間Ｔ2 を経過
するとトランジスタＱがＯＦＦし、これによりバックア
ップ電源Ｖ´の給電もストップし、システムは電源ＯＦ
Ｆ状態になる。FIG. 3B shows the main power source V during system operation.
The timing chart in the case of disconnection is shown.
When the power supply ON / OFF switch 33 is turned off, the main power supply V is rapidly lowered, and the Schmitt trigger circuit 35 which has detected this causes a power interruption interrupt to the first interrupt terminal I 1 of the CPU 1. On the other hand, the transistor Q has been conducting for a while due to the electric charge accumulated in the capacitor C 2 , so that the switch circuit 34 is kept ON and the backup power supply V ′ is continuously supplied from the backup power supply 32 to the system. During this period, the CPU 1 executes the main power-off processing, which will be described later, when the main power-off interrupt signal falls. The time T 2 during which the transistor Q is conducting has a time longer than the completion of execution of the main power-off process, and during this time, the CPU 1
Ends the main power-off process. Then, when the time T 2 elapses, the transistor Q is turned off, so that the power supply of the backup power supply V ′ is also stopped and the system is turned off.
It becomes the F state.
【００１９】やがて、電源ＯＮ／ＯＦＦスイッチ３３を
ＯＮにすると、主電源ＶはダイオードＤ4 を介してコン
デンサＣ2 を急速にチャージし、トランジスタＱを速や
かにＯＮにする。また主電源ＶはダイオードＤ2 を介し
てスイッチ回路３４に給電され、かつスイッチ回路３４
のＯＮにより主電源Ｖはシステムに供給される。因み
に、この状態ではダイオードＤ3 は逆方向にバイアスさ
れており、もってバックアップ電源３２の消耗は無い。When the power supply ON / OFF switch 33 is turned ON, the main power supply V rapidly charges the capacitor C 2 via the diode D 4 and quickly turns on the transistor Q. Further, the main power source V is supplied to the switch circuit 34 via the diode D 2 and the switch circuit 34
The main power V is supplied to the system by turning on. Incidentally, in this state, the diode D 3 is biased in the reverse direction, so that the backup power source 32 is not consumed.
【００２０】主電源Ｖがシステムに供給されると、パワ
ーオンリセット回路６はパワーオンリセット信号ＰＷＲ
を発生する。これによりＣＰＵ１はパワーオンリセット
されると共に、該パワーオンリセット信号ＰＷＲが無く
なると、プログラムメモリ４の所定番地から始まる後述
のシステムの立ち上げ処理を実行する。図４は実施例
のＣＰＵ応用システムのフローチャートである。なお、
この例ではバックアップメモリ２のメモリブロックが一
つの場合を説明する。When the main power V is supplied to the system, the power-on reset circuit 6 causes the power-on reset signal PWR.
To occur. As a result, the CPU 1 is power-on-reset, and when the power-on reset signal PWR disappears, the CPU 1 executes a system start-up process, which will be described later, starting from a predetermined address of the program memory 4. FIG. 4 is a flowchart of the CPU application system of the embodiment. In addition,
In this example, the case where the backup memory 2 has one memory block will be described.
【００２１】システムの稼動中に操作又はプログラムに
よるリセット信号ＲＰが発生すると、リセット要因記録
処理に割込入力する。このようなリセット信号ＲＰに
基づく再立ち上げの処理では、仮にデータメモリ３の立
ち上げ情報ＡＤＡＴが更新されていても、これをリスタ
ート時に利用できるから、これをバックアップメモリ２
に退避する必要はなく、このことがリスタート時に分か
るようにしておく。即ち、ステップＳ１ではリセット要
因レジスタＣＲＥＧにこのリセットの要因がＣＰＵ稼動
中における操作又はプログラムによるリセット信号が発
生した旨の情報（例えば符号「Ｇ」）をセットし、ステ
ップＳ２ではＣＰＵ１はアイドル状態になる。When a reset signal RP generated by an operation or a program is generated during the operation of the system, the reset factor recording process is interrupted. In such a restart process based on the reset signal RP, even if the startup information ADAT of the data memory 3 is updated, it can be used at the time of restart, so that it can be used as the backup memory 2
There is no need to evacuate to, so be sure to know this when restarting. That is, in step S1, the reset factor register CREG is set with information indicating that the reset factor has caused a reset signal by an operation or a program during CPU operation (for example, reference sign "G"), and in step S2, the CPU 1 is set in the idle state. Become.
【００２２】またシステム稼動中に主電源断を検出する
と主電源断処理に割込入力する。ステップＳ１１では
リセット要因レジスタＣＲＥＧに「０」をセットする。
なお、本実施例では電源断により揮発性ＲＡＭからなる
データメモリ３の内容は「０」になると仮定しているの
で、ステップＳ１１の処理は必ずしも必要では無い。ス
テップＳ１２ではデータメモリ３の立ち上げ情報ＡＤＡ
Ｔとバックアップメモリ２の立ち上げ情報ＢＤＡＴとを
比較し、ステップＳ１３では全て一致か否かを判別す
る。全て一致ではない場合はステップＳ１４でデータメ
モリ３の立ち上げ情報ＡＤＡＴをバックアップメモリ２
の立ち上げ情報ＢＤＡＴに退避する。また全て一致の場
合はステップＳ１４の処理をスキップする。ステップＳ
１５ではＣＰＵ１はアイドル状態になり、バックアップ
電源の断を待つ。Further, if the main power cutoff is detected while the system is operating, the main power cutoff processing is interrupted. In step S11, "0" is set in the reset factor register CREG.
In the present embodiment, it is assumed that the content of the data memory 3 composed of the volatile RAM becomes "0" due to the power interruption, so that the process of step S11 is not always necessary. In step S12, the startup information ADA of the data memory 3
T is compared with the startup information BDAT of the backup memory 2, and it is determined in step S13 whether they all match. If they do not match, the startup information ADAT in the data memory 3 is saved in the backup memory 2 in step S14.
To the startup information BDAT. If all match, the process of step S14 is skipped. Step S
At 15, the CPU 1 becomes idle and waits for the backup power supply to be cut off.
【００２３】またＣＰＵ１はリセット信号ＲＳが入力さ
れた後は共通の立ち上げ処理を実行する。ステップＳ
２１ではリセット要因レジスタＣＲＥＧの内容が「Ｇ」
か否かを判別する。「Ｇ」でない（Ｇが破棄されてい
る）場合）は電源断があったので、ステップＳ２２でバ
ックアップメモリ２の立ち上げ情報ＢＤＡＴをデータメ
モリ３の立ち上げ情報ＡＤＡＴにロードする。以後、デ
ータメモリ３で高速読出、及び高速書込（更新）を可能
とするためである。また「Ｇ」の場合はデータメモリ３
の立ち上げ情報ＡＤＡＴは破壊されていないのでステッ
プＳ２２の処理をスキップする。ステップＳ２３ではデ
ータメモリ３の立ち上げ情報ＡＤＡＴでシステムを立ち
上げる。ステップＳ２４では本ＣＰＵシステムに固有の
機能制御を行うと共に、立ち上げ情報ＡＤＡＴの更新が
必要となった場合には適宜にその更新を行う。Further, the CPU 1 executes a common start-up process after the reset signal RS is input. Step S
21, the content of the reset factor register CREG is "G".
Or not. If it is not "G" (when G is discarded), the power has been cut off, so the startup information BDAT of the backup memory 2 is loaded into the startup information ADAT of the data memory 3 in step S22. This is because thereafter, high-speed reading and high-speed writing (updating) can be performed in the data memory 3. In the case of "G", the data memory 3
Since the startup information ADAT is not destroyed, the process of step S22 is skipped. In step S23, the system is started up with the startup information ADAT of the data memory 3. In step S24, the function control peculiar to the present CPU system is performed, and when the startup information ADAT needs to be updated, it is updated as appropriate.
【００２４】図５は他の実施例の主電源断処理のフロ
ーチャートである。この例はバックアップメモリ２が複
数のメモリブロック２1 〜２n を備えており、これらを
順に使用することでバックアップメモリ２の一層の延命
を図る処理である。ステップＳ３１〜Ｓ３３の処理は図
４の（Ｂ）のステップＳ１１〜Ｓ１３の処理と同様であ
る。ステップＳ３３の判別で全て一致ではない場合は、
ステップＳ３４で現時点のポインタＰが指す書込カウン
タの内容ＣＴＲ（Ｐ）が書込制限回数ｍより大か否かを
判別する。ＣＴＲ（Ｐ）＞ｍでないの場合はステップＳ
３９に進み、データメモリ３の立ち上げ情報ＡＤＡＴを
バックアップメモリ２の当該ポインタＰの指すメモリブ
ロックの立ち上げ情報ＢＤＡＴ（Ｐ）に退避する。FIG. 5 is a flow chart of the main power-off process of another embodiment. In this example, the backup memory 2 is provided with a plurality of memory blocks 2 1 to 2 n , and these are used in order to further extend the life of the backup memory 2. The processing of steps S31 to S33 is the same as the processing of steps S11 to S13 of FIG. If it is determined in step S33 that they do not match,
In step S34, it is determined whether or not the content CTR (P) of the write counter indicated by the pointer P at the present time point is larger than the write limit number m. If CTR (P)> m is not satisfied, step S
In step 39, the startup information ADAT of the data memory 3 is saved in the startup information BDAT (P) of the memory block pointed to by the pointer P of the backup memory 2.
【００２５】またＣＴＲ（Ｐ）＞ｍの場合はステップＳ
３５で当該ポインタＰが指す使用フラグの内容を「使用
中」から「使用済」に書換え、ステップＳ３６でポイン
タＰを次のメモリブロックに更新する。ステップＳ３７
ではポインタＰが最大ブロック数ｎを超えているか否か
を判別し、超えていればこのＣＰＵシステムの寿命であ
る旨を使用者に知らせるべく、ステップＳ４１で例えば
機能部２００の不図示のブザーや警報ランプに警報を発
生する。If CTR (P)> m, step S
At 35, the content of the usage flag pointed to by the pointer P is rewritten from "in use" to "used", and the pointer P is updated to the next memory block at step S36. Step S37
Then, it is determined whether or not the pointer P exceeds the maximum number n of blocks, and if it exceeds the maximum number of blocks n, in step S41, for example, a buzzer (not shown) of the functional unit 200 Generate an alarm on the alarm lamp.
【００２６】またＰ＞ｎでなければステップＳ３８で前
記更新されたメモリブロックの使用フラグＵＦ（Ｐ）を
「未使用」から「使用中」に書換え、ステップＳ３９で
データメモリ３の立ち上げ情報ＡＤＡＴをバックアップ
メモリ２の立ち上げ情報ＢＤＡＴ（Ｐ）に退避する。ス
テップＳ４０では書込カウンタＣＴＲ（Ｐ）の内容に＋
１する。If P> n is not satisfied, the usage flag UF (P) of the updated memory block is rewritten from "unused" to "in use" in step S38, and the startup information ADAT of the data memory 3 is written in step S39. Is saved in the startup information BDAT (P) of the backup memory 2. In step S40, the contents of the write counter CTR (P) are added to +
Do 1
【００２７】また上記ステップＳ３３の判別で全て一致
の場合は何もしないでステップＳ４２のアイドル状態に
入る。従って、書込制限回数＝ｍのＥＥＰＲＯＭを使用
して実際にはｍ×ｎ回の書込が行えることになり、もっ
て機器の寿命が格段に延びることになる。図６は他の実
施例のＣＰＵ応用システムのブロック図で、図において
１４はリセット要因レジスタＣＲＥＧの代わりに設けた
フリップフロップ回路ＦＦ（第２の記憶手段１４に相
当）である。If all of them match in the determination in step S33, nothing is done and the idle state is entered in step S42. Therefore, writing can be actually performed m × n times by using the EEPROM with the write limit number = m, and thus the life of the device is significantly extended. FIG. 6 is a block diagram of a CPU application system of another embodiment. In the figure, reference numeral 14 is a flip-flop circuit FF (corresponding to the second storage means 14) provided in place of the reset factor register CREG.
【００２８】このフリップフロップ回路１４はパワーオ
ンリセット信号ＰＷＲの立ち下がりでセットされ、かつ
操作又はプログラムによるリセット信号ＲＰによりリセ
ットされる。従って、システムの立ち上げ時には、ＣＰ
Ｕ１は図４の（Ｃ）のステップＳ２１の判別処理で共通
バス５を介してフリップフロップ回路１４の出力信号Ｃ
を検査することにより、電源断による立ち上げなのか、
稼動中のリセット信号による立ち上げなのかを確実に判
別できる。The flip-flop circuit 14 is set at the falling edge of the power-on reset signal PWR and reset by the reset signal RP by the operation or the program. Therefore, when starting the system, CP
U1 is the output signal C of the flip-flop circuit 14 via the common bus 5 in the determination processing in step S21 of FIG.
By inspecting, whether the startup is due to power off,
It can be surely determined whether the startup is due to the reset signal during operation.
【００２９】従って、この実施例によれば、図２のリセ
ット要因レジスタＣＲＥＧは必要ないし、またリセット
要因レジスタＣＲＥＧを制御するためのリセット要因記
録処理も必要ないから、ＣＰＵ１の第２の割込端子Ｉ
2 も、また該処理を完了させるための遅延回路１２も
必要無い。従って、この実施例では回路及び処理が簡略
化される。Therefore, according to this embodiment, since the reset factor register CREG of FIG. 2 is not necessary and the reset factor recording process for controlling the reset factor register CREG is not necessary, the second interrupt terminal of the CPU 1 is required. I
2 and the delay circuit 12 for completing the processing are not required. Therefore, the circuit and processing are simplified in this embodiment.
【００３０】なお、上記実施例では立ち上げ情報はシス
テムの立ち上げ時にのみ使用されたが、電話番号やその
他のパラメータ情報が含まれることに鑑み、本発明の立
ち上げ情報は機器の運用時にも参照されることは明らか
である。また、リセット要因レジスタＣＲＥＧ３3 をＲ
ＡＭ３に設けたが、これに限らない。ＣＰＵ１内のリセ
ット信号ＲＳによりリセットされないレジスタを使用し
ても良いし、特別なレジスタを共通バス５に接続して設
けても良い。特別なレジスタを共通バス５に接続した場
合はバックアップ電源３２で常時これに給電すれば、セ
ットした情報が失われることは無い。Although the startup information is used only when the system is started in the above embodiment, the startup information of the present invention is also used when the device is operated in view of the fact that the telephone number and other parameter information are included. It is clear that they are referenced. In addition, the reset factor register CREG3 3 is set to R
Although it is provided in AM3, it is not limited to this. A register that is not reset by the reset signal RS in the CPU 1 may be used, or a special register may be connected to the common bus 5 and provided. When a special register is connected to the common bus 5, if the backup power supply 32 constantly supplies power, the set information will not be lost.
【００３１】また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、構成及び制御
の様々な変更が行えることは言うまでも無い。Although the preferred embodiments of the present invention have been described above, it goes without saying that various changes in configuration and control can be made without departing from the spirit of the present invention.
【００３２】[0032]
【発明の効果】以上述べた如く本発明によれば、ＣＰＵ
１は主電源の断検出による第１の割込処理において不揮
発性メモリ２と揮発性メモリ３の各立ち上げ情報を比較
すると共に、不一致が存在する場合のみ揮発性メモリ３
の立ち上げ情報を不揮発性メモリ２に書き込むので、書
込回数制限付き不揮発性メモリ２への書込回数を格段に
低減でき、機器の寿命が格段に延びる。As described above, according to the present invention, the CPU
1 compares each startup information of the non-volatile memory 2 and the volatile memory 3 in the first interrupt processing by detecting the disconnection of the main power source, and only when there is a mismatch, the volatile memory 3
Since the start-up information is written in the non-volatile memory 2, the number of writings in the non-volatile memory 2 with a limited number of writings can be significantly reduced, and the life of the device is significantly extended.
【００３３】また、不揮発性メモリ２を複数のメモリブ
ロック２1 〜２n となしてこれらを順次使用するので不
揮発性メモリ２の見かけ上の書込制限回数は大幅にアッ
プする。Further, the writing limit number of apparent non-volatile memory 2 because sequential use of these forms of non-volatile memory 2 and a plurality of memory blocks 2 1 to 2 n are significantly up.
【図１】図１は本発明の原理的構成図である。FIG. 1 is a principle configuration diagram of the present invention.
【図２】図２は実施例のＣＰＵ応用システムのブロック
図である。FIG. 2 is a block diagram of a CPU application system according to an embodiment.
【図３】図３は実施例のＣＰＵ応用システムの動作タイ
ミングチャートである。FIG. 3 is an operation timing chart of the CPU application system of the embodiment.
【図４】図４は実施例のＣＰＵ応用システムのフローチ
ャートである。FIG. 4 is a flowchart of the CPU application system of the embodiment.
【図５】図５は他の実施例の処理のフローチャートで
ある。FIG. 5 is a flow chart of processing of another embodiment.
【図６】図６は他の実施例のＣＰＵ応用システムのブロ
ック図である。FIG. 6 is a block diagram of a CPU application system according to another embodiment.
１ ＣＰＵ ２ 不揮発性メモリ ３ 揮発性メモリ ３１ 主電源 ３２ バックアップ電源 ３５ 断検出回路 1 CPU 2 Non-volatile memory 3 Volatile memory 31 Main power supply 32 Backup power supply 35 Disconnection detection circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location G11C 16/06
Claims (4)
と、 システムの立ち上げ情報をバックアップ保持する不揮発
性メモリ（２）と、 前記不揮発性メモリ（２）の立ち上げ情報を記憶すると
共に必要に応じてＣＰＵ（１）によりその内容を更新さ
れる揮発性メモリ（３）と、 システムの主電源（３１）の断時に該システムへの給電
を所定時間バックアップするバックアップ電源（３２）
と、 主電源の断検出によりＣＰＵ（１）に対して第１の割込
を発生する断検出回路（３５）とを備え、 ＣＰＵ（１）は前記第１の割込処理において不揮発性メ
モリ（２）と揮発性メモリ（３）の各立ち上げ情報を比
較すると共に、不一致が存在する場合のみ揮発性メモリ
（３）の立ち上げ情報を不揮発性メモリ（２）に書き込
むことを特徴とするＣＰＵシステム。1. A CPU (1) for main control of the system
A nonvolatile memory (2) for backing up and holding system startup information; and a volatile memory for storing startup information of the nonvolatile memory (2) and updating the content by the CPU (1) as necessary. Power supply memory (3) and backup power supply (32) that backs up power to the system for a predetermined time when the main power supply (31) of the system is cut off
And a disconnection detection circuit (35) for generating a first interrupt to the CPU (1) by detecting the disconnection of the main power source. The CPU (1) is a nonvolatile memory () in the first interrupt processing. 2) The startup information of the volatile memory (3) is compared, and the startup information of the volatile memory (3) is written to the non-volatile memory (2) only when there is a mismatch. system.
リセット信号によりＣＰＵ（１）に対して第２の割込を
発生する割込発生回路（１０）と、 前記第２の割込処理においてＣＰＵ（１）により該割込
がリセット信号に起因する旨の特定の情報をセットされ
る第１の記憶手段（３3 ）と、 前記リセット信号のＣＰＵ（１）への入力を所定時間遅
延させる遅延回路（１２）とを備え、 ＣＰＵ（１）はシステムの立ち上げ時に前記第１の記憶
手段（３3 ）の内容を識別すると共に、該内容が前記特
定の情報の場合は揮発性メモリ（３）の立ち上げ情報で
システムを立ち上げ、それ以外の場合は不揮発性メモリ
（２）の立ち上げ情報でシステムを立ち上げることを特
徴とする請求項１のＣＰＵシステム。2. An interrupt generation circuit (10) for generating a second interrupt to the CPU (1) by a reset signal generated by an operation or a program, and the CPU (1 ) by a first storage means該割write is set specific information to the effect that due to the reset signal (3 3), a delay circuit for a predetermined time delay the input to the CPU (1) of the reset signal ( 12) and the CPU (1) identifies the contents of the first storage means (3 3 ) when the system is started up, and when the contents are the specific information, the volatile memory (3) 2. The CPU system according to claim 1, wherein the system is started up with the startup information, and otherwise the system is started up with the startup information of the non-volatile memory (2).
リセットされ、かつ操作又はプログラムによって生成さ
れるリセット信号によりリセット／セットされる第２の
記憶手段（１４）を備え、 ＣＰＵ（１）はシステムの立ち上げ時に前記第２の記憶
手段（１４）の内容を判別すると共に、該内容がセット
／リセットの場合は不揮発性メモリ（２）の立ち上げ情
報でシステムを立ち上げ、リセット／セットの場合は揮
発性メモリ（３）の立ち上げ情報でシステムを立ち上げ
ることを特徴とする請求項１のＣＰＵシステム。3. Set / set by a power-on reset signal
A second storage means (14) that is reset and is reset / set by a reset signal generated by an operation or a program is provided, and the CPU (1) stores the second storage means (14) of the second storage means (14) when the system is started up. In addition to determining the contents, if the contents are set / reset, the system is started by the startup information of the nonvolatile memory (2), and if it is the reset / set, the system is started by the startup information of the volatile memory (3). The CPU system according to claim 1, which is started up.
情報を記憶可能な複数のメモリブロック（２1 〜２n ）
を備え、一つのメモリブロックヘの立ち上げ情報の書込
回数が所定値を超えたことにより次のメモリブロックへ
の書き込みが行われることを特徴とする請求項１のＣＰ
Ｕシステム。4. The non-volatile memory (2) comprises a plurality of memory blocks (2 1 to 2 n ) each capable of storing startup information.
2. The CP according to claim 1, wherein the CP is written to the next memory block when the number of times of writing the start-up information to one memory block exceeds a predetermined value.
U system.
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|---|---|---|---|
| JP4959494A JP3113486B2 (en) | 1994-03-18 | 1994-03-18 | CPU system |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2385495A (en) * | 2001-12-21 | 2003-08-20 | Nec Corp | Data backup in a foldable cellular phone |
| GB2396533A (en) * | 2001-12-21 | 2004-06-23 | Nec Corp | Cellular phone with data protection program |
| JP2006350930A (en) * | 2005-06-20 | 2006-12-28 | Fuji Xerox Co Ltd | Control circuit and information processor |
| JP2008059007A (en) * | 2006-08-29 | 2008-03-13 | Hitachi Ltd | Semiconductor memory device |
| US8021003B2 (en) | 2007-09-07 | 2011-09-20 | Canon Kabushiki Kaisha | Projection display apparatus having nonvolatile memory |
| JP2012063884A (en) * | 2010-09-14 | 2012-03-29 | Toshiba Corp | Storage device, electronics and control method of storage device |
| JP2014106567A (en) * | 2012-11-22 | 2014-06-09 | Fujitsu Ltd | Storage device, restoration method, and restoration program |
| CN106604138A (en) * | 2016-12-08 | 2017-04-26 | Tcl集团股份有限公司 | Remote restoration method and system for intelligent television |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105280231A (en) * | 2015-07-23 | 2016-01-27 | 深圳市振邦智能科技有限公司 | Method and apparatus for reducing erasure/write frequency of EEPROM |
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1994
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2385495A (en) * | 2001-12-21 | 2003-08-20 | Nec Corp | Data backup in a foldable cellular phone |
| GB2396533A (en) * | 2001-12-21 | 2004-06-23 | Nec Corp | Cellular phone with data protection program |
| GB2396533B (en) * | 2001-12-21 | 2005-06-29 | Nec Corp | Cellular phone,and data protection method and program thereof |
| GB2385495B (en) * | 2001-12-21 | 2005-06-29 | Nec Corp | Cellular phone,and data protection method and program thereof |
| JP2006350930A (en) * | 2005-06-20 | 2006-12-28 | Fuji Xerox Co Ltd | Control circuit and information processor |
| JP2008059007A (en) * | 2006-08-29 | 2008-03-13 | Hitachi Ltd | Semiconductor memory device |
| US8021003B2 (en) | 2007-09-07 | 2011-09-20 | Canon Kabushiki Kaisha | Projection display apparatus having nonvolatile memory |
| JP2012063884A (en) * | 2010-09-14 | 2012-03-29 | Toshiba Corp | Storage device, electronics and control method of storage device |
| US8411526B2 (en) | 2010-09-14 | 2013-04-02 | Kabushiki Kaisha Toshiba | Storage device, electronic device, and storage device control method |
| JP2014106567A (en) * | 2012-11-22 | 2014-06-09 | Fujitsu Ltd | Storage device, restoration method, and restoration program |
| CN106604138A (en) * | 2016-12-08 | 2017-04-26 | Tcl集团股份有限公司 | Remote restoration method and system for intelligent television |
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