JPH058606B2 - - Google Patents
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- JPH058606B2 JPH058606B2 JP58172967A JP17296783A JPH058606B2 JP H058606 B2 JPH058606 B2 JP H058606B2 JP 58172967 A JP58172967 A JP 58172967A JP 17296783 A JP17296783 A JP 17296783A JP H058606 B2 JPH058606 B2 JP H058606B2
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- 230000008878 coupling Effects 0.000 description 13
- 238000010168 coupling process Methods 0.000 description 13
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は集積化されたＡ／Ｄ変換器等に用いる
チヨツパタイプコンパレータに関する。
チヨツパタイプコンパレータに関する。
従来のCMOSによるチヨツパタイプコンパレ
ータは、文献（IE3VOL SC−14No.6DEC1979，
pp.926−932）で知られている。第１図にこのコ
ンパレータを示す。このコンパレータは、pMOS
２１およびnMOS２２から成るCMOSインバータ
と、インバータの入出力を短絡するスイツチ４０
と、参照電圧Vref入力端子１３と、入力信号Vio
入力端子１２と、結合コンデンサ３１と、結合コ
ンデンサを端子１２又は１４に切り換えるスイツ
チ４１，４２より構成されている。なお端子１０
はコンパレータの入力端子、端子１１は出力端
子、コンデンサ３２は負荷容量である。この回路
は次のように２相クロツクで動作する。クロツク
期間φすなわちリセツト期間で、スイツチ４０と
４１を閉じ、入力端子１０が参照電圧のとき出力
が論理スレツシヨルド電圧になるよう設定する。
つぎのクロツク期間でスイツチ４０を開きイン
バータをアンプとして動作させると同時に、スイ
ツチ４１を開き４２を閉じ入力を参照電圧から入
力電圧に変える。すると入力電圧と参照電圧の差
が増幅されて出力される。
ータは、文献（IE3VOL SC−14No.6DEC1979，
pp.926−932）で知られている。第１図にこのコ
ンパレータを示す。このコンパレータは、pMOS
２１およびnMOS２２から成るCMOSインバータ
と、インバータの入出力を短絡するスイツチ４０
と、参照電圧Vref入力端子１３と、入力信号Vio
入力端子１２と、結合コンデンサ３１と、結合コ
ンデンサを端子１２又は１４に切り換えるスイツ
チ４１，４２より構成されている。なお端子１０
はコンパレータの入力端子、端子１１は出力端
子、コンデンサ３２は負荷容量である。この回路
は次のように２相クロツクで動作する。クロツク
期間φすなわちリセツト期間で、スイツチ４０と
４１を閉じ、入力端子１０が参照電圧のとき出力
が論理スレツシヨルド電圧になるよう設定する。
つぎのクロツク期間でスイツチ４０を開きイン
バータをアンプとして動作させると同時に、スイ
ツチ４１を開き４２を閉じ入力を参照電圧から入
力電圧に変える。すると入力電圧と参照電圧の差
が増幅されて出力される。
この回路は単純で優れているが、リセツト期間
でスイツチ４０を閉じインバータの入出力を短絡
するので電源からグランドへの貫通電流が流れ、
低消費電力化には適さない。特にコンパレータの
動作速度を速めるよう設計すると消費電力が大き
くなる欠点がある。
でスイツチ４０を閉じインバータの入出力を短絡
するので電源からグランドへの貫通電流が流れ、
低消費電力化には適さない。特にコンパレータの
動作速度を速めるよう設計すると消費電力が大き
くなる欠点がある。
クロツク期間の動作速度は(1)式で表わせる。
ただし動作速度を出力電圧V0の変化速度で表わ
すことにする。
ただし動作速度を出力電圧V0の変化速度で表わ
すことにする。
dV0／dt＝−１／CLｋ（gnN＋gnP）ΔV …(1)
ここでCLは負荷容量３２の容量値、ΔVは入力
電圧Vioと参照電圧Vrefの差、ｋは入力信号ΔVの
分圧比で、結合コンデンサ３１の容量値をCC、
インバータ入力端子のゲート容量等による寄生容
量をCSとすればｋ＝CC／（CC＋CS）となる。
gnN，gnPはそれぞれnMOS２２およびpMOS２１
の相互コンダクタンスである。
電圧Vioと参照電圧Vrefの差、ｋは入力信号ΔVの
分圧比で、結合コンデンサ３１の容量値をCC、
インバータ入力端子のゲート容量等による寄生容
量をCSとすればｋ＝CC／（CC＋CS）となる。
gnN，gnPはそれぞれnMOS２２およびpMOS２１
の相互コンダクタンスである。
(1)式から出力電圧の変化速度を増すには相互コ
ンダクタンスgnを上げればよい。nMOSの相互コ
ンダクタンスgnNは(2)式で書かれる。
ンダクタンスgnを上げればよい。nMOSの相互コ
ンダクタンスgnNは(2)式で書かれる。
gnN＝βN（Ｗ／Ｌ）N（VGS−VT） …(2)
ここでβNはコンダクタンス定数、（Ｗ／Ｌ）Nは
トランジスタのゲート幅Ｗとゲート長Ｌの比、
VGSはゲート・ソース間バイアス、VTはスレツシ
ヨルド電圧である。第１図のコンパレータの場合
ゲート・ソース間バイアス電圧は論理スレツシヨ
ルド電圧VLTに設定されるから、VGS＝VLTとな
る。したがつて相互コンダクタンスを増すには
（Ｗ／Ｌ）Nを大きくすることが必要である。とこ
ろでリセツト期間の貫通電流は(3)式のように書け
る。
トランジスタのゲート幅Ｗとゲート長Ｌの比、
VGSはゲート・ソース間バイアス、VTはスレツシ
ヨルド電圧である。第１図のコンパレータの場合
ゲート・ソース間バイアス電圧は論理スレツシヨ
ルド電圧VLTに設定されるから、VGS＝VLTとな
る。したがつて相互コンダクタンスを増すには
（Ｗ／Ｌ）Nを大きくすることが必要である。とこ
ろでリセツト期間の貫通電流は(3)式のように書け
る。
Ｉ＝１／２βN（Ｗ／Ｌ）N（VGS−VT）2 …(3)
ただしVGS＝VLTである。したがつて従来型の
コンパレータでは相互コンダクタンスを増すため
（Ｗ／Ｌ）Nを大きくすると貫通電流も増してしま
い、消費電力が大きくなる欠点があつた。
コンパレータでは相互コンダクタンスを増すため
（Ｗ／Ｌ）Nを大きくすると貫通電流も増してしま
い、消費電力が大きくなる欠点があつた。
本発明の目的は、低消費電力のコンパレータ回
路を提供することにある。
路を提供することにある。
本発明では、相互コンダクタンスが（Ｗ／Ｌ）
と実効ゲートバイアス（VGS−VT）に比例するの
に対し、貫通電流が（Ｗ／Ｌ）に比例し実効バイ
アス（VGS−VT）の二乗に比例することに着目
し、（Ｗ／Ｌ）を増しかつ実効ゲートバイアスを
低減できる回路構成を発明することにより高速化
と低消費電力化を計つた。
と実効ゲートバイアス（VGS−VT）に比例するの
に対し、貫通電流が（Ｗ／Ｌ）に比例し実効バイ
アス（VGS−VT）の二乗に比例することに着目
し、（Ｗ／Ｌ）を増しかつ実効ゲートバイアスを
低減できる回路構成を発明することにより高速化
と低消費電力化を計つた。
本発明の代表的な実施例によるチヨツパタイプ
コンパレータは、 入力端子１０に入力電圧もしくは参照電圧を選
択的に印加する入力手段４１，４２と、 そのソースが第１の動作電位点に接続され、そ
のドレインが出力端子１１に接続されたＰチヤネ
ルMOSトランジスタ２１と、 そのソースが第２の動作電位点に接続され、そ
のドレインが上記出力端子１１に接続されたＮチ
ヤネルMOSトランジスタ２２とを具備し、 上記ＰチヤネルMOSトランジスタ２１および
上記ＮチヤネルMOSトランジスタ２２のゲート
と上記入力端子１０との間が容量結合されてな
り、 上記入力手段４１，４２によつて上記入力端子
１０に上記参照電圧を印加する際、上記Ｐチヤネ
ルMOSトランジスタ２１および上記Ｎチヤネル
MOSトランジスタ２２のゲート電位を設定する
手段４０−１，４０−２を具備し、 上記入力手段４１，４２によつて上記入力端子
１０に上記入力電圧を印加する際、上記ゲート電
位設定手段４０−１，４０−２の動作を停止する
ことによつて上記参照電圧と上記入力電圧の差を
増幅した出力信号を上記出力端子１１に発生する
チヨツパタイプコンパレータであつて、 上記ゲート電位設定手段４０−１，４０−２
は、上記ＰチヤネルMOSトランジスタ２１のゲ
ートを上記第１の動作電位点の電位と異なる第１
の電位に設定する第１の手段４０−２と、上記Ｎ
チヤネルMOSトランジストランジスタ２２のゲ
ートを上記第２の動作電位点の電位および上記第
１の電位と異なる第２の電位に設定する第２の手
段４０−１とからなることを特徴とするものであ
る（第２図参照）。
コンパレータは、 入力端子１０に入力電圧もしくは参照電圧を選
択的に印加する入力手段４１，４２と、 そのソースが第１の動作電位点に接続され、そ
のドレインが出力端子１１に接続されたＰチヤネ
ルMOSトランジスタ２１と、 そのソースが第２の動作電位点に接続され、そ
のドレインが上記出力端子１１に接続されたＮチ
ヤネルMOSトランジスタ２２とを具備し、 上記ＰチヤネルMOSトランジスタ２１および
上記ＮチヤネルMOSトランジスタ２２のゲート
と上記入力端子１０との間が容量結合されてな
り、 上記入力手段４１，４２によつて上記入力端子
１０に上記参照電圧を印加する際、上記Ｐチヤネ
ルMOSトランジスタ２１および上記Ｎチヤネル
MOSトランジスタ２２のゲート電位を設定する
手段４０−１，４０−２を具備し、 上記入力手段４１，４２によつて上記入力端子
１０に上記入力電圧を印加する際、上記ゲート電
位設定手段４０−１，４０−２の動作を停止する
ことによつて上記参照電圧と上記入力電圧の差を
増幅した出力信号を上記出力端子１１に発生する
チヨツパタイプコンパレータであつて、 上記ゲート電位設定手段４０−１，４０−２
は、上記ＰチヤネルMOSトランジスタ２１のゲ
ートを上記第１の動作電位点の電位と異なる第１
の電位に設定する第１の手段４０−２と、上記Ｎ
チヤネルMOSトランジストランジスタ２２のゲ
ートを上記第２の動作電位点の電位および上記第
１の電位と異なる第２の電位に設定する第２の手
段４０−１とからなることを特徴とするものであ
る（第２図参照）。
従つて、コンパレータの動作速度を確保するた
め、ＰチヤネルおよびＮチヤネルのMOSトラン
ジスタの相互コンダクタンス（Ｗ／Ｌ）を従来通
りとしても、第１の手段４０−２によつて設定さ
れる第１の電位を第１の動作電位点の電位より若
干低いレベルとし、第２の手段４０−１によつて
設定される第２の電位を第２の動作電位点の電位
より若干高いレベルとすることによつて、Ｐチヤ
ネルおよびＮチヤネルのMOSトランジスタに流
れる貫通電流を大幅に削減することが可能とな
る。
め、ＰチヤネルおよびＮチヤネルのMOSトラン
ジスタの相互コンダクタンス（Ｗ／Ｌ）を従来通
りとしても、第１の手段４０−２によつて設定さ
れる第１の電位を第１の動作電位点の電位より若
干低いレベルとし、第２の手段４０−１によつて
設定される第２の電位を第２の動作電位点の電位
より若干高いレベルとすることによつて、Ｐチヤ
ネルおよびＮチヤネルのMOSトランジスタに流
れる貫通電流を大幅に削減することが可能とな
る。
また、第１と第２の電位を上記のように比較的
浅いバイアスに設定し、その分Ｐチヤネルおよび
ＮチヤネルのMOSトランジスタの相互コンダク
タンス（Ｗ／Ｌ）を大幅に増大しても、貫通電流
を従来と同等の値に保つことができる。この場合
は、相互コンダクタンス（Ｗ／Ｌ）の大幅な増大
によつて、コンパレータの動作速度を大幅に改善
することができる。
浅いバイアスに設定し、その分Ｐチヤネルおよび
ＮチヤネルのMOSトランジスタの相互コンダク
タンス（Ｗ／Ｌ）を大幅に増大しても、貫通電流
を従来と同等の値に保つことができる。この場合
は、相互コンダクタンス（Ｗ／Ｌ）の大幅な増大
によつて、コンパレータの動作速度を大幅に改善
することができる。
以下、本発明を実施例を参照して詳細に説明す
る。第２図は本発明の第１の実施例を示す図であ
る。従来型コンパレータのインバータ接続をや
め、pMOS２１のゲートバイアス端子１３を新た
に設け、さらにpMOS２１に信号を入力する結合
コンデンサ３１−１を設けた。この回路も２相ク
ロツクで動作する。クロツク期間φ（リセツト期
間）でスイツチ４０−１と４０−２および４１を
閉じる。pMOS２１のゲート電圧が端子１３に加
えられたゲートバイアス電圧VPとなり、また
nMOS２２のゲート電圧はpMOSに流れる電流に
よりあるリセツトレベルVRに決まる。スイツチ
４１が閉じられているので、結合コンデンサ３１
−１，３１−２には、入力端子１０が参照電圧の
とき出力がリセツトレベルVRになる電荷が蓄積
される。つぎのクロツク期間でスイツチ４０−
１，４０−２，４１を開き、アンプとして動作さ
せると同時に、スイツチ４１を開き４２を閉じ入
力を参照電圧から入力電圧に変える。すると入力
電圧と参照電圧の差が増幅されて出力される。
る。第２図は本発明の第１の実施例を示す図であ
る。従来型コンパレータのインバータ接続をや
め、pMOS２１のゲートバイアス端子１３を新た
に設け、さらにpMOS２１に信号を入力する結合
コンデンサ３１−１を設けた。この回路も２相ク
ロツクで動作する。クロツク期間φ（リセツト期
間）でスイツチ４０−１と４０−２および４１を
閉じる。pMOS２１のゲート電圧が端子１３に加
えられたゲートバイアス電圧VPとなり、また
nMOS２２のゲート電圧はpMOSに流れる電流に
よりあるリセツトレベルVRに決まる。スイツチ
４１が閉じられているので、結合コンデンサ３１
−１，３１−２には、入力端子１０が参照電圧の
とき出力がリセツトレベルVRになる電荷が蓄積
される。つぎのクロツク期間でスイツチ４０−
１，４０−２，４１を開き、アンプとして動作さ
せると同時に、スイツチ４１を開き４２を閉じ入
力を参照電圧から入力電圧に変える。すると入力
電圧と参照電圧の差が増幅されて出力される。
この回路ではリセツト時の出力電圧VRは論理
スレツシヨルドVLTより低い。しかし次段のラツ
チ又はコンパレータと結合コンデンサで結ぶこと
によりレベルシフトさせれば問題にならない。
スレツシヨルドVLTより低い。しかし次段のラツ
チ又はコンパレータと結合コンデンサで結ぶこと
によりレベルシフトさせれば問題にならない。
この発明の効果を説明するために、従来のコン
パレータと消費電力すなわち貫通電流を同一にし
たまま速度を数倍に上げる設計法を説明する。
パレータと消費電力すなわち貫通電流を同一にし
たまま速度を数倍に上げる設計法を説明する。
本発明のコンパレータの動作速度は(4)式で表わ
せる。
せる。
dV0／dt＝−１／CL（kNgnN＋kPgnP）ΔV …(4)
ただしkNは入力信号のNMOS側分圧比、kPは
入力信号のpMOS側分圧比である。結合コンデン
サ３１−１，３１−２の大きさをCCP，CCN，
pMOS２１およびnMOSゲート寄生容量をCSP，
CSNとすると kP＝CCP／CCP＋CSP，kN＝CCN／CCN＋CSN である。なお従来型コンパレータと本発明のコン
パレータでの入力信号分圧比はほぼ等しい。
入力信号のpMOS側分圧比である。結合コンデン
サ３１−１，３１−２の大きさをCCP，CCN，
pMOS２１およびnMOSゲート寄生容量をCSP，
CSNとすると kP＝CCP／CCP＋CSP，kN＝CCN／CCN＋CSN である。なお従来型コンパレータと本発明のコン
パレータでの入力信号分圧比はほぼ等しい。
kP＝kN＝ｋ
また本発明のコンパレータの相互コンダクタン
ス及び貫通電流は従来型と同じ(2)式及び(3)式で表
わせる。
ス及び貫通電流は従来型と同じ(2)式及び(3)式で表
わせる。
いまかりに本発明のコンパレータの実効バイア
ス電圧（VGS−VT）と（Ｗ／Ｌ）を、従来のコン
パレータの実効バイアス電圧（VGS−VT）と
（Ｗ／Ｌ）に等しくするとクロツク期間での動
作速度と貫通電流は等しくなる。
ス電圧（VGS−VT）と（Ｗ／Ｌ）を、従来のコン
パレータの実効バイアス電圧（VGS−VT）と
（Ｗ／Ｌ）に等しくするとクロツク期間での動
作速度と貫通電流は等しくなる。
つぎに貫通電流を変えないようにトランジスタ
のゲートサイズ（Ｗ／Ｌ）をx2倍しかつ実効バイ
アス電圧を１／ｘ倍すると、相互コンダクタンス
は(2)式からｘ倍になることがわかる。もし分圧比
kP，kN及び負荷容量CLがほぼかわらなければ、
クロツク期間での動作速度は相互コンダクタン
スに比例するからｘ倍になる。
のゲートサイズ（Ｗ／Ｌ）をx2倍しかつ実効バイ
アス電圧を１／ｘ倍すると、相互コンダクタンス
は(2)式からｘ倍になることがわかる。もし分圧比
kP，kN及び負荷容量CLがほぼかわらなければ、
クロツク期間での動作速度は相互コンダクタン
スに比例するからｘ倍になる。
実効バイアス電圧は5V電源の従来型の場合は
約2Vである。本発明のコンパレータでは実効バ
イアス電圧は約0.3Vすなわちサブスレツシヨル
ド電圧になる直前まで低下できる。実効バイアス
電圧は1/7程度になり、したがつて理想的にはコ
ンパレータのクロツク期間での動作速度を約７
倍にできることになる。
約2Vである。本発明のコンパレータでは実効バ
イアス電圧は約0.3Vすなわちサブスレツシヨル
ド電圧になる直前まで低下できる。実効バイアス
電圧は1/7程度になり、したがつて理想的にはコ
ンパレータのクロツク期間での動作速度を約７
倍にできることになる。
実際にはトランジスタサイズ（Ｗ／Ｌ）をx2倍
にするため寄生容量が増し、分圧比kP，kNが低
下しかつ負荷容量も増すからｘ倍まではよくなら
ない。寄生容量の増加分を考慮に入れて動作速度
の改善効果を求めると、詳細は省略するが、ゲー
ト容量が結合容量の２％のときは2.4倍、３％の
ときは2.0倍、５％のときは1.6倍の効果がある。
にするため寄生容量が増し、分圧比kP，kNが低
下しかつ負荷容量も増すからｘ倍まではよくなら
ない。寄生容量の増加分を考慮に入れて動作速度
の改善効果を求めると、詳細は省略するが、ゲー
ト容量が結合容量の２％のときは2.4倍、３％の
ときは2.0倍、５％のときは1.6倍の効果がある。
コンパレータは２相クロツクで動作するので全
体の動作速度を向上するには、クロツク期間で
の動作速度が向上すると同時に、クロツク期間φ
での動作速度も向上しなければならない。
体の動作速度を向上するには、クロツク期間で
の動作速度が向上すると同時に、クロツク期間φ
での動作速度も向上しなければならない。
本発明のコンパレータのクロツク期間φでの動
作速度は時定数τで表わすと、 τ＝CL＋CS＋CC／gn／２ …(5) となる。ただしgnP＝gnNと仮定した。
作速度は時定数τで表わすと、 τ＝CL＋CS＋CC／gn／２ …(5) となる。ただしgnP＝gnNと仮定した。
寄生容量の増加を考慮しなければ実効バイアス
電圧を１／ｘ倍すると動作速度がｘ／２倍される
ことがわかる。寄生容量増加を入れて計算する
と、ゲート容量が結合容量の２％のときは3.6倍、
３％のときは3.0倍、５％のときは2.4倍の改善効
果が得られる。したがつて本発明のコンパレータ
は２相クロツク期間どちらの動作速度も向上す
る。
電圧を１／ｘ倍すると動作速度がｘ／２倍される
ことがわかる。寄生容量増加を入れて計算する
と、ゲート容量が結合容量の２％のときは3.6倍、
３％のときは3.0倍、５％のときは2.4倍の改善効
果が得られる。したがつて本発明のコンパレータ
は２相クロツク期間どちらの動作速度も向上す
る。
コンパレータの性能は速度だけでなく利得も高
いことが望ましい。利得Ａは次式で表わせる。
いことが望ましい。利得Ａは次式で表わせる。
Ａ＝gn・Rput …(6)
ここでRputはインバータの出力抵抗である。イ
ンバータの出力抵抗は貫通電流に反比例する。実
効ゲートバイアスを１／ｘ倍し、ゲートサイズを
x2倍する前記の設計法によれば貫通電流は従来型
と等しいので出力抵抗は従来型と等しく相互コン
ダクタンスはｘ倍になるので利得はｘ倍になる。
つまり本発明によれば高速かつ高利得なコンパレ
ータが得られる。
ンバータの出力抵抗は貫通電流に反比例する。実
効ゲートバイアスを１／ｘ倍し、ゲートサイズを
x2倍する前記の設計法によれば貫通電流は従来型
と等しいので出力抵抗は従来型と等しく相互コン
ダクタンスはｘ倍になるので利得はｘ倍になる。
つまり本発明によれば高速かつ高利得なコンパレ
ータが得られる。
つぎに本発明の第２の実施例を第３図に示す。
第１の実施例における結合コンデンサの接続を変
更したもので、第１の実施例と同じ効果が得られ
る。
第１の実施例における結合コンデンサの接続を変
更したもので、第１の実施例と同じ効果が得られ
る。
つぎに本発明の第３の実施例を第４図に示す。
第１の実施例におけるインバータにトランジスタ
２３および２４によるゲート接地増幅器を挿入し
た。端子１５および１６はゲートバイアスを与え
る端子である。この回路は増幅段１段で従来の増
幅段２段分の利得があり、従来のコンパレータを
２段縦続接続したコンパレータに比較し、利得は
同等遅延時間が短かくかつ消費電力が1/2のコン
パレータになる。
第１の実施例におけるインバータにトランジスタ
２３および２４によるゲート接地増幅器を挿入し
た。端子１５および１６はゲートバイアスを与え
る端子である。この回路は増幅段１段で従来の増
幅段２段分の利得があり、従来のコンパレータを
２段縦続接続したコンパレータに比較し、利得は
同等遅延時間が短かくかつ消費電力が1/2のコン
パレータになる。
最後にクロツクフイードスルー対策について述
べる。従来型コンパレータではリセツトスイツチ
４０の制御クロツクが信号にもれ込むクロツクフ
イードスルーのため発生するオフセツト誤差が問
題であつた。そのためリセツトスイツチ４０に
CMOSを使い、また補償スイツチを用いるなど
の手段でインバータの入力側へもれ込むクロツク
フイードスルーをほぼ零にする必要があつた。し
かしクロツクの位相ずれにより補償効果が変わる
などの問題があつた。
べる。従来型コンパレータではリセツトスイツチ
４０の制御クロツクが信号にもれ込むクロツクフ
イードスルーのため発生するオフセツト誤差が問
題であつた。そのためリセツトスイツチ４０に
CMOSを使い、また補償スイツチを用いるなど
の手段でインバータの入力側へもれ込むクロツク
フイードスルーをほぼ零にする必要があつた。し
かしクロツクの位相ずれにより補償効果が変わる
などの問題があつた。
本発明のコンパレータではリセツトスイツチが
４０−１と４０−２の２つに分れている。スイツ
チ４０−１のフイードスルーとスイツチ４０−２
のフイードスルーの極性が逆で大きさがほぼ等し
ければフイードスルーがあつてもオフセツト誤差
が小さい。そのためスイツチ４０−１とスイツチ
４０−２には相補極性のトランジスタを用いる。
このときにはクロツクの位相が多少ずれてもオフ
セツト誤差はあまり変らない。
４０−１と４０−２の２つに分れている。スイツ
チ４０−１のフイードスルーとスイツチ４０−２
のフイードスルーの極性が逆で大きさがほぼ等し
ければフイードスルーがあつてもオフセツト誤差
が小さい。そのためスイツチ４０−１とスイツチ
４０−２には相補極性のトランジスタを用いる。
このときにはクロツクの位相が多少ずれてもオフ
セツト誤差はあまり変らない。
以上に説明したように、本発明によれば低消費
コンパレータを得ることができる。
コンパレータを得ることができる。
第１図は従来型コンパレータの回路図、第２図
は本発明の第１の実施例を示す回路図、第３図は
第２の実施例を示す回路図、第４図は第３図の実
施例を示す回路図である。 ２１，２２…インバータを構成するトランジス
タ、３１−１，３１−２…結合コンデンサ、４０
−１，４０−２…リセツトスイツチ、１０…コン
パレータ入力端子、１１…コンパレータ出力端
子。
は本発明の第１の実施例を示す回路図、第３図は
第２の実施例を示す回路図、第４図は第３図の実
施例を示す回路図である。 ２１，２２…インバータを構成するトランジス
タ、３１−１，３１−２…結合コンデンサ、４０
−１，４０−２…リセツトスイツチ、１０…コン
パレータ入力端子、１１…コンパレータ出力端
子。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に入力電圧もしくは参照電圧を選択
的に印加する入力手段と、 そのソースが第１の動作電位点に接続され、そ
のドレインが出力端子に接続されたＰチヤネル
MOSトランジスタと、 そのソースが第２の動作電位点に接続され、そ
のドレインが上記出力端子に接続されたＮチヤネ
ルMOSトランジスタとを具備し、 上記ＰチヤネルMOSトランジスタおよび上記
ＮチヤネルMOSトランジスタのゲートと上記入
力端子との間が容量結合されてなり、 上記入力手段によつて上記入力端子に上記参照
電圧を印加する際、上記ＰチヤネルMOSトラン
ジスタおよび上記ＮチヤネルMOSトランジスタ
のゲート電位を設定する手段を具備し、 上記入力手段によつて上記入力端子に上記入力
電圧を印加する際、上記ゲート電位設定手段の動
作を停止することによつて上記参照電圧と上記入
力電圧の差を増幅した出力信号を上記出力端子に
発生するチヨツパタイプコンパレータであつて、 上記ゲート電位設定手段は、上記Ｐチヤネル
MOSトランジスタのゲートを上記第１の動作電
位点と異なる電位のゲートバイアス電位点に接続
する第１のスイツチ手段と、上記Ｎチヤネル
MOSトランジスタのゲートと上記出力端子との
間を接続する第２のスイツチ手段により構成され
てなることを特徴とするチヨツパタイプコンパレ
ータ。 ２ 上記ＰチヤネルMOSトランジスタのドレイ
ン端子と上記出力端子との間がゲート接地形の他
のＰチヤネルMOSトランジスタのソース・ドレ
イン経路を介して接続され、 上記ＮチヤネルMOSトランジスタのドレイン
端子と上記出力端子との間がゲート接地形の他の
ＮチヤネルMOSトランジスタのソース・ドレイ
ン経路を介して接続されてなることを特徴とする
特許請求の範囲第１項記載のチヨツパタイプコン
パレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172967A JPS6065613A (ja) | 1983-09-21 | 1983-09-21 | チヨツパタイプコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172967A JPS6065613A (ja) | 1983-09-21 | 1983-09-21 | チヨツパタイプコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065613A JPS6065613A (ja) | 1985-04-15 |
| JPH058606B2 true JPH058606B2 (ja) | 1993-02-02 |
Family
ID=15951675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172967A Granted JPS6065613A (ja) | 1983-09-21 | 1983-09-21 | チヨツパタイプコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065613A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263316A (ja) * | 1988-05-20 | 1990-03-02 | Texas Instr Inc <Ti> | 比較器 |
| KR101114892B1 (ko) * | 2002-12-25 | 2012-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기 |
| US7528643B2 (en) * | 2003-02-12 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
| US9197198B2 (en) * | 2013-10-29 | 2015-11-24 | Qualcomm Incorporated | Latch comparator circuits and methods |
-
1983
- 1983-09-21 JP JP58172967A patent/JPS6065613A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065613A (ja) | 1985-04-15 |
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