JPH05315360A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH05315360A JPH05315360A JP14201992A JP14201992A JPH05315360A JP H05315360 A JPH05315360 A JP H05315360A JP 14201992 A JP14201992 A JP 14201992A JP 14201992 A JP14201992 A JP 14201992A JP H05315360 A JPH05315360 A JP H05315360A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- insulating film
- thin film
- hydrogen
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000010408 film Substances 0.000 claims abstract description 117
- 239000010410 layer Substances 0.000 claims abstract description 75
- 239000004065 semiconductor Substances 0.000 claims abstract description 68
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 42
- 239000001257 hydrogen Substances 0.000 claims abstract description 40
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 239000012298 atmosphere Substances 0.000 claims abstract description 26
- 239000007789 gas Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 53
- 125000004435 hydrogen atom Chemical group [H]* 0.000 abstract description 19
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 17
- 238000004904 shortening Methods 0.000 abstract description 3
- 238000011282 treatment Methods 0.000 description 50
- 238000005984 hydrogenation reaction Methods 0.000 description 46
- 229920005591 polysilicon Polymers 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 238000003949 trap density measurement Methods 0.000 description 6
- 238000009832 plasma treatment Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000003672 processing method Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910004294 SiNxHy Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000000415 inactivating effect Effects 0.000 description 2
- 238000005499 laser crystallization Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 多結晶シリコンを半導体活性層とした薄膜ト
ランジスタの水素化処理方法において、薄膜トランジス
タに損傷を与えることなく水素化効率を向上させる。 【構成】 層間絶縁膜５の成膜前に、プラズマＣＶＤ法
による水素プラズマ雰囲気中で半導体層２の水素化処理
を行ない、その後、同一真空中でガスを切り換えたプラ
ズマ雰囲気中で層間絶縁膜５を形成することにより、前
記半導体層２への水素原子の導入を効率良く行なって水
素化処理時間の短縮を図る。
ランジスタの水素化処理方法において、薄膜トランジス
タに損傷を与えることなく水素化効率を向上させる。 【構成】 層間絶縁膜５の成膜前に、プラズマＣＶＤ法
による水素プラズマ雰囲気中で半導体層２の水素化処理
を行ない、その後、同一真空中でガスを切り換えたプラ
ズマ雰囲気中で層間絶縁膜５を形成することにより、前
記半導体層２への水素原子の導入を効率良く行なって水
素化処理時間の短縮を図る。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に係り、特に、多結晶シリコンから成る半導体層に
水素原子を拡散させて多結晶シリコンのトラップ密度の
低減を図る水素化処理の方法に関する。
方法に係り、特に、多結晶シリコンから成る半導体層に
水素原子を拡散させて多結晶シリコンのトラップ密度の
低減を図る水素化処理の方法に関する。
【０００２】
【従来の技術】従来、アクテイブ型の液晶ディスプレイ
やマトリックス駆動型の密着型イメージセンサの駆動回
路のスイッチング素子としては、薄膜積層構造の薄膜ト
ランジスタ（ＴＦＴ）が用いられている。薄膜トランジ
スタは、例えば図５に示すように、絶縁性基板１１上に
堆積された半導体膜をパターニングして島状の半導体層
１２を形成し、該半導体層１２上にゲート絶縁膜１３及
び島状のゲート電極１４を形成し、ゲート電極１４の下
方に位置する半導体層１２をトランジスタのチャネルと
なる活性層領域１２ａとし、ゲート電極１４をマスクと
してイオン注入を行なうことにより、前記活性層領域１
２ａを挟むようにソース領域１２ｂ及びドレイン領域１
２ｃを形成し、ソース領域１２ｂ及びドレイン領域１２
ｃは前記ゲート絶縁膜１３及び層間絶縁膜１５に穿孔さ
れたコンタクト孔１６を介して配線電極１７，１７に接
続して成る電界効果型のトランジスタから構成されてい
る。前記薄膜トランジスタの活性層としては、非晶質シ
リコン（ａ−Ｓｉ）や多結晶シリコン（Poly-Ｓｉ）が
用いられるが、駆動回路を一体化する場合、動作速度の
速い多結晶シリコン膜で形成する必要がある。
やマトリックス駆動型の密着型イメージセンサの駆動回
路のスイッチング素子としては、薄膜積層構造の薄膜ト
ランジスタ（ＴＦＴ）が用いられている。薄膜トランジ
スタは、例えば図５に示すように、絶縁性基板１１上に
堆積された半導体膜をパターニングして島状の半導体層
１２を形成し、該半導体層１２上にゲート絶縁膜１３及
び島状のゲート電極１４を形成し、ゲート電極１４の下
方に位置する半導体層１２をトランジスタのチャネルと
なる活性層領域１２ａとし、ゲート電極１４をマスクと
してイオン注入を行なうことにより、前記活性層領域１
２ａを挟むようにソース領域１２ｂ及びドレイン領域１
２ｃを形成し、ソース領域１２ｂ及びドレイン領域１２
ｃは前記ゲート絶縁膜１３及び層間絶縁膜１５に穿孔さ
れたコンタクト孔１６を介して配線電極１７，１７に接
続して成る電界効果型のトランジスタから構成されてい
る。前記薄膜トランジスタの活性層としては、非晶質シ
リコン（ａ−Ｓｉ）や多結晶シリコン（Poly-Ｓｉ）が
用いられるが、駆動回路を一体化する場合、動作速度の
速い多結晶シリコン膜で形成する必要がある。
【０００４】多結晶シリコンを活性層とする薄膜トラン
ジスタにおいては、多結晶シリコンの結晶粒界のシリコ
ンの未結合手によるトラップ準位が存在するので、キャ
リアの捕獲が発生して粒界に沿った障壁ポテンシャルが
形成され、トランジスタ特性の一つであるキャリア移動
度が低下するという欠点があった。
ジスタにおいては、多結晶シリコンの結晶粒界のシリコ
ンの未結合手によるトラップ準位が存在するので、キャ
リアの捕獲が発生して粒界に沿った障壁ポテンシャルが
形成され、トランジスタ特性の一つであるキャリア移動
度が低下するという欠点があった。
【０００５】上記欠点を除くため、従来、薄膜トランジ
スタの作製後に多結晶シリコンの結晶粒界に水素原子を
導入し、シリコンの未結合手と結合させてトラップ密度
を低減させる水素化処理が行なわれていた。上記水素化
処理の具体的な方法としては、前記図５に示すような薄
膜トランジスタの作製後に次の３種類の方法による処理
が提案されている。 (1)高周波Ｈ+プラズマにより水素原子を半導体層１２中
に導入する（Ｈ+プラズマ処理）。 (2)イオン注入装置を用いて加速されたＨ+イオンを半導
体層１２に注入し、３５０〜３８０℃で活性化させる
（Ｈ+イオン注入処理）。 (3)薄膜トランジスタ作製後（図５）、薄膜トランジス
タ全体を覆うように、水素原子を多く含有するＳｉＮｘ
Ｈｙ膜を保護層として被覆し、熱拡散によって前記水素
原子を下層の半導体層１２中に導入する（ＳｉＮｘＨｙ
膜からの拡散処理）。
スタの作製後に多結晶シリコンの結晶粒界に水素原子を
導入し、シリコンの未結合手と結合させてトラップ密度
を低減させる水素化処理が行なわれていた。上記水素化
処理の具体的な方法としては、前記図５に示すような薄
膜トランジスタの作製後に次の３種類の方法による処理
が提案されている。 (1)高周波Ｈ+プラズマにより水素原子を半導体層１２中
に導入する（Ｈ+プラズマ処理）。 (2)イオン注入装置を用いて加速されたＨ+イオンを半導
体層１２に注入し、３５０〜３８０℃で活性化させる
（Ｈ+イオン注入処理）。 (3)薄膜トランジスタ作製後（図５）、薄膜トランジス
タ全体を覆うように、水素原子を多く含有するＳｉＮｘ
Ｈｙ膜を保護層として被覆し、熱拡散によって前記水素
原子を下層の半導体層１２中に導入する（ＳｉＮｘＨｙ
膜からの拡散処理）。
【０００６】
【発明が解決しようとする課題】しかしながら上記(1)
及び(3)の処理方法によれば、チェンバー内でプラズマ
を用いた処理であるため、スループットが悪いという問
題点がある。また、(2)の処理方法によれば、大面積の
基板を処理する高価なイオン注入装置が必要となり、コ
スト上の問題が生じる。更に(1)及び(2)の処理方法によ
れば、薄膜トランジスタへの水素処理効果を高めるた
め、プラズマパワーや注入エネルギーを大きくすると、
薄膜トランジスタの配線電極１７，層間絶縁膜１５やゲ
ート絶縁膜１３に断切れやリーク等の損傷を生じさせる
という問題点があった（特開昭６４−５３５５３公報の
従来技術の項参照）。
及び(3)の処理方法によれば、チェンバー内でプラズマ
を用いた処理であるため、スループットが悪いという問
題点がある。また、(2)の処理方法によれば、大面積の
基板を処理する高価なイオン注入装置が必要となり、コ
スト上の問題が生じる。更に(1)及び(2)の処理方法によ
れば、薄膜トランジスタへの水素処理効果を高めるた
め、プラズマパワーや注入エネルギーを大きくすると、
薄膜トランジスタの配線電極１７，層間絶縁膜１５やゲ
ート絶縁膜１３に断切れやリーク等の損傷を生じさせる
という問題点があった（特開昭６４−５３５５３公報の
従来技術の項参照）。
【０００７】また、特開昭６４−５３５５３公報におい
ては、薄膜トランジスタ作製後に、２００〜６００℃，
１０気圧程度の加圧，加熱容器中で水素化処理を行なう
ことが提案されているが、熱拡散により水素を層間絶縁
膜１５及び配線電極１７を介して半導体層１２中に導入
するため、水素処理効率が低いという問題点がある。ま
た、容器中にて水素の加熱，加工処理を行なうので、容
器に些細なきずが存在する場合においても、水素が大気
中に漏れる可能性があり、実用上問題があった。
ては、薄膜トランジスタ作製後に、２００〜６００℃，
１０気圧程度の加圧，加熱容器中で水素化処理を行なう
ことが提案されているが、熱拡散により水素を層間絶縁
膜１５及び配線電極１７を介して半導体層１２中に導入
するため、水素処理効率が低いという問題点がある。ま
た、容器中にて水素の加熱，加工処理を行なうので、容
器に些細なきずが存在する場合においても、水素が大気
中に漏れる可能性があり、実用上問題があった。
【０００８】本発明は上記実情に鑑みてなされたもの
で、多結晶シリコンを半導体活性層とした薄膜トランジ
スタの水素化処理方法において、薄膜トランジスタに損
傷を与えることなく水素化効率を向上させることができ
る薄膜トランジスタの製造方法を提供することを目的と
する。
で、多結晶シリコンを半導体活性層とした薄膜トランジ
スタの水素化処理方法において、薄膜トランジスタに損
傷を与えることなく水素化効率を向上させることができ
る薄膜トランジスタの製造方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明方法は、薄膜トラ
ンジスタの製造方法において、次の各工程を具備するこ
とを特徴としている。第１の工程として、絶縁性基板上
に多結晶シリコンを主体とする活性膜を着膜及びパター
ニングして半導体層を形成する。第２の工程として、該
半導体層を被覆するゲート絶縁膜を形成する。第３の工
程として、該ゲート酸化膜上にゲート電極を形成する。
第４の工程として、該ゲート電極をマスクとしてイオン
注入を行ない前記半導体層にソース，ドレイン領域を形
成する。第５の工程として、プラズマＣＶＤ法による水
素プラズマ雰囲気中で前記半導体層の水素化処理を行な
う。第６の工程として、前工程と同一真空中でガスを切
り換えたプラズマ雰囲気中で前記ゲート電極及びゲート
絶縁膜を被覆する層間絶縁膜を形成する。
ンジスタの製造方法において、次の各工程を具備するこ
とを特徴としている。第１の工程として、絶縁性基板上
に多結晶シリコンを主体とする活性膜を着膜及びパター
ニングして半導体層を形成する。第２の工程として、該
半導体層を被覆するゲート絶縁膜を形成する。第３の工
程として、該ゲート酸化膜上にゲート電極を形成する。
第４の工程として、該ゲート電極をマスクとしてイオン
注入を行ない前記半導体層にソース，ドレイン領域を形
成する。第５の工程として、プラズマＣＶＤ法による水
素プラズマ雰囲気中で前記半導体層の水素化処理を行な
う。第６の工程として、前工程と同一真空中でガスを切
り換えたプラズマ雰囲気中で前記ゲート電極及びゲート
絶縁膜を被覆する層間絶縁膜を形成する。
【００１０】
【作用】本発明によれば、層間絶縁膜の形成前に半導体
層の水素化処理をプラズマＣＶＤ法による水素雰囲気中
で行なうので、半導体層への水素原子の導入はゲート絶
縁膜及びゲート電極のみを介して行なわれるので、水素
化処理を効率良く行なうことができる。また、層間絶縁
膜６は、同一真空中でガスを切り換えたプラズマ雰囲気
中で形成されるので、前記工程で半導体層に導入された
水素原子が逃げないような基板温度で成膜を行なうこと
ができる。更に、層間絶縁膜の形成は、水素化処理と同
じ装置を用いて行なうことができるので、水素化処理と
して特殊な装置を必要とすることがない。
層の水素化処理をプラズマＣＶＤ法による水素雰囲気中
で行なうので、半導体層への水素原子の導入はゲート絶
縁膜及びゲート電極のみを介して行なわれるので、水素
化処理を効率良く行なうことができる。また、層間絶縁
膜６は、同一真空中でガスを切り換えたプラズマ雰囲気
中で形成されるので、前記工程で半導体層に導入された
水素原子が逃げないような基板温度で成膜を行なうこと
ができる。更に、層間絶縁膜の形成は、水素化処理と同
じ装置を用いて行なうことができるので、水素化処理と
して特殊な装置を必要とすることがない。
【００１１】
【実施例】本発明に係る薄膜トランジスタの製造方法の
一実施例について、図面を参照しながら説明する。図１
（ａ）〜図１（ｄ）は、本発明方法を適用した薄膜トラ
ンジスタの製造工程断面説明図である。ガラス基板１上
に、ＬＰＣＶＤ法やプラズマＣＶＤ法によりアモルファ
スシリコンを３００〜１０００オングストロームの膜厚
に堆積し、６００℃以下の低温アニールによる固相成長
法やＫｒＦエキシマレーザ光（λ＝２４８ｎｍ）を３０
０〜４００ｍＪ／ｃｍ2の密度で照射するレーザ結晶化
法によりポリシリコン（多結晶シリコン）膜を形成す
る。次いで、フォトリソグラフィー及びエッチング法に
より前記ポリシリコン膜を島状にパターニングして半導
体層２を形成する（図１（ａ））。
一実施例について、図面を参照しながら説明する。図１
（ａ）〜図１（ｄ）は、本発明方法を適用した薄膜トラ
ンジスタの製造工程断面説明図である。ガラス基板１上
に、ＬＰＣＶＤ法やプラズマＣＶＤ法によりアモルファ
スシリコンを３００〜１０００オングストロームの膜厚
に堆積し、６００℃以下の低温アニールによる固相成長
法やＫｒＦエキシマレーザ光（λ＝２４８ｎｍ）を３０
０〜４００ｍＪ／ｃｍ2の密度で照射するレーザ結晶化
法によりポリシリコン（多結晶シリコン）膜を形成す
る。次いで、フォトリソグラフィー及びエッチング法に
より前記ポリシリコン膜を島状にパターニングして半導
体層２を形成する（図１（ａ））。
【００１２】次に、ＬＰＣＶＤ法により４３０℃で酸化
シリコン（ＳｉＯ2 ）膜を堆積して膜厚１０００オング
ストロームのゲート絶縁膜３を化学的気相成長法により
形成する。続いて、ＬＰＣＶＤ法によりポリシリコン膜
を成膜し、このポリシリコン膜をフォトリソ法によりパ
ターニングしてゲート電極４を形成する。
シリコン（ＳｉＯ2 ）膜を堆積して膜厚１０００オング
ストロームのゲート絶縁膜３を化学的気相成長法により
形成する。続いて、ＬＰＣＶＤ法によりポリシリコン膜
を成膜し、このポリシリコン膜をフォトリソ法によりパ
ターニングしてゲート電極４を形成する。
【００１３】ゲート電極４をマスクとして前記半導体層
２にイオンシャワー法により不純物（リン若しくはボロ
ン）のドーピングを行ない、ゲート電極４を挟んで対峙
する半導体層２にソース領域２ｂ及びドレイン領域２ｃ
を形成し、基板温度６００℃の窒素雰囲気にて熱処理を
行なってソース領域２ｂ・ドレイン領域２ｃに導入され
たドーパントを活性化する。ソース領域２ｂとドレイン
領域２ｃとの間の半導体層２部分は、薄膜トランジスタ
のチャネル部分となる活性領域２ａが形成されている
（図１（ｂ））。
２にイオンシャワー法により不純物（リン若しくはボロ
ン）のドーピングを行ない、ゲート電極４を挟んで対峙
する半導体層２にソース領域２ｂ及びドレイン領域２ｃ
を形成し、基板温度６００℃の窒素雰囲気にて熱処理を
行なってソース領域２ｂ・ドレイン領域２ｃに導入され
たドーパントを活性化する。ソース領域２ｂとドレイン
領域２ｃとの間の半導体層２部分は、薄膜トランジスタ
のチャネル部分となる活性領域２ａが形成されている
（図１（ｂ））。
【００１４】プラズマＣＶＤ装置中に水素ガスを導入
し、基板温度３５０℃，圧力２００〜５００（ｍＴor
r）の高周波プラズマ雰囲気中で１〜２時間の水素化処
理を行なう。この水素化処理は、ポリシリコン膜で形成
された半導体層２において、粒界のシリコン・ダングリ
ングボンド（シリコンの未結合手）に水素を結合させる
ことにより不活性化させ、電気的に中性化してトラップ
密度を低減させるために行なう。
し、基板温度３５０℃，圧力２００〜５００（ｍＴor
r）の高周波プラズマ雰囲気中で１〜２時間の水素化処
理を行なう。この水素化処理は、ポリシリコン膜で形成
された半導体層２において、粒界のシリコン・ダングリ
ングボンド（シリコンの未結合手）に水素を結合させる
ことにより不活性化させ、電気的に中性化してトラップ
密度を低減させるために行なう。
【００１５】その後、前記プラズマＣＶＤ装置において
同一真空中でガスを切り換え、ＳｉＨ4またはＮ2Ｏガス
を用いて前記同様のプラズマ雰囲気にてシリコン酸化膜
（ＳｉＯｘ）を７００オングストロームの膜厚で堆積し
て層間絶縁膜５を成膜する。前記層間絶縁膜５は、導入
した水素原子が逃げないように、３００〜３５０℃程度
の基板温度で成膜される。そして、ソース領域２ｂ及び
ドレイン領域２ｃ上に位置するゲート絶縁膜３及び層間
絶縁膜５にコンタクト孔６を穿孔し、アルミニウム等の
金属膜を着膜及びパターニングして配線電極７を形成す
る（図１（ｄ））。
同一真空中でガスを切り換え、ＳｉＨ4またはＮ2Ｏガス
を用いて前記同様のプラズマ雰囲気にてシリコン酸化膜
（ＳｉＯｘ）を７００オングストロームの膜厚で堆積し
て層間絶縁膜５を成膜する。前記層間絶縁膜５は、導入
した水素原子が逃げないように、３００〜３５０℃程度
の基板温度で成膜される。そして、ソース領域２ｂ及び
ドレイン領域２ｃ上に位置するゲート絶縁膜３及び層間
絶縁膜５にコンタクト孔６を穿孔し、アルミニウム等の
金属膜を着膜及びパターニングして配線電極７を形成す
る（図１（ｄ））。
【００１６】従来例の水素化処理方法によれば、層間絶
縁膜１５及びゲート絶縁膜１３を通して水素を拡散させ
ていたのに対し、上記実施例によれば、層間絶縁膜５の
形成前に半導体層２の水素化処理をプラズマＣＶＤ法に
よる水素雰囲気中で行なうので、半導体層２への水素原
子の導入はゲート絶縁膜３及びゲート電極４のみを介し
て行なわれるので、水素化処理を効率良く行なうことが
できる。従って、Ｈ+プラズマパワーを従来方法より低
くすることが可能となり、チャネル領域２ａとゲート絶
縁膜３との界面等に発生する固定電荷を少なくすること
ができ、しきい値電圧Ｖthを安定させることができる。
また、半導体層２にはチャネル領域２ａ，ソース領域２
ｂ，ドレイン領域２ｃを問わず均一に水素が導入され、
その含有率はＳＩＭＳによる分析で１０ａｔｍ％以上と
なる。また、層間絶縁膜５は水素化処理工程にさらされ
ることがないので、水素含有率は３ａｔｍ％以下とな
る。
縁膜１５及びゲート絶縁膜１３を通して水素を拡散させ
ていたのに対し、上記実施例によれば、層間絶縁膜５の
形成前に半導体層２の水素化処理をプラズマＣＶＤ法に
よる水素雰囲気中で行なうので、半導体層２への水素原
子の導入はゲート絶縁膜３及びゲート電極４のみを介し
て行なわれるので、水素化処理を効率良く行なうことが
できる。従って、Ｈ+プラズマパワーを従来方法より低
くすることが可能となり、チャネル領域２ａとゲート絶
縁膜３との界面等に発生する固定電荷を少なくすること
ができ、しきい値電圧Ｖthを安定させることができる。
また、半導体層２にはチャネル領域２ａ，ソース領域２
ｂ，ドレイン領域２ｃを問わず均一に水素が導入され、
その含有率はＳＩＭＳによる分析で１０ａｔｍ％以上と
なる。また、層間絶縁膜５は水素化処理工程にさらされ
ることがないので、水素含有率は３ａｔｍ％以下とな
る。
【００１７】上記実施例においては、層間絶縁膜５をプ
ラズマＣＶＤ法を用いたシリコン酸化膜（ＳｉＯｘ）で
成膜したが、同一成膜法によるシリコン窒化膜（ＳｉＯ
ｘ）やシリコンオキシナイトライド膜（ＳｉＯｘＮｙ）
を用いてもよい。また、ゲート電極４はポリシリコン膜
の他に、アルミニウム（Ａｌ），モリブデン（Ｍｏ），
クロム（Ｃｒ），チタン（Ｔｉ）等の金属膜、或いは、
ＰｔＳｉ，ＴｉＳｉ，ＭｏＳｉ等のシリサイド膜で形成
してもよい。
ラズマＣＶＤ法を用いたシリコン酸化膜（ＳｉＯｘ）で
成膜したが、同一成膜法によるシリコン窒化膜（ＳｉＯ
ｘ）やシリコンオキシナイトライド膜（ＳｉＯｘＮｙ）
を用いてもよい。また、ゲート電極４はポリシリコン膜
の他に、アルミニウム（Ａｌ），モリブデン（Ｍｏ），
クロム（Ｃｒ），チタン（Ｔｉ）等の金属膜、或いは、
ＰｔＳｉ，ＴｉＳｉ，ＭｏＳｉ等のシリサイド膜で形成
してもよい。
【００１８】次に、具体的な数値を示して上記実施例に
よる製造方法におけるトランジスタ特性の向上について
説明する。多結晶シリコンで形成された半導体層２にお
けるトラップ準位密度と水素化処理時間との関係につい
て図２に示す。層間絶縁膜５及びゲート絶縁膜３を通し
て水素を拡散させる方法（以下、従来方法という）によ
れば、トラップ準位密度を２．０×１０11（cm-2）に低
減させるために、５００Ｗの高周波水素プラズマ雰囲気
中で８時間の処理が必要であったのに対し、本実施例方
法によれば、３００Ｗの高周波水素プラズマ雰囲気中で
２時間の処理を施すことにより、トラップ準位密度を
２．０×１０11（cm-2）に低減させることができる。
よる製造方法におけるトランジスタ特性の向上について
説明する。多結晶シリコンで形成された半導体層２にお
けるトラップ準位密度と水素化処理時間との関係につい
て図２に示す。層間絶縁膜５及びゲート絶縁膜３を通し
て水素を拡散させる方法（以下、従来方法という）によ
れば、トラップ準位密度を２．０×１０11（cm-2）に低
減させるために、５００Ｗの高周波水素プラズマ雰囲気
中で８時間の処理が必要であったのに対し、本実施例方
法によれば、３００Ｗの高周波水素プラズマ雰囲気中で
２時間の処理を施すことにより、トラップ準位密度を
２．０×１０11（cm-2）に低減させることができる。
【００１９】また、水素プラズマ処理時間を短縮され、
放電パワーの低減を図ることが可能となるので、水素プ
ラズマ処理を行なうことによりソース領域２ｂ及びドレ
イン領域２ｃの多結晶シリコン中のドーパント（リン若
しくはボロン）が不活性化される割合が減少し、配線電
極７とのコンタクト抵抗を低減することができる。すな
わち、図３に、５μｍ□の面積における従来方法と本実
施例方法によるコンタクト抵抗Ｒｃ（Ω／５μｍ2）を
示す。不純物がドーピングされた半導体層２がｐ+，ｎ+
のどちらの場合であっても本実施例方法による方がコン
タクト抵抗を低減できる。また、本実施例によれば、水
素化処理時間を短くした方がコンタクト抵抗を低減する
ことができた。
放電パワーの低減を図ることが可能となるので、水素プ
ラズマ処理を行なうことによりソース領域２ｂ及びドレ
イン領域２ｃの多結晶シリコン中のドーパント（リン若
しくはボロン）が不活性化される割合が減少し、配線電
極７とのコンタクト抵抗を低減することができる。すな
わち、図３に、５μｍ□の面積における従来方法と本実
施例方法によるコンタクト抵抗Ｒｃ（Ω／５μｍ2）を
示す。不純物がドーピングされた半導体層２がｐ+，ｎ+
のどちらの場合であっても本実施例方法による方がコン
タクト抵抗を低減できる。また、本実施例によれば、水
素化処理時間を短くした方がコンタクト抵抗を低減する
ことができた。
【００２０】図４は、本実施例方法及び従来方法を用い
て作製された多結晶シンコンを半導体層２とする薄膜ト
ランジスタにおいて、水素化処理時間としきい値電圧Ｖ
th（Ｖ）との関係を示したものである。多結晶シンコン
を半導体層２とする薄膜トランジスタの場合、トランジ
スタ特性として必要なしきい値電圧の値は、０．５〜
２．０（Ｖ）である。しきい値電圧を２．０（Ｖ）以下
とするには、図４に示すように、従来方法においては８
時間以上の水素化処理を必要としていたのに対し、本実
施例方法では２時間の処理で得ることができる。
て作製された多結晶シンコンを半導体層２とする薄膜ト
ランジスタにおいて、水素化処理時間としきい値電圧Ｖ
th（Ｖ）との関係を示したものである。多結晶シンコン
を半導体層２とする薄膜トランジスタの場合、トランジ
スタ特性として必要なしきい値電圧の値は、０．５〜
２．０（Ｖ）である。しきい値電圧を２．０（Ｖ）以下
とするには、図４に示すように、従来方法においては８
時間以上の水素化処理を必要としていたのに対し、本実
施例方法では２時間の処理で得ることができる。
【００２１】
【発明の効果】本発明方法によれば、層間絶縁膜の形成
前に半導体層の水素化処理をプラズマＣＶＤ法による水
素雰囲気中で行なうので、半導体層への水素原子の導入
はゲート絶縁膜及びゲート電極のみを介して行なわれる
ので、水素化処理を効率良く行なうことができ、処理時
間を短縮することができる。また、層間絶縁膜の形成前
に水素化処理を行なうので、配線電極等への損傷を生じ
させることがなく、スループットの向上を図ることがで
きる。更に、水素化処理は、次工程の層間絶縁膜の形成
と同じ装置を用いて行なうことができるので、水素化処
理として特殊な装置を必要とすることなく実現すること
ができる。
前に半導体層の水素化処理をプラズマＣＶＤ法による水
素雰囲気中で行なうので、半導体層への水素原子の導入
はゲート絶縁膜及びゲート電極のみを介して行なわれる
ので、水素化処理を効率良く行なうことができ、処理時
間を短縮することができる。また、層間絶縁膜の形成前
に水素化処理を行なうので、配線電極等への損傷を生じ
させることがなく、スループットの向上を図ることがで
きる。更に、水素化処理は、次工程の層間絶縁膜の形成
と同じ装置を用いて行なうことができるので、水素化処
理として特殊な装置を必要とすることなく実現すること
ができる。
【図１】 （ａ）ないし（ｄ）は、本発明の一実施例に
よる薄膜トランジスタの製造方法を示す製造工程図であ
る。
よる薄膜トランジスタの製造方法を示す製造工程図であ
る。
【図２】 水素化処理時間とトラップ準位密度との関係
を示すグラフ図である。
を示すグラフ図である。
【図３】 水素化処理時間とコンタクト抵抗との関係を
示すグラフ図である。
示すグラフ図である。
【図４】 水素化処理時間としきい値電圧との関係を示
すグラフ図である。
すグラフ図である。
【図５】 薄膜トランジスタの断面説明図である。
１…ガラス基板、 ２…半導体層、 ２ａ…活性領域、
２ｂ…ソース領域、２ｃ…ドレイン領域、 ３…ゲー
ト絶縁膜、 ４…ゲート電極、 ５…層間絶縁膜、 ６
…コンタクト孔、 ７…配線電極
２ｂ…ソース領域、２ｃ…ドレイン領域、 ３…ゲー
ト絶縁膜、 ４…ゲート電極、 ５…層間絶縁膜、 ６
…コンタクト孔、 ７…配線電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 薄膜トランジスタの製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に係り、特に、多結晶シリコンから成る半導体層に
水素原子を拡散させて多結晶シリコンのトラップ密度の
低減を図る水素化処理の方法に関する。
方法に係り、特に、多結晶シリコンから成る半導体層に
水素原子を拡散させて多結晶シリコンのトラップ密度の
低減を図る水素化処理の方法に関する。
【０００２】
【従来の技術】従来、アクテイブ型の液晶ディスプレイ
やマトリックス駆動型の密着型イメージセンサの駆動回
路のスイッチング素子としては、薄膜積層構造の薄膜ト
ランジスタ（ＴＦＴ）が用いられている。薄膜トランジ
スタは、例えば図５に示すように、絶縁性基板１１上に
堆積された半導体膜をパターニングして島状の半導体層
１２を形成し、該半導体層１２上にゲート絶縁膜１３及
び島状のゲート電極１４を形成し、ゲート電極１４の下
方に位置する半導体層１２をトランジスタのチャネルと
なる活性層領域１２ａとし、ゲート電極１４をマスクと
してイオン注入を行なうことにより、前記活性層領域１
２ａを挟むようにソース領域１２ｂ及びドレイン領域１
２ｃを形成し、ソース領域１２ｂ及びドレイン領域１２
ｃは前記ゲート絶縁膜１３及び層間絶縁膜１５に穿孔さ
れたコンタクト孔１６を介して配線電極１７，１７に接
続して成る電界効果型のトランジスタから構成されてい
る。前記薄膜トランジスタの活性層としては、非晶質シ
リコン（ａ−Ｓｉ）や多結晶シリコン（Poly-Ｓｉ）が
用いられるが、駆動回路を一体化する場合、動作速度の
速い多結晶シリコン膜で形成する必要がある。
やマトリックス駆動型の密着型イメージセンサの駆動回
路のスイッチング素子としては、薄膜積層構造の薄膜ト
ランジスタ（ＴＦＴ）が用いられている。薄膜トランジ
スタは、例えば図５に示すように、絶縁性基板１１上に
堆積された半導体膜をパターニングして島状の半導体層
１２を形成し、該半導体層１２上にゲート絶縁膜１３及
び島状のゲート電極１４を形成し、ゲート電極１４の下
方に位置する半導体層１２をトランジスタのチャネルと
なる活性層領域１２ａとし、ゲート電極１４をマスクと
してイオン注入を行なうことにより、前記活性層領域１
２ａを挟むようにソース領域１２ｂ及びドレイン領域１
２ｃを形成し、ソース領域１２ｂ及びドレイン領域１２
ｃは前記ゲート絶縁膜１３及び層間絶縁膜１５に穿孔さ
れたコンタクト孔１６を介して配線電極１７，１７に接
続して成る電界効果型のトランジスタから構成されてい
る。前記薄膜トランジスタの活性層としては、非晶質シ
リコン（ａ−Ｓｉ）や多結晶シリコン（Poly-Ｓｉ）が
用いられるが、駆動回路を一体化する場合、動作速度の
速い多結晶シリコン膜で形成する必要がある。
【０００３】多結晶シリコンを活性層とする薄膜トラン
ジスタにおいては、多結晶シリコンの結晶粒界のシリコ
ンの未結合手によるトラップ準位が存在するので、キャ
リアの捕獲が発生して粒界に沿った障壁ポテンシャルが
形成され、トランジスタ特性の一つであるキャリア移動
度が低下するという欠点があった。
ジスタにおいては、多結晶シリコンの結晶粒界のシリコ
ンの未結合手によるトラップ準位が存在するので、キャ
リアの捕獲が発生して粒界に沿った障壁ポテンシャルが
形成され、トランジスタ特性の一つであるキャリア移動
度が低下するという欠点があった。
【０００４】上記欠点を除くため、従来、薄膜トランジ
スタの作製後に多結晶シリコンの結晶粒界に水素原子を
導入し、シリコンの未結合手と結合させてトラップ密度
を低減させる水素化処理が行なわれていた。上記水素化
処理の具体的な方法としては、前記図５に示すような薄
膜トランジスタの作製後に次の３種類の方法による処理
が提案されている。 (1)高周波Ｈ+プラズマにより水素原子を半導体層１２中
に導入する（Ｈ+プラズマ処理）。 (2)イオン注入装置を用いて加速されたＨ+イオンを半導
体層１２に注入し、３５０〜３８０℃で活性化させる
（Ｈ+イオン注入処理）。 (3)薄膜トランジスタ作製後（図５）、薄膜トランジス
タ全体を覆うように、水素原子を多く含有するＳｉＮｘ
Ｈｙ膜を保護層として被覆し、熱拡散によって前記水素
原子を下層の半導体層１２中に導入する（ＳｉＮｘＨｙ
膜からの拡散処理）。
スタの作製後に多結晶シリコンの結晶粒界に水素原子を
導入し、シリコンの未結合手と結合させてトラップ密度
を低減させる水素化処理が行なわれていた。上記水素化
処理の具体的な方法としては、前記図５に示すような薄
膜トランジスタの作製後に次の３種類の方法による処理
が提案されている。 (1)高周波Ｈ+プラズマにより水素原子を半導体層１２中
に導入する（Ｈ+プラズマ処理）。 (2)イオン注入装置を用いて加速されたＨ+イオンを半導
体層１２に注入し、３５０〜３８０℃で活性化させる
（Ｈ+イオン注入処理）。 (3)薄膜トランジスタ作製後（図５）、薄膜トランジス
タ全体を覆うように、水素原子を多く含有するＳｉＮｘ
Ｈｙ膜を保護層として被覆し、熱拡散によって前記水素
原子を下層の半導体層１２中に導入する（ＳｉＮｘＨｙ
膜からの拡散処理）。
【０００５】
【発明が解決しようとする課題】しかしながら上記(1)
及び(3)の処理方法によれば、チェンバー内でプラズマ
を用いた処理であるため、スループットが悪いという問
題点がある。また、(2)の処理方法によれば、大面積の
基板を処理する高価なイオン注入装置が必要となり、コ
スト上の問題が生じる。更に(1)及び(2)の処理方法によ
れば、薄膜トランジスタへの水素処理効果を高めるた
め、プラズマパワーや注入エネルギーを大きくすると、
薄膜トランジスタの配線電極１７，層間絶縁膜１５やゲ
ート絶縁膜１３に断切れやリーク等の損傷を生じさせる
という問題点があった（特開昭６４ー５３５５３号公報
の従来技術の項参照）。
及び(3)の処理方法によれば、チェンバー内でプラズマ
を用いた処理であるため、スループットが悪いという問
題点がある。また、(2)の処理方法によれば、大面積の
基板を処理する高価なイオン注入装置が必要となり、コ
スト上の問題が生じる。更に(1)及び(2)の処理方法によ
れば、薄膜トランジスタへの水素処理効果を高めるた
め、プラズマパワーや注入エネルギーを大きくすると、
薄膜トランジスタの配線電極１７，層間絶縁膜１５やゲ
ート絶縁膜１３に断切れやリーク等の損傷を生じさせる
という問題点があった（特開昭６４ー５３５５３号公報
の従来技術の項参照）。
【０００６】また、特開昭６４ー５３５５３号公報にお
いては、薄膜トランジスタ作製後に、２００〜６００
℃，１０気圧程度の加圧，加熱容器中で水素化処理を行
なうことが提案されているが、熱拡散により水素を層間
絶縁膜１５及び配線電極１７を介して半導体層１２中に
導入するため、水素処理効率が低いという問題点があ
る。また、容器中にて水素の加熱，加工処理を行なうの
で、容器に些細なきずが存在する場合においても、水素
が大気中に漏れる可能性があり、実用上問題があった。
いては、薄膜トランジスタ作製後に、２００〜６００
℃，１０気圧程度の加圧，加熱容器中で水素化処理を行
なうことが提案されているが、熱拡散により水素を層間
絶縁膜１５及び配線電極１７を介して半導体層１２中に
導入するため、水素処理効率が低いという問題点があ
る。また、容器中にて水素の加熱，加工処理を行なうの
で、容器に些細なきずが存在する場合においても、水素
が大気中に漏れる可能性があり、実用上問題があった。
【０００７】本発明は上記実情に鑑みてなされたもの
で、多結晶シリコンを半導体活性層とした薄膜トランジ
スタの水素化処理方法において、薄膜トランジスタに損
傷を与えることなく水素化効率を向上させることができ
る薄膜トランジスタの製造方法を提供することを目的と
する。
で、多結晶シリコンを半導体活性層とした薄膜トランジ
スタの水素化処理方法において、薄膜トランジスタに損
傷を与えることなく水素化効率を向上させることができ
る薄膜トランジスタの製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明方法は、薄膜トラ
ンジスタの製造方法において、次の各工程を具備するこ
とを特徴としている。第１の工程として、絶縁性基板上
に多結晶シリコンを主体とする活性膜を着膜及びパター
ニングして半導体層を形成する。第２の工程として、該
半導体層を被覆するゲート絶縁膜を形成する。第３の工
程として、該ゲート絶縁膜上にゲート電極を形成する。
第４の工程として、該ゲート電極をマスクとしてイオン
注入を行ない前記半導体層にソース，ドレイン領域を形
成する。第５の工程として、プラズマＣＶＤ法による水
素プラズマ雰囲気中で前記半導体層の水素化処理を行な
う。第６の工程として、前工程と同一真空中でガスを切
り換えたプラズマ雰囲気中で前記ゲート電極及びゲート
絶縁膜を被覆する層間絶縁膜を形成する。
ンジスタの製造方法において、次の各工程を具備するこ
とを特徴としている。第１の工程として、絶縁性基板上
に多結晶シリコンを主体とする活性膜を着膜及びパター
ニングして半導体層を形成する。第２の工程として、該
半導体層を被覆するゲート絶縁膜を形成する。第３の工
程として、該ゲート絶縁膜上にゲート電極を形成する。
第４の工程として、該ゲート電極をマスクとしてイオン
注入を行ない前記半導体層にソース，ドレイン領域を形
成する。第５の工程として、プラズマＣＶＤ法による水
素プラズマ雰囲気中で前記半導体層の水素化処理を行な
う。第６の工程として、前工程と同一真空中でガスを切
り換えたプラズマ雰囲気中で前記ゲート電極及びゲート
絶縁膜を被覆する層間絶縁膜を形成する。
【０００９】
【作用】本発明によれば、層間絶縁膜の形成前に半導体
層の水素化処理をプラズマＣＶＤ法による水素雰囲気中
で行なうので、半導体層への水素原子の導入はゲート絶
縁膜及びゲート電極のみを介して行なわれるので、水素
化処理を効率良く行なうことができる。また、層間絶縁
膜は、同一真空中でガスを切り換えたプラズマ雰囲気中
で形成されるので、前記工程で半導体層に導入された水
素原子が逃げないような基板温度で成膜を行なうことが
できる。更に、層間絶縁膜の形成は、水素化処理と同じ
装置を用いて行なうことができるので、水素化処理とし
て特殊な装置を必要とすることがない。
層の水素化処理をプラズマＣＶＤ法による水素雰囲気中
で行なうので、半導体層への水素原子の導入はゲート絶
縁膜及びゲート電極のみを介して行なわれるので、水素
化処理を効率良く行なうことができる。また、層間絶縁
膜は、同一真空中でガスを切り換えたプラズマ雰囲気中
で形成されるので、前記工程で半導体層に導入された水
素原子が逃げないような基板温度で成膜を行なうことが
できる。更に、層間絶縁膜の形成は、水素化処理と同じ
装置を用いて行なうことができるので、水素化処理とし
て特殊な装置を必要とすることがない。
【００１０】
【実施例】本発明に係る薄膜トランジスタの製造方法の
一実施例について、図面を参照しながら説明する。図１
（ａ）〜図１（ｄ）は、本発明方法を適用した薄膜トラ
ンジスタの製造工程断面説明図である。ガラス基板１上
に、ＬＰＣＶＤ法やプラズマＣＶＤ法によりアモルファ
スシリコンを３００〜１０００オングストロームの膜厚
に堆積し、６００℃以下の低温アニールによる固相成長
法やＫｒＦエキシマレーザ光（λ＝２４８ｎｍ）を３０
０〜４００ｍＪ／ｃｍ2の密度で照射するレーザ結晶化
法によりポリシリコン（多結晶シリコン）膜を形成す
る。次いで、フォトリソグラフィー及びエッチング法に
より前記ポリシリコン膜を島状にパターニングして半導
体層２を形成する（図１（ａ））。
一実施例について、図面を参照しながら説明する。図１
（ａ）〜図１（ｄ）は、本発明方法を適用した薄膜トラ
ンジスタの製造工程断面説明図である。ガラス基板１上
に、ＬＰＣＶＤ法やプラズマＣＶＤ法によりアモルファ
スシリコンを３００〜１０００オングストロームの膜厚
に堆積し、６００℃以下の低温アニールによる固相成長
法やＫｒＦエキシマレーザ光（λ＝２４８ｎｍ）を３０
０〜４００ｍＪ／ｃｍ2の密度で照射するレーザ結晶化
法によりポリシリコン（多結晶シリコン）膜を形成す
る。次いで、フォトリソグラフィー及びエッチング法に
より前記ポリシリコン膜を島状にパターニングして半導
体層２を形成する（図１（ａ））。
【００１１】次に、ＬＰＣＶＤ法により４３０℃で酸化
シリコン（ＳｉＯ2 ）膜を堆積して膜厚１０００オング
ストロームのゲート絶縁膜３を化学的気相成長法により
形成する。続いて、ＬＰＣＶＤ法によりポリシリコン膜
を成膜し、このポリシリコン膜をフォトリソ法によりパ
ターニングしてゲート電極４を形成する。
シリコン（ＳｉＯ2 ）膜を堆積して膜厚１０００オング
ストロームのゲート絶縁膜３を化学的気相成長法により
形成する。続いて、ＬＰＣＶＤ法によりポリシリコン膜
を成膜し、このポリシリコン膜をフォトリソ法によりパ
ターニングしてゲート電極４を形成する。
【００１２】ゲート電極４をマスクとして前記半導体層
２にイオンシャワー法により不純物（リン若しくはボロ
ン）のドーピングを行ない、ゲート電極４を挟んで対峙
する半導体層２にソース領域２ｂ及びドレイン領域２ｃ
を形成し、基板温度６００℃の窒素雰囲気にて熱処理を
行なってソース領域２ｂ・ドレイン領域２ｃに導入され
たドーパントを活性化する。ソース領域２ｂとドレイン
領域２ｃとの間の半導体層２部分は、薄膜トランジスタ
のチャネル部分となる活性領域２ａが形成されている
（図１（ｂ））。
２にイオンシャワー法により不純物（リン若しくはボロ
ン）のドーピングを行ない、ゲート電極４を挟んで対峙
する半導体層２にソース領域２ｂ及びドレイン領域２ｃ
を形成し、基板温度６００℃の窒素雰囲気にて熱処理を
行なってソース領域２ｂ・ドレイン領域２ｃに導入され
たドーパントを活性化する。ソース領域２ｂとドレイン
領域２ｃとの間の半導体層２部分は、薄膜トランジスタ
のチャネル部分となる活性領域２ａが形成されている
（図１（ｂ））。
【００１３】プラズマＣＶＤ装置中に水素ガスを導入
し、基板温度３５０℃，圧力２００〜５００（ｍＴor
r）の高周波プラズマ雰囲気中で１〜２時間の水素化処
理を行なう。この水素化処理は、ポリシリコン膜で形成
された半導体層２において、粒界のシリコン・ダングリ
ングボンド（シリコンの未結合手）に水素を結合させる
ことにより不活性化させ、電気的に中性化してトラップ
密度を低減させるために行なう。
し、基板温度３５０℃，圧力２００〜５００（ｍＴor
r）の高周波プラズマ雰囲気中で１〜２時間の水素化処
理を行なう。この水素化処理は、ポリシリコン膜で形成
された半導体層２において、粒界のシリコン・ダングリ
ングボンド（シリコンの未結合手）に水素を結合させる
ことにより不活性化させ、電気的に中性化してトラップ
密度を低減させるために行なう。
【００１４】その後、前記プラズマＣＶＤ装置において
同一真空中でガスを切り換え、ＳｉＨ4またはＮ2Ｏガス
を用いて前記同様のプラズマ雰囲気にてシリコン酸化膜
（ＳｉＯｘ）を７００オングストロームの膜厚で堆積し
て層間絶縁膜５を成膜する。前記層間絶縁膜５は、導入
した水素原子が逃げないように、３００〜３５０℃程度
の基板温度で成膜される。そして、ソース領域２ｂ及び
ドレイン領域２ｃ上に位置するゲート絶縁膜３及び層間
絶縁膜５にコンタクト孔６を穿孔し、アルミニウム等の
金属膜を着膜及びパターニングして配線電極７を形成す
る（図１（ｄ））。
同一真空中でガスを切り換え、ＳｉＨ4またはＮ2Ｏガス
を用いて前記同様のプラズマ雰囲気にてシリコン酸化膜
（ＳｉＯｘ）を７００オングストロームの膜厚で堆積し
て層間絶縁膜５を成膜する。前記層間絶縁膜５は、導入
した水素原子が逃げないように、３００〜３５０℃程度
の基板温度で成膜される。そして、ソース領域２ｂ及び
ドレイン領域２ｃ上に位置するゲート絶縁膜３及び層間
絶縁膜５にコンタクト孔６を穿孔し、アルミニウム等の
金属膜を着膜及びパターニングして配線電極７を形成す
る（図１（ｄ））。
【００１５】従来例の水素化処理方法によれば、層間絶
縁膜１５及びゲート絶縁膜１３を通して水素を拡散させ
ていたのに対し、上記実施例によれば、層間絶縁膜５の
形成前に半導体層２の水素化処理をプラズマＣＶＤ法に
よる水素雰囲気中で行なうので、半導体層２への水素原
子の導入はゲート絶縁膜３及びゲート電極４のみを介し
て行なわれるので、水素化処理を効率良く行なうことが
できる。従って、Ｈ+プラズマパワーを従来方法より低
くすることが可能となり、チャネル領域２ａとゲート絶
縁膜３との界面等に発生する固定電荷を少なくすること
ができ、しきい値電圧Ｖthを安定させることができる。
また、半導体層２にはチャネル領域２ａ，ソース領域２
ｂ，ドレイン領域２ｃを問わず均一に水素が導入され、
その含有率はＳＩＭＳによる分析で１０ａｔｍ％以上と
なる。また、層間絶縁膜５は水素化処理工程にさらされ
ることがないので、水素含有率は３ａｔｍ％以下とな
る。
縁膜１５及びゲート絶縁膜１３を通して水素を拡散させ
ていたのに対し、上記実施例によれば、層間絶縁膜５の
形成前に半導体層２の水素化処理をプラズマＣＶＤ法に
よる水素雰囲気中で行なうので、半導体層２への水素原
子の導入はゲート絶縁膜３及びゲート電極４のみを介し
て行なわれるので、水素化処理を効率良く行なうことが
できる。従って、Ｈ+プラズマパワーを従来方法より低
くすることが可能となり、チャネル領域２ａとゲート絶
縁膜３との界面等に発生する固定電荷を少なくすること
ができ、しきい値電圧Ｖthを安定させることができる。
また、半導体層２にはチャネル領域２ａ，ソース領域２
ｂ，ドレイン領域２ｃを問わず均一に水素が導入され、
その含有率はＳＩＭＳによる分析で１０ａｔｍ％以上と
なる。また、層間絶縁膜５は水素化処理工程にさらされ
ることがないので、水素含有率は３ａｔｍ％以下とな
る。
【００１６】上記実施例においては、層間絶縁膜５をプ
ラズマＣＶＤ法を用いたシリコン酸化膜（ＳｉＯｘ）で
成膜したが、同一成膜法によるシリコン窒化膜（ＳｉＯ
ｘ）やシリコンオキシナイトライド膜（ＳｉＯｘＮｙ）
を用いてもよい。また、ゲート電極４はポリシリコン膜
の他に、アルミニウム（Ａｌ），モリブデン（Ｍｏ），
クロム（Ｃｒ），チタン（Ｔｉ）等の金属膜、或いは、
ＰｔＳｉ，ＴｉＳｉ，ＭｏＳｉ等のシリサイド膜で形成
してもよい。
ラズマＣＶＤ法を用いたシリコン酸化膜（ＳｉＯｘ）で
成膜したが、同一成膜法によるシリコン窒化膜（ＳｉＯ
ｘ）やシリコンオキシナイトライド膜（ＳｉＯｘＮｙ）
を用いてもよい。また、ゲート電極４はポリシリコン膜
の他に、アルミニウム（Ａｌ），モリブデン（Ｍｏ），
クロム（Ｃｒ），チタン（Ｔｉ）等の金属膜、或いは、
ＰｔＳｉ，ＴｉＳｉ，ＭｏＳｉ等のシリサイド膜で形成
してもよい。
【００１７】次に、具体的な数値を示して上記実施例に
よる製造方法におけるトランジスタ特性の向上について
説明する。多結晶シリコンで形成された半導体層２にお
けるトラップ準位密度と水素化処理時間との関係につい
て図２に示す。層間絶縁膜５及びゲート絶縁膜３を通し
て水素を拡散させる方法（以下、従来方法という）によ
れば、トラップ準位密度を２．０×１０11（cm-2）に低
減させるために、５００Ｗの高周波水素プラズマ雰囲気
中で８時間の処理が必要であったのに対し、本実施例方
法によれば、３００Ｗの高周波水素プラズマ雰囲気中で
２時間の処理を施すことにより、トラップ準位密度を
２．０×１０11（cm-2）に低減させることができる。
よる製造方法におけるトランジスタ特性の向上について
説明する。多結晶シリコンで形成された半導体層２にお
けるトラップ準位密度と水素化処理時間との関係につい
て図２に示す。層間絶縁膜５及びゲート絶縁膜３を通し
て水素を拡散させる方法（以下、従来方法という）によ
れば、トラップ準位密度を２．０×１０11（cm-2）に低
減させるために、５００Ｗの高周波水素プラズマ雰囲気
中で８時間の処理が必要であったのに対し、本実施例方
法によれば、３００Ｗの高周波水素プラズマ雰囲気中で
２時間の処理を施すことにより、トラップ準位密度を
２．０×１０11（cm-2）に低減させることができる。
【００１８】また、水素プラズマ処理時間を短縮され、
放電パワーの低減を図ることが可能となるので、水素プ
ラズマ処理を行なうことによりソース領域２ｂ及びドレ
イン領域２ｃの多結晶シリコン中のドーパント（リン若
しくはボロン）が不活性化される割合が減少し、配線電
極７とのコンタクト抵抗を低減することができる。すな
わち、図３に、５μｍ□の面積における従来方法と本実
施例方法によるコンタクト抵抗Ｒｃ（Ω／５μｍ2）を
示す。不純物がドーピングされた半導体層２がｐ+，ｎ+
のどちらの場合であっても本実施例方法による方がコン
タクト抵抗を低減できる。また、本実施例によれば、水
素化処理時間を短くした方がコンタクト抵抗を低減する
ことができた。
放電パワーの低減を図ることが可能となるので、水素プ
ラズマ処理を行なうことによりソース領域２ｂ及びドレ
イン領域２ｃの多結晶シリコン中のドーパント（リン若
しくはボロン）が不活性化される割合が減少し、配線電
極７とのコンタクト抵抗を低減することができる。すな
わち、図３に、５μｍ□の面積における従来方法と本実
施例方法によるコンタクト抵抗Ｒｃ（Ω／５μｍ2）を
示す。不純物がドーピングされた半導体層２がｐ+，ｎ+
のどちらの場合であっても本実施例方法による方がコン
タクト抵抗を低減できる。また、本実施例によれば、水
素化処理時間を短くした方がコンタクト抵抗を低減する
ことができた。
【００１９】図４は、本実施例方法及び従来方法を用い
て作製された多結晶シンコンを半導体層２とする薄膜ト
ランジスタにおいて、水素化処理時間としきい値電圧Ｖ
th（Ｖ）との関係を示したものである。多結晶シンコン
を半導体層２とする薄膜トランジスタの場合、トランジ
スタ特性として必要なしきい値電圧の値は、０．５〜
２．０（Ｖ）である。しきい値電圧を２．０（Ｖ）以下
とするには、図４に示すように、従来方法においては８
時間以上の水素化処理を必要としていたのに対し、本実
施例方法では２時間の処理で得ることができる。
て作製された多結晶シンコンを半導体層２とする薄膜ト
ランジスタにおいて、水素化処理時間としきい値電圧Ｖ
th（Ｖ）との関係を示したものである。多結晶シンコン
を半導体層２とする薄膜トランジスタの場合、トランジ
スタ特性として必要なしきい値電圧の値は、０．５〜
２．０（Ｖ）である。しきい値電圧を２．０（Ｖ）以下
とするには、図４に示すように、従来方法においては８
時間以上の水素化処理を必要としていたのに対し、本実
施例方法では２時間の処理で得ることができる。
【００２０】
【発明の効果】本発明方法によれば、層間絶縁膜の形成
前に半導体層の水素化処理をプラズマＣＶＤ法による水
素雰囲気中で行なうので、半導体層への水素原子の導入
はゲート絶縁膜及びゲート電極のみを介して行なわれる
ので、水素化処理を効率良く行なうことができ、処理時
間を短縮することができる。また、層間絶縁膜の形成前
に水素化処理を行なうので、配線電極等への損傷を生じ
させることがなく、スループットの向上を図ることがで
きる。更に、水素化処理は、次工程の層間絶縁膜の形成
と同じ装置を用いて行なうことができるので、水素化処
理として特殊な装置を必要とすることなく実現すること
ができる。
前に半導体層の水素化処理をプラズマＣＶＤ法による水
素雰囲気中で行なうので、半導体層への水素原子の導入
はゲート絶縁膜及びゲート電極のみを介して行なわれる
ので、水素化処理を効率良く行なうことができ、処理時
間を短縮することができる。また、層間絶縁膜の形成前
に水素化処理を行なうので、配線電極等への損傷を生じ
させることがなく、スループットの向上を図ることがで
きる。更に、水素化処理は、次工程の層間絶縁膜の形成
と同じ装置を用いて行なうことができるので、水素化処
理として特殊な装置を必要とすることなく実現すること
ができる。
【図面の簡単な説明】
【図１】 （ａ）ないし（ｄ）は、本発明の一実施例に
よる薄膜トランジスタの製造方法を示す製造工程図であ
る。
よる薄膜トランジスタの製造方法を示す製造工程図であ
る。
【図２】 水素化処理時間とトラップ準位密度との関係
を示すグラフ図である。
を示すグラフ図である。
【図３】 水素化処理時間とコンタクト抵抗との関係を
示すグラフ図である。
示すグラフ図である。
【図４】 水素化処理時間としきい値電圧との関係を示
すグラフ図である。
すグラフ図である。
【図５】 薄膜トランジスタの断面説明図である。
【符号の説明】 １…ガラス基板、 ２…半導体層、 ２ａ…活性領域、
２ｂ…ソース領域、２ｃ…ドレイン領域、 ３…ゲー
ト絶縁膜、 ４…ゲート電極、 ５…層間絶縁膜、 ６
…コンタクト孔、 ７…配線電極
２ｂ…ソース領域、２ｃ…ドレイン領域、 ３…ゲー
ト絶縁膜、 ４…ゲート電極、 ５…層間絶縁膜、 ６
…コンタクト孔、 ７…配線電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｐ 8617−4Ｍ
Claims (1)
- 【請求項１】 絶縁性基板上に多結晶シリコンを主体と
する活性膜を着膜及びパターニングして半導体層を形成
する第１の工程と、該半導体層を被覆するゲート絶縁膜
を形成する第２の工程と、該ゲート酸化膜上にゲート電
極を形成する第３の工程と、該ゲート電極をマスクとし
てイオン注入を行ない前記半導体層にソース，ドレイン
領域を形成する第４の工程と、プラズマＣＶＤ法による
水素プラズマ雰囲気中で前記半導体層の水素化処理を行
なう第５の工程と、第５の工程と同一真空中でガスを切
り換えたプラズマ雰囲気中で前記ゲート電極及びゲート
絶縁膜を被覆する層間絶縁膜を形成する第６の工程と、
を具備することを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14201992A JPH05315360A (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14201992A JPH05315360A (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315360A true JPH05315360A (ja) | 1993-11-26 |
Family
ID=15305482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14201992A Pending JPH05315360A (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315360A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185354A (ja) * | 1999-10-12 | 2001-07-06 | Semiconductor Energy Lab Co Ltd | 電気光学装置及びその作製方法 |
| JP2002184995A (ja) * | 2000-12-12 | 2002-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| US6445059B1 (en) | 1995-12-14 | 2002-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6867434B2 (en) | 1995-11-17 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display with an organic leveling layer |
| US7633085B2 (en) | 1999-03-29 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-05-08 JP JP14201992A patent/JPH05315360A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867434B2 (en) | 1995-11-17 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display with an organic leveling layer |
| US7361931B2 (en) | 1995-11-17 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display with an organic leveling layer |
| US6445059B1 (en) | 1995-12-14 | 2002-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7202551B2 (en) | 1995-12-14 | 2007-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device having underlying insulating film and insulating films |
| US7413937B2 (en) | 1995-12-14 | 2008-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7633085B2 (en) | 1999-03-29 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2001185354A (ja) * | 1999-10-12 | 2001-07-06 | Semiconductor Energy Lab Co Ltd | 電気光学装置及びその作製方法 |
| JP2002184995A (ja) * | 2000-12-12 | 2002-06-28 | Toshiba Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3344072B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5424230A (en) | Method of manufacturing a polysilicon thin film transistor | |
| US6461901B1 (en) | Method of forming a thin-film transistor having a high resistance back channel region | |
| US5834071A (en) | Method for forming a thin film transistor | |
| KR19980016968A (ko) | 셀프얼라인 박막트랜지스터 제조방법 | |
| JPH05299653A (ja) | 半導体装置及びその製造方法 | |
| JPH11307777A (ja) | トップゲート型薄膜トランジスタ及びその製造方法 | |
| JPH06333823A (ja) | 多結晶シリコン膜の製造方法、薄膜トランジスタの製造方法及びリモートプラズマ装置 | |
| US6534350B2 (en) | Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step | |
| JPH0738110A (ja) | 半導体装置の製造方法 | |
| JPH05315360A (ja) | 薄膜トランジスタの製造方法 | |
| KR100525436B1 (ko) | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 | |
| JP3108331B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11354441A (ja) | 半導体装置の製造方法 | |
| JPH05235031A (ja) | 薄膜トランジスタの製造方法 | |
| JP3378415B2 (ja) | 薄膜トランジスタとそれを用いた液晶表示装置 | |
| JPH0714849A (ja) | 薄膜トランジスタの製造方法 | |
| KR100425156B1 (ko) | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 | |
| JPH1187724A (ja) | 半導体素子の製造方法 | |
| JPH09172186A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0411226A (ja) | 表示装置の製造方法 | |
| JP2725669B2 (ja) | 半導体装置の製法 | |
| JP2705550B2 (ja) | Ｃｍｏｓ薄膜トランジスタおよびその製造方法 | |
| JPH1079513A (ja) | 薄膜トランジスタ装置およびその製造方法 | |
| JP3181901B2 (ja) | 薄膜トランジスタ |