JP4291372B2 - 並列連接低密度パリティ検査符号を用いるチャンネル符号化／復号化装置及び方法 - Google Patents

並列連接低密度パリティ検査符号を用いるチャンネル符号化／復号化装置及び方法 Download PDF

Info

Publication number
JP4291372B2
JP4291372B2 JP2006539389A JP2006539389A JP4291372B2 JP 4291372 B2 JP4291372 B2 JP 4291372B2 JP 2006539389 A JP2006539389 A JP 2006539389A JP 2006539389 A JP2006539389 A JP 2006539389A JP 4291372 B2 JP4291372 B2 JP 4291372B2
Authority
JP
Japan
Prior art keywords
ldpc code
component ldpc
factor graph
component
interleaving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006539389A
Other languages
English (en)
Other versions
JP2007511164A (ja
Inventor
ギュ−ブン・キュン
ホン−シル・ジョン
ジェ−ヨル・キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2007511164A publication Critical patent/JP2007511164A/ja
Application granted granted Critical
Publication of JP4291372B2 publication Critical patent/JP4291372B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H03M13/296—Particular turbo code structure
    • H03M13/2963—Turbo-block codes, i.e. turbo codes based on block codes, e.g. turbo decoding of product codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1191—Codes on graphs other than LDPC codes
    • H03M13/1194—Repeat-accumulate [RA] codes

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

本発明は、チャンネル符号化/復号化装置及び方法に関し、特に、並列連接低密度パリティ検査符号を用いるチャンネル符号化/復号化装置及び方法に関するものである。
移動通信システムが急速に発展するにしたがって、無線ネットワークで有線ネットワークの容量(ｃａｐａｃｉｔｙ)に近接する大容量データを伝送することができる技術開発が要求されている。このように、音声中心のサービスから外れて映像、無線データなどの多様な情報を処理し伝送可能な高速大容量通信システムが要求されることによって、適正なチャンネル符号化(ｃｈａｎｎｅｌ ｃｏｄｉｎｇ)方式を使用してシステム伝送効率を高めることが、システム性能の向上において必須的な要素として作用する。しかしながら、移動通信システムは、移動通信システムの特性上、データを伝送するときにチャンネルの状況により雑音(ｎｏｉｓｅ)と、干渉(ｉｎｔｅｒｆｅｒｅｎｃｅ)及びフェージング(ｆａｄｉｎｇ)などによって不回避に誤り(ｅｒｒｏｒ)が発生し、したがって誤り発生による情報データの損失が発生する。
このような誤り発生による情報データ損失を減少させるために、チャンネルの性格により多様な誤り制御方式(ｅｒｒｏｒ-ｃｏｎｔｒｏｌ ｓｃｈｅｍｅ)を使用することによって、移動通信システムの信頼度を向上させることができる。一番般的な誤り制御技術としては、誤り訂正符号(ｅｒｒｏｒ-ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ)が使用されている。この誤り訂正符号の代表的な符号としては、ターボ符号(ｔｕｒｂｏ ｃｏｄｅ)と、低密度パリティ検査(Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：以下、“ＬＤＰＣ”とする)符号などがある。
Ａ。ターボ符号
ターボ符号は、従来の誤り訂正のために主に用いられた畳み込み符号(ｃｏｎｖｏｌｕｔｉｏｎａｌ ｃｏｄｅ)に比べて高速データ伝送時の性能利得に優れていることが知られている。このターボ符号は、伝送チャンネルで発生する雑音による誤りを效果的に訂正してデータ伝送の信頼度を高めることができるという長所を有する。
Ｂ。ＬＤＰＣ符号
ＬＤＰＣ符号は、ファクター(ｆａｃｔｏｒ)グラフ上で積和(ｓｕｍ-ｐｒｏｄｕｃｔ)アルゴリズムに基づいた反復復号化(ｉｔｅｒａｔｉｖｅ ｄｅｃｏｄｉｎｇ)アルゴリズムを用いて復号化が可能である。ＬＤＰＣ符号の復号器(ｄｅｃｏｄｅｒ）は、積和アルゴリズムに基づいた反復復号化アルゴリズムを使用するため、ターボ符号の復号器に比べて低い複雑度も有するだけでなく、並列処理復号器で実現することが容易である。
一方、Ｓｈａｎｎｏｎのチャンネル符号化理論(ｃｈａｎｎｅｌ ｃｏｄｉｎｇ ｔｈｅｏｒｅｍ）は、チャンネルの容量を超えないデータレート(ｄａｔａ ｒａｔｅ)に限って信頼性のある通信が可能であると明らかにしている。しかしながら、Ｓｈａｎｎｏｎのチャンネル符号化理論では、最大チャンネルの容量限界までのデータレートを支援するチャンネル符号化及び復号化方法に関する具体的な提示は全くなかった。一般に、ブロックサイズが非常に大きなランダム(ｒａｎｄｏｍ)符号は、Ｓｈａｎｎｏｎのチャンネル符号化理論のチャンネル容量限界に近接する性能を示すが、ＭＡＰ(Ｍａｘｉｍｕｍ Ａ Ｐｏｓｅｒｉｏｒｉ)又はＭＬ(Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ)復号化方法を使用する場合に、その計算量において相当な負荷(ｌｏａｄ)が存在するので実現することが不可能であった。
ターボ符号は、１９９３年ＢｅｒｒｏｕとＧｌａｖｉｅｕｘ Ｔｈｉｔｉｍａｊｓｈｉｍａにより提案され、Ｓｈａｎｎｏｎのチャンネル符号化理論のチャンネル容量限界に近接する優れた性能を有している。このターボ符号の提案により、符号の反復復号化とグラフ表現に関する研究が活発に進行され、その時点でＧａｌｌａｇｅｒにより１９６２年に既に提案されたことのあるＬＤＰＣ符号が新たに注目を集めるようになった。また、ターボ符号とＬＤＰＣ符号のファクターグラフ上にサイクルが存在するが、このサイクルが存在するＬＤＰＣ符号のファクターグラフでの反復復号化は準最適(ｓｕｂｏｐｔｉｍａｌ)であることは既によく知られている事実である。また、ＬＤＰＣ符号は、反復復号化を通じて優れた性能を有するということも実験的に立証されたことがある。現在まで知られている最高の性能を有するＬＤＰＣ符号は、ブロックサイズ１０７を用いてビット誤り率(Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ：ＢＥＲ)１０-５でＳｈａｎｎｏｎのチャンネル符号化理論のチャンネル容量お限界で但し０.０４[ｄＢ]程度の差を有する性能を示す。なお、ｑ＞２であるガロアフィールド(Ｇａｌｏｉｓ Ｆｉｅｌｄ：以下、“ＧＦ”とする)、すなわち、ＧＦ(ｑ)で定義されたＬＤＰＣ符号は、その復号化過程において複雑度が増加するが、２進(ｂｉｎａｒｙ)符号に比べて一層性能が優れる。しかしながら、このＧＦ(ｑ)で定義されたＬＤＰＣ符号の反復復号化アルゴリズムの成功的な復号化に関する満足な理論的な説明はまだ提供されていない。
ＬＤ ＰＣ符号は、ガロアにより提案された符号であり、大部分のエレメントが０の値を有し、この０の値を有するエレメント以外の極少数のエレメントが１である値を有するパリティ検査行列によって定義される。一例として、(Ｎ，ｊ，ｋ)ＬＤＰＣ符号はブロック長さがＮである線形ブロック符号(ｌｉｎｅａｒ ｂｌｏｃｋ ｃｏｄｅ）で、各列(ｃｏｌｕｍｎ)ごとにｊ個の１の値を有するエレメントと、各行(ｒｏｗ)ごとにｋ個の１の値を有するエレメントを有する。この１の値を有するエレメントを除いたエレメントは、すべて０の値を有するエレメントで構成された疎(ｓｐａｒｓｅ)構造のパリティ検査行列によって定義される。
上記したように、パリティ検査行列内の各列のウェイトは‘ｊ’に一定で、パリティ検査行列内の各行のウェイトは‘ｋ’で一定のＬＤＰＣ符号を“均一(ｒｅｇｕｌａｒ)ＬＤＰＣ符号”と呼ばれる。ここで、“ウェイト”とは、生成行列及びパリティ検査行列を構成するエレメントのうち０でない値(ｎｏｎ-ｚｅｒｏ ｖａｌｕｅ）を有するエレメントの個数を示す。一方、パリティ検査行列内の各列のウェイトと各行のウェイトが一定でないＬＤＰＣ符号を“不均一(ｉｒｒｅｇｕｌａｒ)ＬＤＰＣ符号”と呼ばれる。一般的に、均一ＬＤＰＣ符号の性能に比べて不均一ＬＤＰＣ符号の性能がより優れると知られている。しかしながら、不均一ＬＤＰＣ符号の場合に、パリティ検査行列内の各列のウェイトと各行のウェイトが一定でない、すなわち、不均一であるため、パリティ検査行列内の各列のウェイトと各行のウェイトを適切に調節しなければ、優れた性能の保証を受けることができない。
図１を参照して、(Ｎ、ｊ、ｋ)ＬＤＰＣ符号、一例として(８，２，４)ＬＤＰＣ符号のパリティ検査行列を説明する。
図１は、一般的な(８，２，４)ＬＤＰＣ符号のパリティ検査行列を示す図である。図１を参照すると、(８，２，４)ＬＤＰＣ符号のパリティ検査行列Ｈは、８個の列と４個の行で構成されており、各列のウェイトは２で均一で、各行のウェイトは４で均一である。このように、パリティ検査行列内の各列のウェイトと各行のウェイトが均一なため、図１に示している(８，２，４)ＬＤＰＣ符号は均一ＬＤＰＣ符号となる。
図２は、図１の(８，２，４)ＬＤＰＣ符号のファクターグラフを示す図である。図２を参照すると、(８，２，４)ＬＤＰＣ符号のファクターグラフは、８個の変数ノード(ｖａｒｉａｂｌｅ ｎｏｄｅ)、すなわちｘ１２１１，ｘ２２１３，ｘ３２１５，ｘ４２１７，ｘ５２１９，ｘ６２２１，ｘ７２２３，及びｘ８２２５と、４個の検査ノード(ｃｈｅｃｋ ｎｏｄｅ)２２７，２２９，２３１，２３３で構成される。(８，２，４)ＬＤＰＣ符号のパリティ検査行列のｉ番目の行とｊ番目の列が交差する地点に１の値を有する、すなわち０でない値を有するエレメントが存在する場合に、変数ノードｘｉとｊ番目の検査ノードと間にブランチ(ｂｒａｎｃｈ)が生成される。
上記に説明したように、ＬＤＰＣ符号のパリティ検査行列は、非常に小さいウェイトを有するため、比較的長い長さを有するブロック符号でも反復復号化を通じて復号化が可能で、ブロック符号のブロック長さを継続して増加させると、ターボ符号のようにＳｈａｎｎｏｎのチャンネル容量限界に近接する形態の性能を示す。また、ＭａｃＫａｙとＮｅａｌは、流れ伝送(ｆｌｏｗ ｔｒａｎｓｆｅｒ)方式を使用するＬＤＰＣ符号の反復復号化過程がターボ符号の反復復号化過程にほとんど近接する性能を有することは既に証明した。
一方、性能の良いＬＤＰＣ符号を生成するためには、下記に説明するような条件を満足させなければならない。
(１)ＬＤＰＣ符号のファクターグラフ上のサイクルを考慮すべきである。
“サイクル”とは、ＬＤＰＣ符号のファクターグラフで変数ノードと検査ノードを接続するエッジ(ｅｄｇｅ)が構成するループ(ｌｏｏｐ)を意味し、このサイクルの長さはループを構成するエッジの個数で定義される。サイクルの長さが長いということは、ＬＤＰＣ符号のファクターグラフでループを構成する変数ノードと検査ノードを接続するエッジの個数が多いことを示す。その反対に、サイクルの長さが短いということは、ＬＤＰＣ符号のファクターグラフでループを構成する変数ノードと検査ノードを接続するエッジの個数が少ないことを示す。
ＬＤＰＣ符号のファクターグラフ上のサイクルを長く生成するほど、ＬＤＰＣ符号の性能が良くなるが、その理由は次のようである。ＬＤＰＣ符号のファクターグラフ上のサイクルを長く生成する場合に、ＬＤＰＣ符号のファクターグラフ上に短い長さのサイクルが多く存在するときに発生する誤りフロア(ｅｒｒｏｒ ｆｌｏｏｒ）の性能劣化が発生しないためである。
(２)ＬＤＰＣ符号の効率的な符号化を考慮すべきである。
ＬＤＰＣ符号は、ＬＤＰＣ符号の特性上、畳み込み符号やターボ符号に比べて符号化複雑度が高くてリアルタイム符号化が難しい。ＬＤＰＣ符号の符号化複雑度を低減するために、反復累積符号(Ｒｅｐｅａｔ Ａｃｃｕｍｕｌａｔｅ ｃｏｄｅ)が提案された。しかしながら、反復累積符号もＬＤＰＣ符号の符号化複雑度を低くすることにおいて限りがある。したがって、ＬＤＰＣ符号の効率的な符号化を考慮しなければならない。
(３)ＬＤＰＣ符号のファクターグラフ上の次数分布を考慮すべきである。
一般的に、均一ＬＤＰＣ符号より不均一ＬＤＰＣ符号が性能が優れるが、その理由は不均一ＬＤＰＣ符号のファクターグラフが多様な次数を有するためである。ここで、“次数”とは、ＬＤＰＣ符号のファクターグラフで各ノード、すなわち変数ノードと検査ノードに接続されているエッジの個数を示す。また、ＬＤＰＣ符号のファクターグラフ上の“次数分布”とは、特定次数を有するノードが全体ノードのうちある程度存在するかを示すものである。特定の次数分布を有するＬＤＰＣ符号の性能が優れるということは、Ｒｉｃｈａｒｄｓｏｎらにより既に証明された。
上記のように、ＬＤＰＣ符号は、ターボ符号と共に高速データの伝送の際に性能利得が優れると知られており、伝送チャンネルで発生する雑音による誤りを效果的に訂正してデータ伝送の信頼度を高めることができるという長所を有する。しかしながら、ＬＤＰＣ符号は、符号化率(ｃｏｄｉｎｇ ｒａｔｅ)の面で短所を有する。すなわち、ＬＤＰＣ符号は比較的高い符号化率を有するため、この符号化率の面で自由でないという短所を有する。
現在、提案されているＬＤＰＣ符号の場合に、大部分が１/２の符号化率を有し、一部だけが１/３の符号化率を有する。このように、符号化率における制限は、結果的に高速大容量データの伝送に致命的な影響を及ぼすようになる。もちろん、ＬＤＰＣ符号において、比較的低い符号化率を実現するために、密度進化(ｄｅｎｓｉｔｙ ｅｖｏｌｕｔｉｏｎ)のような方式を使用して最適の性能を示す次数分布を求めることはできる。最適の性能を示す次数分布を有するＬＤＰＣ符号を実現することは、ファクターグラフ上のサイクル構造とハードウェアの実現(ｉｍｐｌｅｍｅｎｔａｔｉｏｎ)などのいろいろな制約条件によって難しい。
一方、上記したように、移動通信システムが発展していくほど大容量データを伝送しつつ、資源の効率性を増加させるための多様な方式、すなわち複合自動再伝送要求(Ｈｙｂｒｉｄ Ａｕｔｏｍａｔｉｃ Ｒｅｔｒａｎｓｍｉｓｓｉｏｎ Ｒｅｑｕｅｓｔ：以下、“ＨＡＲＱ”とする)方式と、適応的変調及び符号化(Ａｄａｐｔｉｖｅ Ｍｏｄｕｌａｔｉｏｎ ａｎｄ Ｃｏｄｉｎｇ：以下、“ＡＭＣ”とする)のような多様な方式が使用されている。ここで、ＨＡＲＱ方式及びＡＭＣ方式について説明すると、次のようである。
まず、ＨＡＲＱ方式を使用する通信システムでは、一つのコンポーネント(ｃｏｍｐｏｎｅｎｔ)符号を使用して多様な符号化率を有する符号を構成しなければならない。すなわち、ＨＡＲＱ方式を使用する場合に、ソフトコンバイニング(ｓｏｆｔ ｃｏｍｂｉｎｉｎｇ)方式を使用して効率を増加させる。このソフトコンバイニング方式は、ＣＣ(Ｃｈａｓｅ Ｃｏｍｂｉｎｉｎｇ)方式とＩＲ(Ｉｎｃｒｅｍｅｎｔａｌ Ｒｅｄｕｎｄａｎｃｙ)方式などに分類される。ＣＣ方式を使用する場合に、送信側は初期伝送(ｉｎｉｔｉａｌ ｔｒａｎｓｍｉｓｓｉｏｎ）と再伝送の際に同一のフォーマットのデータを用いる。すなわち、ＣＣ方式を使用する場合に、初期伝送時にｍ個のシンボルが一つの符号化ブロック(ｃｏｄｅｄ ｂｌｏｃｋ)に伝送されると、再伝送時にも同一のｍ個のシンボルが一つのコーディングブロックに伝送される。ここで、“符号化ブロック”は、一つの伝送時区間(Ｔｒａｎｓｍｉｓｓｉｏｎ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ：以下、“ＴＴＩ”とする)で伝送されるユーザーデータを示す。すなわち、ＣＣ方式を使用する場合に、初期伝送時と再伝送時に同一の符号化率が適用される。すると、受信側は、初期伝送された符号化ブロックと再伝送された符号化ブロックをソフトコンバイニングし、このソフトコンバイニングされた符号化ブロックを用いてＣＲＣ(Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ)演算を遂行し、ＣＲＣ演算の遂行結果により誤り発生可否を確認する。
一方、ＩＲ方式を使用する場合に、送信側は初期伝送時と再伝送時に相互に異なるフォーマットのデータを用いる。一例として、ｎビットのユーザーデータ(ｕｓｅｒ ｄａｔａ)がチャンネル符号化を経てｍ個のシンボルに生成されると、送信側は初期伝送時にこのｍ個のシンボルのうち一部のシンボルのみを伝送し、再伝送時にｍ個のシンボルのうち初期伝送時に伝送したシンボルを除いた残りのシンボルを順次に伝送する。すなわち、ＩＲ方式を使用する場合に、初期伝送時と再伝送時の符号化率が相互に異なる。受信側は、初期伝送された符号化ブロックの後部分に再伝送符号化ブロックを連接して符号化率の高い符号化ブロックを構成した後に、誤り訂正(ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）を遂行する。ＩＲ方式を使用する場合に、初期伝送時に伝送される符号化ブロックと再伝送時に伝送される符号化ブロックはバージョン番号(ｖｅｒｓｉｏｎ ｎｕｍｂｅｒ）に区分する。一例として、初期伝送時に伝送された符号化ブロックのバージョン番号として１が、次の再伝送時の符号化ブロックのバージョン番号として２が、その次の再伝送時の符号化ブロックのバージョン番号として３が割り当てられ、受信側はバージョン番号を用いて初期伝送された符号化ブロックと再伝送された符号化ブロックをソフトコンバイニングすることができる。
次に、ＡＭＣ方式は、各チャンネルのチャンネル応答特性により各チャンネルに適用される変調方式及び符号化方式を適応的に調整する方式である。ここで、“符号化方式(ｃｏｄｉｎｇ ｓｃｈｅｍｅ)”は、例えば、符号化率を調整する方式である。ＡＭＣ方式は、複数の変調方式と複数のコーディング方式を有し、これら変調方式と符号化方式とを組み合わせて信号を変調及び符号化する。通常に、変調方式と符号化方式の組合せの各々を変調及び符号化方式(Ｍｏｄｕｌａｔｉｏｎ ａｎｄ Ｃｏｄｉｎｇ Ｓｃｈｅｍｅ：以下、“ＭＣＳ”とする)と呼ばれ、このＭＣＳの数によりレベル１からレベルＮまでの複数のＭＣＳを定義することができる。つまり、ＡＭＣ方式は、送信側、一例として基地局(Ｂａｓｅ Ｓｔａｔｉｏｎ：ＢＳ)と加入者端末機(Ｓｕｂｓｃｒｉｂｅｒ Ｓｔａｔｉｏｎ：ＳＳ)のチャンネル応答特性によりＭＣＳのレベルを適応的に決定してシステムの効率を向上させる方式である。
上記に説明したように、ＨＡＲＱ方式及びＡＭＣ方式を使用する場合には多様な符号化率を支援できなければならない。しかしながら、上記したように、ＬＤＰＣ符号の場合に符号化率の面で制限が存在してＨＡＲＱ方式及びＡＭＣ方式を使用するのに難しさがあった。したがって、ＬＤＰＣ符号を使用して多様な符号化率が支援可能なチャンネル符号化/復号化方案に対する必要性が求められている。
したがって、上記のような従来の問題点を解決するために、本発明の目的は、並列連接ＬＤＰＣ符号を用いるチャンネル符号化/復号化装置及び方法を提供することにある。
本発明の他の目的は、符号化率の可変が可能な、並列連接ＬＤＰＣ符号を用いるチャンネル符号化/復号化装置及び方法を提供することにある。
また、本発明の目的は、並列連接ＬＤＰＣ符号の性能を向上させるためのチャンネル符号化装置のインタリービング装置及び方法を提供することにある。
上記の目的を達成するために、本発明は、並列連接低密度パリティ検査(Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：ＬＤＰＣ)符号を用いるチャンネル符号化装置であって、情報語ビットが入力されると、前記情報語ビットに対応して第１のコンポーネントＬＤＰＣ符号を生成する第１のＬＤＰＣエンコーダと、前記情報語ビットを予め定められているインタリービング規則によりインタリービングするインタリーバと、前記インタリービングされた情報語ビットに対応して第２のコンポーネントＬＤＰＣ符号を生成する第２のＬＤＰＣエンコーダと、予め定められている符号化率に対応して前記情報語ビットと、前記第１のコンポーネントＬＤＰＣ符号と、前記第２のコンポーネントＬＤＰＣ符号を組み合わせて出力するように制御する制御器とを含むことを特徴とする。
また、本発明は、並列連接低密度パリティ検査(Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：ＬＤＰＣ)符号を用いるチャンネル符号化方法であって、情報語ビットが入力されると、前記情報語ビットに対応して第１のコンポーネントＬＤＰＣ符号を生成する段階と、前記情報語ビットを予め定められているインタリービング規則によりインタリービングする段階と、前記インタリービングされた情報語ビットに対応して第２のコンポーネントＬＤＰＣ符号を生成する段階と、予め定められている符号化率に対応して前記情報語ビットと、前記第１のコンポーネントＬＤＰＣ符号と、第２のコンポーネントＬＤＰＣ符号を組み合わせて送信する段階とを有することを特徴とする。
本発明は、情報語ビットと、前記情報語ビットに対応する第１のパリティビット及び第２のパリティビットで構成された並列連接低密度パリティ検査(ＬＤＰＣ)符号を用いるチャンネル復号化装置であって、受信信号が入力されると、以前復号過程で第２のＬＤＰＣデコーダから出力されたアップデート情報と、前記受信信号の情報語ビットと第１のパリティビットを入力して第１のコンポーネントＬＤＰＣ符号として復号化する第１のＬＤＰＣデコーダと、前記第１のＬＤＰＣデコーダから出力された信号から前記アップデート情報を減算する第１の排他的論理和(ＸＯＲ)演算器と、前記第１のＸＯＲ演算器から出力された信号を入力して予め定められているインタリービング規則によりインタリービングするインタリーバと、前記インタリーバから出力された信号を入力して第２のコンポーネントＬＤＰＣ符号として復号する第２のＬＤＰＣデコーダと、前記第２のＬＤＰＣデコーダから出力された信号から前記インタリーバから出力される信号を減算する第２のＸＯＲ演算器と、前記第２のＸＯＲ演算器から出力された信号を入力し、前記インタリービング規則に対応するデインタリービング規則によりデインタリービングして前記第１のＬＤＰＣデコーダ及び前記第１のＸＯＲ演算器に出力するデインタリーバと、前記インタリービング方式及びデインタリービング方式を制御する制御器と、予め定められている符号化率に対応して前記第１のＬＤＰＣデコーダの出力或いは前記第２のＬＤＰＣデコーダの出力を最終復号化ビットとして出力するように制御する符号化率制御器とを含むことを特徴とする。
さらに本発明は、情報語ビットと、前記情報語ビットに対応する第１のパリティビット及び第２のパリティビットで構成された並列連接低密度パリティ検査(ＬＤＰＣ)符号を用いるチャンネル復号化方法であって、受信信号が入力されると、以前復号過程で生成されたアップデート情報と、前記受信信号の情報語ビットと第１のパリティビットを入力して第１のコンポーネントＬＤＰＣ符号として復号化する段階と、前記第１のコンポーネントＬＤＰＣ符号から前記アップデート情報を減算する段階と、前記第１のコンポーネントＬＤＰＣ符号から前記アップデート情報を減算した信号を入力して予め定められているインタリービング規則によりインタリービングする段階と、前記インタリービングされた信号を入力して第２のコンポーネントＬＤＰＣ符号として復号化する段階と、前記第２のコンポーネントＬＤＰＣ符号から前記インタリービングされた信号を減算する段階と、前記第２のコンポーネントＬＤＰＣ符号から前記インタリービングされた信号を減算した信号を入力し、前記インタリービング規則に対応するデインタリービング規則によりデインタリービングする段階と、予め定められている符号化率に対応して前記第１のコンポーネントＬＤＰＣ符号或いは第２のコンポーネントＬＤＰＣ符号を最終復号化ビットとして出力する段階とを有することを特徴とする。
本発明は、並列連接ＬＤＰＣ符号を用いて符号化率の制限がないデータ送受信を可能にする利点を有する。特に、本発明は、この並列連接ＬＤＰＣ符号を生成することにおいて、性能を左右する重要な要素であるインタリーバ設計規則を提案することによって並列連接ＬＤＰＣ符号の性能を極大化させることができる効果を有する。
以下、本発明の望ましい実施形態を添付の図面を参照して詳細に説明する。
下記に、本発明に関連した公知の機能又は構成に関する具体的な説明が、本発明の要旨を不明にすると判断された場合に、その詳細な説明を省略する。
本発明は、多様な符号化率(ｃｏｄｉｎｇ ｒａｔｅ)が支援可能な並列連接(ｐａｒａｌｌｅｌ ｃｏｎｃａｔｅｎａｔｉｏｎ)低密度パリティ検査(Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：以下、“ＬＤＰＣ”とする)符号を用いてチャンネル信号を符号化/復号化する装置及び方法を提案する。従来の技術部分で説明したように、高速の大容量データを信頼性よく送受信するために提案された多様な方式、すなわち複合自動再伝送要求(Ｈｙｂｒｉｄ Ａｕｔｏｍａｔｉｃ Ｒｅｔｒａｎｓｍｉｓｓｉｏｎ Ｒｅｑｕｅｓｔ：以下、“ＨＡＲＱ”とする)方式と、適応的変調及び符号化(Ａｄａｐｔｉｖｅ Ｍｏｄｕｌａｔｉｏｎ ａｎｄ Ｃｏｄｉｎｇ：以下、“ＡＭＣ”とする)方式のような方式を使用する場合には、多様な符号化率を支援できなければならない。したがって、本発明では可変符号化率を支援する、並列連接ＬＤＰＣ符号を使用するチャンネル符号化/復号化する装置及び方法を提案する。また、並列連接ＬＤＰＣ符号の性能を最大化するために、本発明では並列連接ＬＤＰＣ符号を構成するコンポーネント(ｃｏｍｐｏｎｅｎｔ)ＬＤＰＣ符号間のインタリービング(ｉｎｔｅｒｌｅａｖｉｎｇ)規則を提案する。
図３は、本発明の実施形態により並列連接ＬＤＰＣ符号を用いるチャンネル符号化装置の内部構造を示す図である。図３を参照すると、チャンネル符号化装置は、制御器３１１と、インタリーバ(ｉｎｔｅｒｌｅａｖｅｒ)３１３と、ＬＤＰＣエンコーダ３１５、３１７とから構成される。すなわち、本発明で提案するチャンネル符号化装置は、ターボ符号の並列連接構造と同様にＬＤＰＣ符号を並列連接する構造で使用することによって符号化率を可変させる。一般的に、ターボ符号の性能を決定する一番大きな２つの要因は、いずれの畳み込み符号(ｃｏｎｖｏｌｕｔｉｏｎａｌ ｃｏｄｅ)をコンポーネント符号(ｃｏｍｐｏｎｅｎｔ ｃｏｄｅ）に設定するかと、コンポーネント符号間に接続するインタリーバをどのように設計するかということである。ここで、インタリーバは、順列関数(ｐｅｒｍｕｔａｔｉｏｎ ｆｕｎｃｔｉｏｎ）の機能、すなわち一つのコンポーネント符号の特定情報語ビット(ｉｎｆｏｒｍａｔｉｏｎ ｂｉｔ)を他のコンポーネント符号のいずれの情報語ビットに対応させるかを決定する機能を遂行する。ターボ符号を用いるチャンネル符号化装置でインタリーバを間違えて設計した場合に、非常に短い自由距離(ｆｒｅｅ ｄｉｓｔａｎｃｅ)を有する符号が発生する可能性があって、符号の性能に悪影響を及ぼすようになる。一般的に、性能の良いコンポーネント符号を検索することは、数学的に容易に解決することができる。しかしながら、このインタリーバの設計の際に、数学的な接近が容易でなく、同時にインタリーバを間違えて設計した場合に、単純なランダムインタリーバを用いる場合よりもよくない性能を有するターボ符号が生成されることもできる。
ターボ符号と同様に並列連接ＬＤＰＣ符号を構成することにおいても、インタリーバ３１３を設計することがＬＤＰＣ符号の性能を決定する重要な要因として作用する。もちろん、ターボ符号と同様に、コンポーネント符号として用いられるＬＤＰＣ符号をどのように生成するかということも符号の性能を決定する重要な要因として作用する。まず、情報語ビットｕｋが入力されると、ＬＤＰＣエンコーダ３１５、インタリーバ３１３、及び出力端に伝送される。ＬＤＰＣエンコーダ３１５は、入力された情報語ビットｕｋに対応して第１のパリティビットｐ１を生成した後に出力する。ＬＤＰＣエンコーダ３１５が情報語ビットｕｋに対応して第１のパリティビットｐ１を生成する過程は、本発明と直接的な関連がないため、ここではその詳細な説明を省略する。また、インタリーバ３１３は、情報語ビットｕｋを入力して予め定められている順列関数に対応してインタリービングした後にＬＤＰＣエンコーダ３１７に出力する。ＬＤＰＣエンコーダ３１７は、インタリーバ３１３から出力された信号を入力して第２のパリティビットｐ２を生成した後に出力する。ＬＤＰＣエンコーダ３１７がインタリーバ３１３から出力された信号を入力して第２のパリティビットｐ２を生成する過程は、本発明と直接的な関連がないため、ここではその詳細な説明を省略する。インタリーバ３１３の動作について下記に説明するため、ここではその詳細な説明を省略する。
制御器３１１は、チャンネル状態により出力を制御する。例えば、制御器３１１は、チャンネル状態が比較的良好な場合に、情報語ビットｕｋと第１のパリティビットｐ１のみを送信するように制御し、チャンネル状態が比較的良くない場合には、情報語ビットｕｋと第１のパリティビットｐ１だけでなく第２のパリティビットｐ２まで送信するように制御する。このように、制御器３１１は、送信するビットの数を制御することによって結果的に符号化率を制御することができる。ここで、一例として、チャンネル状態による符号化率の制御のみを説明したが、上記に説明したように、ＨＡＲＱ方式を適用することによる符号化率の制御も可能であることはもちろんである。
一方、図３に示したように、並列連接ＬＤＰＣ符号は、パリティ検査行列(ｐａｒｉｔｙ ｃｈｅｃｋ ｍａｔｒｉｘ）を有する１個のＬＤＰＣ符号と見なすことができる。すると、図４を参照して図３で説明したような並列連接ＬＤＰＣ符号を１個のＬＤＰＣ符号と見なす場合のパリティ検査行列について説明する。
図４は、図３の並列連接ＬＤＰＣ符号を１個のＬＤＰＣ符号と見なす場合のパリティ検査行列を示す図である。図４を説明するに先立ち、図３に示すように、並列連接ＬＤＰＣ符号は、ＬＤＰＣエンコーダ３１５から出力されるＬＤＰＣ符号と、ＬＤＰＣエンコーダ３１７から出力されるＬＤＰＣ符号を相互に異なるコンポーネント符号と見なして受信側で直列復号化するため、１個のＬＤＰＣ符号を復号化する場合と比較するときに、その復号化性能において相異なることはもちろんである。並列連接ＬＤＰＣ符号を復号化する場合とＬＤＰＣ符号を復号化する場合の復号化動作の相違点は下記に説明するため、ここではその詳細な説明を省略する。
図４を参照すると、図３の最初のコンポーネント符号であるＬＤＰＣエンコーダ３１５から出力するＬＤＰＣ符号は、図４に示しているパリティ検査行列ＨのＨ１４１１とＰ１４１３で表現可能である。このとき、第２のコンポーネント符号であるＬＤＰＣエンコーダ３１７から出力されるＬＤＰＣ符号のパリティを０ ４１５にパディング(ｐａｄｄｉｎｇ)する。ここで、ＬＤＰＣエンコーダ３１５から出力するＬＤＰＣ符号を“第１のコンポーネントＬＤＰＣ符号”と呼ばれ、ＬＤＰＣエンコーダ３１７から出力するＬＤＰＣ符号を“第２のコンポーネントＬＤＰＣ符号”と呼ばれる。また、Ｈ１４１１は第１のコンポーネントＬＤＰＣ符号の情報語部分(ｉｎｆｏｒｍａｔｉｏｎ ｐａｒｔ)に対応する部分行列で、Ｐ１４１３と０ ４１５は、第１のコンポーネントＬＤＰＣ符号のパリティ部分に対応する部分行列である。特に、本発明の実施形態では、Ｐ１４１３のみを第１のコンポーネントＬＤＰＣ符号のパリティ部分に対応する。同様に、第２のコンポーネント符号であるＬＤＰＣエンコーダ３１７から出力されるＬＤＰＣ符号は、パリティ検査行列ＨのＨ２４２１とＰ２４２５で表現可能である。このとき、最初のコンポーネント符号であるＬＤＰＣエンコーダ３１５から出力されるＬＤＰＣ符号のパリティを０ ４２３にパディングする。ここで、Ｈ２４２１は、第２のコンポーネントＬＤＰＣ符号の情報語部分に対応する部分行列で、０ ４２３とＰ２４２５は、第２のコンポーネントＬＤＰＣ符号のパリティ部分に対応する部分行列である。特に、本発明の実施形態ではＰ２４２５のみが第２のコンポーネントＬＤＰＣ符号のパリティ部分に対応する。
一方、上記に説明したように、インタリーバ３１３は、予め定められている順列関数によりインタリービング動作を遂行するため、Ｈ２＝π１Ｈ１の関係が成立する。また、第１のコンポーネントＬＤＰＣ符号と第２のコンポーネントＬＤＰＣ符号を必ず同一に使用する必要はないが、受信側のチャンネル復号化器の複雑度を考慮するときに同一に使用することが望ましい。したがって、図４ではＰ１とＰ２が同一であると仮定する。
図５は、同一のＬＤＰＣ符号をコンポーネント符号として用いる並列連接ＬＤＰＣ符号のファクターグラフを示す図である。図５を参照すると、参照番号５１０は第１のコンポーネントＬＤＰＣ符号の検査ノードを示し、参照番号５２０は第１のコンポーネントＬＤＰＣ符号のファクターグラフ構造を示す順列関数π２を示し、参照番号５３０は第１のコンポーネントＬＤＰＣ符号の情報語ビットｕｋを示し、参照番号５４０は第１のコンポーネントＬＤＰＣ符号の第１のパリティビットｐ１を示す。ここで、第１のコンポーネントＬＤＰＣ符号のファクターグラフ構造を示す順列関数π２５２０は、検査ノードと変数ノード(ｖａｒｉａｂｌｅ ｎｏｄｅ)が接続される方法を示し、順列関数π２５２０が決定されると第１のコンポーネントＬＤＰＣ符号のパリティ検査行列を生成することができる。ここで、順列関数π２５２０をどのように選択するかにしたがって第１のコンポーネントＬＤＰＣ符号のファクターグラフのサイクル構造が変化するため、順列関数π２５２０を設計することはＬＤＰＣ符号の性能を決定する非常に重要な要因として作用する。ここで、性能が優れたＬＤＰＣ符号を生成するための順列関数π２５２０の設計は、本発明と直接的な関連がないため、ここではその詳細な説明を省略する。
また、参照番号５５０は図３のインタリーバ３１３の順列関数π１を示し、参照番号５６０は第２のコンポーネントＬＤＰＣ符号の第２のパリティビットｐ２を示し、参照番号５７０は第２のコンポーネントＬＤＰＣ符号のファクターグラフ構造を示す順列関数π２を示し、参照番号５８０は第２のコンポーネントＬＤＰＣ符号の検査ノードを示す。図３で、ＬＤＰＣエンコーダ３１５とＬＤＰＣエンコーダ３１５は同一のエンコーダであると仮定したため、第２のコンポーネントＬＤＰＣ符号のファクターグラフ構造を示す順列関数も第１のコンポーネントＬＤＰＣ符号のファクターグラフ構造を示す順列関数π２と同一になる。
図５に示すように、並列連接ＬＤＰＣ符号のファクターグラフは但し２個のコンポーネントＬＤＰＣ符号が情報語ビット間にインタリーバを通じて接続される形態となる。したがって、反復復号化の際に第１のコンポーネントＬＤＰＣ符号に該当する部分をまず復号化し、第１のコンポーネントＬＤＰＣ符号の情報語ビット部分に該当する変数ノードの値をインタリーバを通じて伝送すると、第２のコンポーネントＬＤＰＣ符号に該当する部分を復号化する直列復号化方式で復号化を進行可能になる。
一方、上記したように、ＨＡＲＱ方式及びＡＭＣ方式を使用する通信システムで並列連接ＬＤＰＣ符号を用いる方式について具体的に説明すると、次のようである。
まず、無線通信システムで基地局や加入者端末機の電力は限定されたリソースであるため、通信上の誤り発生を防止するために最大送信電力で信号を送信することは不可能である。このように限定された電力を使用して効率的な通信を遂行するために導入された方式が、ＨＡＲＱ方式及びＡＭＣ方式である。上記に説明したように、ＨＡＲＱ方式を使用する通信システムでは誤りが発生したデータに対して多様な符号化率を有するチャンネルエンコーダを用いて誤りが発生したデータをチャンネル環境に対応するように再伝送する。
上記に説明したように、並列連接ＬＤＰＣ符号を用いる場合に、いずれのコンポーネントＬＤＰＣ符号を選択するか、いくつのコンポーネントＬＤＰＣ符号を連接させるかによって符号化率を多様に可変させることができる。符号化率を可変させることができる並列連接ＬＤＰＣ符号は、ＨＡＲＱ方式を使用する通信システムに非常に適合した符号となる。また、上記したように、並列連接ＬＤＰＣ符号はコンポーネントＬＤＰＣ符号を選択する方法と、いくつのコンポーネントＬＤＰＣ符号を連接させるか、だけでなくコンポーネントＬＤＰＣ符号を生成するＬＤＰＣエンコーダ間に接続されるインタリーバを設計する方法によってその性能が大きく左右される。したがって、本発明ではインタリーバを設計する規則を提案する。
上記に説明したように、ＬＤＰＣ符号のファクターグラフで短い長さのサイクルは、ＬＤＰＣ符号性能の劣化の主要な要因として作用するようになる。その理由は、長さが短いサイクルに属している任意のノードで出発した情報が少ない反復回数後に再び戻るようになり、この反復回数が増加するほどその情報が継続して戻ってくるようになり、それによって、情報アップデート(ｕｐｄａｔｅ)が正しく遂行されないためである。したがって、できるだけＬＤＰＣ符号のファクターグラフ上のサイクルの長さを増加させ、長さが短いサイクルの個数を最小化させることでＬＤＰＣ符号の性能を向上させることができる。
また、変数ノードの次数が大きいほど、検査ノードの次数は小さいほどＬＤＰＣ符号の性能を向上させることができる。一般的に、次数が大きい変数ノードが信頼度(ｒｅｌｉａｂｉｌｉｔｙ)が高い。これは、次数の大きい変数ノードに該当する符号語のビットが誤りが発生する確率が低いということを示す。その反対に、次数が小さい変数ノードは、次数の大きい変数ノードと比較すると、次数の小さい変数ノードに該当する符号語のビットが相対的に誤りの発生確率が高い。
したがって、本発明ではＬＤＰＣ符号のサイクルとノードの次数に関する特性を考慮して並列連接ＬＤＰＣ符号のインタリーバ設計規則を提案する。
＜並列連接ＬＤＰＣ符号のインタリーバ設計規則＞
第１の規則：低い信頼度の小さい次数を有する変数ノードを大きい次数を有する変数ノードにマッピング(ｍａｐｐｉｎｇ)させる。
第２の規則：平均サイクルの長さが短い変数ノードを平均サイクルの長さが長い変数ノードにマッピングさせる。ここで、“平均サイクル”は変数ノードが属しているすべてのサイクルの長さを加算し、その次数で割る値を示す。
第３の規則:長さの短い一つのサイクルを構成する変数ノードはインタリービングした後に各々異なるサイクルに含まれるように、すなわち同じサイクルに含まれないようにする。
１）第１の規則の詳細説明
第１のコンポーネントＬＤＰＣ符号で低い次数の変数ノードを第２のコンポーネントＬＤＰＣ符号の高い次数を有する変数ノードにマッピングさせる。それによって、第１のコンポーネントＬＤＰＣ符号で誤りが発生する確率が高い変数ノードの信頼度を高めることができる。また、第２のコンポーネントＬＤＰＣ符号で低い次数を有する変数ノードは、第１のコンポーネントＬＤＰＣ符号の高い次数を有する変数ノードにマッピングさせるようになる。
２）第２の規則の詳細説明
実際の通信システムでは、第２の規則を適用するためにすべてのコンポーネントＬＤＰＣ符号のすべてのサイクルを計算する必要はない。したがって、第２の規則を適用するために短い長さのサイクル(例えば、長さが１０以下のサイクル)のみを求めるとよく、長さの短いサイクルが多い変数ノードを短い長さのサイクルがない変数ノードにマッピングさせる。
３）第３の規則の詳細説明
上記したように、短い長さのサイクルに接続されている変数ノードは低い信頼度を有する。したがって、第３の規則では、変数ノードの信頼度を向上させるために変数ノードが相互に異なるサイクルに含まれるようにし、それによって各変数ノードの依存度(ｄｅｐｅｎｄｅｎｃｙ)を低減させるようになる。このとき、できるだけ平均サイクルの長さが長いノードと対応させる。
一方、第１の規則〜第３の規則と共に考慮すべきことは、パリティ検査行列の次数分布である。並列連接ＬＤＰＣ符号のパリティ検査行列は、図４に示したように一つの大きなＬＤＰＣ符号のパリティ検査行列の形態を有することがわかる。したがって、インタリーバを用いて２個のコンポーネントＬＤＰＣ符号を対応させるときに、全体パリティ検査行列の最適の次数分布を合わせることが良い。全体パリティ検査行列の最適の次数分布を合わせるという問題は、Ｒｉｃｈａｒｄｓｏｎらにより提案されたマルチエッジ(ｍｕｌｔｉ-ｅｄｇｅ)型のＬＤＰＣ符号の密度進化(ｄｅｎｓｉｔｙ ｅｖｏｌｕｔｉｏｎ)方式を使用すればよい。ここで、密度進化方式は本発明と直接的な関連がないため、その具体的な説明を省略する。
図６は、本発明の実施形態での機能を遂行する並列連接ＬＤＰＣ符号の復号化装置の内部構造を示す図である。図６を参照すると、並列連接ＬＤＰＣ符号の復号化装置は、第１のコンポーネントＬＤＰＣデコーダ６００と、排他的論理和(ＸＯＲ)演算器６２１と、符号化率制御器６２３と、インタリーバ６２５と、制御器６２７と、メモリ６２９と、デインタリーバ(ｄｅ-ｉｎｔｅｒｌｅａｖｅｒ)６３１と、ＸＯＲ演算器６３３と、第２のコンポーネントＬＤＰＣデコーダ６５０と、硬判定器(ｈａｒｄ-ｄｅｃｉｄｅｒ)６６０とを含む。第１のコンポーネントＬＤＰＣデコーダ６００は第１のＬＤＰＣデコーダ６１１で構成され、第２のコンポーネントＬＤＰＣデコーダ６５０は第２のＬＤＰＣデコーダ６５１、スイッチ６５３で構成される。
まず、無線チャンネルを通じて受信される受信信号のうち、情報語ビットｕｋと第１のパリティビットｐ１は、第１のコンポーネントＬＤＰＣデコーダ６００の第１のＬＤＰＣデコーダ６１１に入力される。このとき、第２のＬＤＰＣデコーダ６５１から出力された以前復号化時のアップデートされた情報も第１のＬＤＰＣデコーダ６１１に入力される。ここで、復号化過程が最初の復号化過程である場合に、アップデートされた情報が存在しないため、情報語ビットｕｋと第１のパリティビットｐ１のみを第１のＬＤＰＣデコーダ６１１に入力される。第１のＬＤＰＣデコーダ６１１は、入力された情報語ビットｕｋと第１のパリティビットｐ１及び第２のＬＤＰＣデコーダ６５１から出力された以前復号時のアップデートされた情報で復号動作を遂行した後に、ＸＯＲ演算器６２１及び符号化率制御器６２３に出力する。
ＸＯＲ演算器６２１は、第１のＬＤＰＣデコーダ６１１から出力された信号から、第２のＬＤＰＣデコーダ６５１から出力された以前復号時のアップデートされた情報を減算した後にインタリーバ６２５に出力する。一方、制御器６２７は、メモリ６２９に予め貯蔵されている順列関数を読み出してインタリーバ６２５とデインタリーバ６３１に出力する。それによって、インタリーバ６２５とデインタリーバ６３１が順列関数に対応してインタリービング動作及びデインタリービング動作を遂行するように制御する。インタリーバ６２５は、ＸＯＲ演算器６２１から出力された信号を入力して順列関数に対応してインタリービングした後に、第２のコンポーネントＬＤＰＣデコーダ６５０の第２のＬＤＰＣデコーダ６５１とＸＯＲ演算器６３３に出力する。
第２のＬＤＰＣデコーダ６５１は、インタリーバ６２５から出力された信号を入力して復号化動作を遂行した後にスイッチ６５３に出力する。ここで、第２のＬＤＰＣデコーダ６５１は、情報語ビットｕｋと第２のパリティビットｐ２のみを入力する。スイッチ６５３は、予め定められた設定回数の反復復号化動作が完了した後に、スイッチングオン(ｓｗｉｔｃｈｉｎｇ ｏｎ)され、第２のＬＤＰＣデコーダ６５１から出力された信号を硬判定器６６０に入力させる。ここで、スイッチ６５３は、上記に説明したように、設定回数の反復復号化動作が完了した後に第２のＬＤＰＣデコーダ６５１と硬判定器６６０が接続されるようにスイッチングオンとなる。一方、スイッチ６５３は、反復復号化動作が完了する度に第２のＬＤＰＣデコーダ６５１と硬判定器６６０が接続されるようにスイッチングオンとなる。スイッチ６５３が、反復復号化動作が完了する度にスイッチングオンとなる場合に、パリティ検査を遂行して反復復号化の終了基準として使用されることも可能である。一方、符号化率制御器６２３は、符号化率により２個のＬＤＰＣデコーダ、すなわち第１のＬＤＰＣデコーダ６１１と第２のＬＤＰＣデコーダ６５１を共に使用するか、或いは第１のＬＤＰＣデコーダ６１１と第２のＬＤＰＣデコーダ６５１のうちのいずれか一つのみを使用するかを決定する。ここで、符号化率制御器６２３は、チャンネル復号化装置に対応するチャンネル符号化装置で適用した符号化率に対応して第１のＬＤＰＣデコーダ６１１と第２のＬＤＰＣデコーダ６５１をすべて使用するか、或いは第１のＬＤＰＣデコーダ６１１と第２のＬＤＰＣデコーダ６５１のうちのいずれか一つのみを使用するかを決定する。
図６では、本発明の実施形態での機能を遂行する並列連接ＬＤＰＣ符号の復号化装置の内部構造について説明する。次に、図７を参照して第１の規則に基づいたインタリーバの設計規則について説明する。
図７は、本発明の実施形態により第１の規則に基づいたインタリーバ設計規則を概略的に示す図である。図７の説明に先立ち、並列連接ＬＤＰＣ符号のパリティ検査行列を‘Ｈ’であると定義する場合に、並列連接ＬＤＰＣ符号のパリティ検査行列Ｈは、Ｈ=[Ｍ|Ｐ]で示す。ここで、Ｍは情報語ビットに対応する部分を示し、Ｐはパリティビットに対応する部分を示す。図７において、Ｍは第１のコンポーネントＬＤＰＣ符号のパリティ検査行列の情報語ビットに対応する部分を示し、Ｍ’は第２のコンポーネントＬＤＰＣ符号のパリティ検査行列の情報語ビットに対応する部分を示す。このとき、第１のコンポーネントＬＤＰＣ符号のパリティ検査行列の情報語ビットに対応する部分Ｍと、第２のコンポーネントＬＤＰＣ符号のパリティ検査行列の情報語ビットに対応する部分Ｍ’は、下記の＜式１＞のような関係を有する。
Figure 0004291372
＜式１＞で、πは、第１のコンポーネントＬＤＰＣ符号を生成する第１のＬＤＰＣエンコーダと第２のコンポーネントＬＤＰＣ符号を生成する第２のＬＤＰＣエンコーダとの間に接続されているインタリーバに該当する順列関数を示す。すなわち、図３で説明したように、πは、第１のＬＤＰＣエンコーダ３１５と第２のＬＤＰＣエンコーダ３１７との間に接続されているインタリーバ３１３の順列関数を示す。図７に示す第１のコンポーネントＬＤＰＣ符号のパリティ検査行列の情報語ビットに対応する部分Ｍは、列のウェイト(ｗｅｉｇｈｔ)により昇順(ａｓｃｅｎｄｉｎｇ ｏｒｄｅｒ)に列が配列され、第２のコンポーネントＬＤＰＣ符号のパリティ検査行列の情報語ビットに対応する部分Ｍ’は列の重さにより第１のコンポーネントＬＤＰＣ符号のパリティ検査行列の情報語ビットに対応する部分Ｍを降順(ｄｅｓｃｅｎｄｉｎｇ ｏｒｄｅｒ)に再配列する形態を有する。ここで、‘ウェイト’は、０でない(ｎｏｎ-ｚｅｒｏ)エレメントの個数を示す。この場合、順列関数πは下記の＜式２＞のように示すことができる。
Figure 0004291372
すなわち、第１のＬＤＰＣエンコーダ３１５に入力されるビットは正反対の順序を有するように再整列され、第２のＬＤＰＣエンコーダ３１７に入力される。このようにして、低い信頼度を有するウェイトが小さいビットを高い信頼度を有する大きいビットに対応させる効果がある。もちろん、図７に示したように、特定の規則を有するように順列関数πを生成することが可能であるが、列のウェイトによりランダムに順列関数πを生成することも可能であることはもちろんである。
図８は、本発明の実施形態により第２の規則及び第３の規則に基づいたインタリーバ設計規則を概略的に示す図である。図８を参照すると、参照番号８００は第１のコンポーネントＬＤＰＣ符号のファクターグラフの一部分を示し、参照番号８５０は第１のコンポーネントＬＤＰＣ符号をインタリービングした後の第２のコンポーネントＬＤＰＣ符号のファクターグラフの一部分を示す。図８で、円形のノード、すなわちｖ１〜ｖ７は変数ノードを示し、四角形のノード、すなわちｃ１〜ｃ６は検査ノードを示す。
第１のコンポーネントＬＤＰＣ符号のファクターグラフ８００で変数ノードｖ１，ｖ２，ｖ３は、サイクル４の最小サイクルを有する。したがって、変数ノードｖ１，ｖ２，ｖ３は、できるだけ長いサイクルにマッピングさせることが重要である。図８に示すように、第１のコンポーネントＬＤＰＣ符号のファクターグラフ８００で外部に省略された部分が長いサイクル構造であると仮定すると、変数ノードｖ１，ｖ２，ｖ３を第１のコンポーネントＬＤＰＣ符号のファクターグラフ８００の外部に省略された部分に対応させて平均サイクルの長さを増加させる。このとき、＜並列連接ＬＤＰＣ符号のインタリーバ設計規則＞の第２及び第３の規則を同時に考慮するためには、同一の短いサイクルに連結されている変数ノードｖ１，ｖ２を同じサイクル内に含まれないうにマッピングさせなければならない。もちろん、変数ノードｖ２，ｖ３に対しても同じサイクルに含まれないように対応させなければならない。
一方、図８では比較的小さいサイズのファクターグラフを一例として＜並列連接ＬＤＰＣ符号のインタリーバ設計規則＞の第２の規則及び第３の規則に基づいたインタリーバ設計規則を説明した。しかしながら、実際に、同じサイクルに含まれている変数ノードはできるだけ遠く離れるように対応させることによって、並列連接ＬＤＰＣ符号を反復復号する場合に、各々独立された情報を獲得することが可能にする。また、短い長さのサイクルをすべて考慮する場合に、並列連接ＬＤＰＣ符号の性能を最適化させるが、短いサイクルをすべて考慮する場合に、インタリーバ設計は非常に複雑になる。したがって、実際の通信システムではサイクル４とサイクル６に含まれる変数ノードのみに対して考慮しても性能が大きく向上するようになる。
以上、本発明の具体的な実施形態に関して詳細に説明したが、本発明の範囲を外れない限り、様々な変形が可能であることは、当該技術分野における通常の知識を持つ者には自明なことであろう。したがって、本発明の範囲は、上述した実施形態に限定されるものではなく、特許請求の範囲及びこの特許請求の範囲と均等なものに基づいて定められるべきである。
一般的な(８，２，４)ＬＤＰＣ符号のパリティ検査行列を示す図である。 図１の(８，２，４)ＬＤＰＣ符号のファクターグラフを示す図である。 本発明の実施形態により並列連接ＬＤＰＣ符号を使用するチャンネル符号化装置の内部構造を示す図である。 図３の並列連接ＬＤＰＣ符号を１個のＬＤＰＣ符号であると見なす場合のパリティ検査行列を示す図である。 同一のＬＤＰＣ符号をコンポーネント符号として使用する並列連接ＬＤＰＣ符号のファクターグラフを示す図である。 本発明の実施形態での機能を遂行する並列連接ＬＤＰＣ符号の復号化装置の内部構造を示す図である。 本発明の実施形態により第１の規則に基づいたインタリーバ設計規則を概略的に示す図である。 本発明の実施形態により第２の規則及び第３の規則に基づいたインタリーバ設計規則を概略的に示す図である。
符号の説明
６００ 第１のコンポーネントＬＤＰＣデコーダ
６２１ 排他的論理和(ＸＯＲ)演算器
６２３ 符号化率制御器
６２５ インタリーバ
６２７ 制御器
６２９ メモリ
６３１ デインタリーバ(ｄｅ-ｉｎｔｅｒｌｅａｖｅｒ)
６３３ ＸＯＲ演算器
６５０ 第２のコンポーネントＬＤＰＣデコーダ
６６０ 硬判定器(ｈａｒｄ-ｄｅｃｉｄｅｒ)

Claims (7)

  1. 情報語ビットに対応して第１の並列連接低密度パリティ検査(Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：ＬＤＰＣ)符号を生成する第１のＬＤＰＣエンコーダと、
    前記情報語ビットをインタリービング規則によりインタリービングするインタリーバと、
    前記インタリービングされた情報語ビットに対応して第２のコンポーネントＬＤＰＣ符号を生成する第２のＬＤＰＣエンコーダと、
    符号化率に対応して前記情報語ビットと、前記第１のコンポーネントＬＤＰＣ符号と、前記第２のコンポーネントＬＤＰＣ符号を組み合わせて出力するように制御する制御器と、
    を含み、
    前記インタリービング規則は、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで低い次数の変数ノードを第２のコンポーネントＬＤＰＣ符号のファクターグラフで高い次数の変数ノードに対応させる第１のインタリービング規則セットと、
    前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで低い次数の変数ノードを第１のコンポーネントＬＤＰＣ符号のファクターグラフで高い次数の変数ノードに対応させる第２のインタリービング規則セットと、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが短い変数ノードを第２のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが長い変数ノードに対応させる第３のインタリービング規則セットと、
    前記インタリービング規則が、前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが短い変数ノードを第１のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが長い変数ノードに対応させる第４のインタリービング規則セットと、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで短い長さのサイクルを構成する変数ノードが第２のコンポーネントＬＤＰＣ符号のファクターグラフで相互に異なるサイクルに含まれるように、前記第２のコンポーネントＬＤＰＣ符号のファクターグラフ上の変数ノードに対応させる第５のインタリービング規則セットと、
    前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで短い長さのサイクルを構成する変数ノードが第１のコンポーネントＬＤＰＣ符号のファクターグラフで相互に異なるサイクルに含まれるように、前記第１のコンポーネントＬＤＰＣ符号のファクターグラフ上の変数ノードに対応させる第６のインタリービング規則セットと、
    を有する複数のインターリービング規則のうちの一つであり、
    前記平均サイクルは、前記変数ノードが属しているすべてのサイクルの長さを加算した後にその次数で割る値であることを特徴とするチャンネル符号化装置。
  2. 前記第１のコンポーネントＬＤＰＣ符号は、情報語ビットに対応する第１のパリティビットであることを特徴とする請求項１記載のチャンネル符号化装置。
  3. 前記第２のコンポーネントＬＤＰＣ符号は、前記情報語ビットに対応する第２のパリティビットであることを特徴とする請求項２記載のチャンネル符号化装置。
  4. 情報語ビットに対応して第１のコンポーネント並列連接低密度パリティ検査(Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：ＬＤＰＣ)符号を生成する段階と、
    前記情報語ビットをインタリービング規則によりインタリービングする段階と、
    前記インタリービングされた情報語ビットに対応して第２のコンポーネントＬＤＰＣ符号を生成する段階と、
    符号化率に対応して前記情報語ビットと、前記第１のコンポーネントＬＤＰＣ符号と、第２のコンポーネントＬＤＰＣ符号を組み合わせる段階と、
    を有し、
    前記インタリービング規則は、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで低い次数の変数ノードを第２のコンポーネントＬＤＰＣ符号のファクターグラフで高い次数の変数ノードに対応させる第１のインタリービング規則セットと、
    前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで低い次数の変数ノードを第１のコンポーネントＬＤＰＣ符号のファクターグラフで高い次数の変数ノードに対応させる第２のインタリービング規則セットと、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが短い変数ノードを第２のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが長い変数ノードに対応させる第３のインタリービング規則セットと、
    前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが短い変数ノードを第１のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが大きい変数ノードに対応させる第４のインタリービング規則セットと、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで短い長さのサイクルを構成する変数ノードが第２のコンポーネントＬＤＰＣ符号のファクターグラフで相互に異なるサイクルに含まれるように前記第２のコンポーネントＬＤＰＣ符号のファクターグラフ上の変数ノードに対応させる第５のインタリービング規則セットと、
    前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで短い長さのサイクルを構成する変数ノードが第１のコンポーネントＬＤＰＣ符号のファクターグラフで相互に異なるサイクルに含まれるように、前記第１のコンポーネントＬＤＰＣ符号のファクターグラフ上の変数ノードに対応させる第６のインタリービング規則セットと、
    を有する複数のインターリービング規則のうちの一つであり、
    前記平均サイクルは、前記変数ノードが属しているすべてのサイクルの長さを加算した後にその次数で割る値であることを特徴とするチャンネル符号化方法。
  5. 前記第１のコンポーネントＬＤＰＣ符号は、情報語ビットに対応する第１のパリティビットであることを特徴とする請求項４記載のチャンネル符号化方法。
  6. 前記第２のコンポーネントＬＤＰＣ符号は、前記情報語ビットに対応する第２のパリティビットであることを特徴とする請求項４記載のチャンネル符号化方法。
  7. 符号化率Ｒ２がチャンネル符号化装置で使用されているとき、第１のレセプション信号が入力されると、以前復号過程で生成されたアップデート情報と、前記第１のレセプション信号の情報語ビットと第１のパリティビットを入力して第１のコンポーネント並列連接低密度パリティ検査(Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：ＬＤＰＣ)符号として復号化し、
    符号化率Ｒ１がチャンネル符号化装置で使用されているとき、第２のレセプション信号が入力されると、前記第２のレセプション信号の情報語ビットと第１のパリティビットを入力して第１のコンポーネントＬＤＰＣ符号として復号化する段階と、
    前記第１のレセプション信号についての前記第１のコンポーネントＬＤＰＣ符号から前記アップデート情報を減算する段階と、
    前記第１のレセプション信号についての前記第１のコンポーネントＬＤＰＣ符号から前記アップデート情報を減算した信号を入力してインタリービング規則によりインタリービングする段階と、
    前記インタリービングされた信号と前記第１のレセプション信号の第２のパリティビットとを入力して第２のコンポーネントＬＤＰＣ符号として復号化する段階と、
    前記第２のコンポーネントＬＤＰＣ符号から前記インタリービングされた信号を減算する段階と、
    前記第２のコンポーネントＬＤＰＣ符号から前記インタリービングされた信号を減算した信号を入力し、前記インタリービング規則に対応するデインタリービング規則によりデインタリービングする段階と、
    符号化率に対応して前記第２のレセプション信号についての前記第１のコンポーネントＬＤＰＣ符号或いは第２のコンポーネントＬＤＰＣ符号を最終復号化ビットとして出力する段階と、
    を有し、
    前記インタリービング規則は、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで低い次数の変数ノードを第２のコンポーネントＬＤＰＣ符号のファクターグラフで高い次数の変数ノードに対応させる第１のインタリービング規則セットと、
    前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで低い次数の変数ノードを第１のコンポーネントＬＤＰＣ符号のファクターグラフで高い次数の変数ノードに対応させる第２のインタリービング規則セットと、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが短い変数ノードを第２のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが長い変数ノードに対応させる第３のインタリービング規則セットと、
    前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが短い変数ノードを第１のコンポーネントＬＤＰＣ符号のファクターグラフで平均サイクルが長い変数ノードに対応させる第４のインタリービング規則セットと、
    前記第１のコンポーネントＬＤＰＣ符号のファクターグラフで短い長さのサイクルを構成する変数ノードが第２のコンポーネントＬＤＰＣ符号のファクターグラフで相互に異なるサイクルに含まれるように前記第２のコンポーネントＬＤＰＣ符号のファクターグラフ上の変数ノードに対応させる第５のインタリービング規則セットと、
    前記インタリービング規則は、前記第２のコンポーネントＬＤＰＣ符号のファクターグラフで短い長さのサイクルを構成する変数ノードが第１のコンポーネントＬＤＰＣ符号のファクターグラフで相互に異なるサイクルに含まれるように、前記第１のコンポーネントＬＤＰＣ符号のファクターグラフ上の変数ノードに対応させる第６のインタリービング規則セットと、
    を有する複数のインターリービング規則のうちの一つであり、
    前記平均サイクルは、前記変数ノードが属しているすべてのサイクルの長さを加算した後にその次数で割る値であることを特徴とするチャンネル復号化方法。
JP2006539389A 2003-11-14 2004-11-11 並列連接低密度パリティ検査符号を用いるチャンネル符号化／復号化装置及び方法 Expired - Fee Related JP4291372B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020030080738A KR100918763B1 (ko) 2003-11-14 2003-11-14 병렬 연접 저밀도 패리티 검사 부호를 사용하는 채널 부호화/복호 장치 및 방법
PCT/KR2004/002922 WO2005048460A1 (en) 2003-11-14 2004-11-11 Channel encoding/decoding apparatus and method using parallel contenated low density parity check code

Publications (2)

Publication Number Publication Date
JP2007511164A JP2007511164A (ja) 2007-04-26
JP4291372B2 true JP4291372B2 (ja) 2009-07-08

Family

ID=36251931

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006539389A Expired - Fee Related JP4291372B2 (ja) 2003-11-14 2004-11-11 並列連接低密度パリティ検査符号を用いるチャンネル符号化／復号化装置及び方法

Country Status (9)

Country Link
US (1) US7519895B2 (ja)
EP (1) EP1531552B1 (ja)
JP (1) JP4291372B2 (ja)
KR (1) KR100918763B1 (ja)
CN (1) CN1871776B (ja)
AU (1) AU2004310143B2 (ja)
CA (1) CA2540892C (ja)
RU (1) RU2310274C1 (ja)
WO (1) WO2005048460A1 (ja)

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684168B1 (ko) * 2004-12-09 2007-02-20 한국전자통신연구원 최적붙임방법을 이용한 다중 부호율 ｌｄｐｃ 부호의디자인 방법
CN1832391A (zh) * 2005-03-11 2006-09-13 松下电器产业株式会社 多天线通信系统中的自适应重传方法和设备
KR20060097503A (ko) 2005-03-11 2006-09-14 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널인터리빙/디인터리빙 장치 및 그 제어 방법
US7712013B2 (en) * 2005-03-18 2010-05-04 Intel Corporation Block decoding methods and apparatus
FR2888061A1 (fr) * 2005-07-01 2007-01-05 France Telecom Procede et systeme d'encodage d'une sequence de donnees
KR100946905B1 (ko) 2005-09-27 2010-03-09 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 신호 송수신 장치 및 방법
KR100943623B1 (ko) * 2005-09-30 2010-02-24 삼성전자주식회사 저밀도 패러티 검사 부호의 천공기법
KR100966043B1 (ko) 2005-10-31 2010-06-25 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 신호 송수신 장치 및 방법
EP1966897A4 (en) 2005-12-27 2012-05-30 Lg Electronics Inc DEVICES AND METHODS FOR DECODING USING A CHANNEL CODE OR LPDC
FR2896359A1 (fr) * 2006-01-19 2007-07-20 France Telecom Procede d'encodage et de decodage rapides et dispositifs associes.
WO2007089165A1 (en) * 2006-01-31 2007-08-09 Intel Corporation Iterative decoding of concatenated low-density parity-check codes
KR100981500B1 (ko) * 2006-02-07 2010-09-10 삼성전자주식회사 저밀도 패러티 검사 부호 기반의 하이브리드 재전송 방법
US7783951B2 (en) * 2006-02-09 2010-08-24 NEC Laboratories, America, Inc. Multiplexed coding for user cooperation
ATE526746T1 (de) * 2006-03-03 2011-10-15 Koninkl Philips Electronics Nv Verfahren und vorrichtung zum übertragen und empfangen eines datenblocks in einem drahtlosen kommunikationssystem
KR100950661B1 (ko) * 2006-05-20 2010-04-02 삼성전자주식회사 통신 시스템에서 신호 수신 장치 및 방법
US7900126B2 (en) * 2006-09-28 2011-03-01 Via Telecom, Inc. Systems and methods for reduced complexity LDPC decoding
KR101015764B1 (ko) 2006-10-02 2011-02-22 삼성전자주식회사 통신 시스템에서의 신호 송수신 방법 및 장치
US8117514B2 (en) * 2006-11-13 2012-02-14 Qualcomm Incorporated Methods and apparatus for encoding data in a communication network
CN101075812B (zh) * 2007-06-08 2011-01-05 中国科学技术大学 一种并行级联结构的系统形式低密度码的构造方法
KR101502624B1 (ko) * 2007-12-06 2015-03-17 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호화/복호화 방법 및 장치
PL2068449T3 (pl) 2007-12-06 2012-06-29 Samsung Electronics Co Ltd Skracanie i wycinanie kodów kontroli parzystości niskiej gęstości (LDPC) dla kodowania i dekodowania kanałowego
RU2446585C2 (ru) * 2007-12-06 2012-03-27 Самсунг Электроникс Ко., Лтд. Способ и устройство для кодирования и декодирования канала в системе связи с использованием кодов проверок на четность с малой плотностью
CN102037651B (zh) * 2007-12-13 2013-05-22 日本电气株式会社 解码装置、数据存储装置、数据通信系统以及解码方法
KR101503058B1 (ko) 2008-02-26 2015-03-18 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서의 채널 부호화/복호화 방법 및 장치
KR100954671B1 (ko) * 2008-03-28 2010-04-27 주식회사 케이티 신호 분할 방식의 부호화/복호화 장치 및 그 방법
EP2124344A1 (en) * 2008-05-05 2009-11-25 Thomson Licensing Coded modulation with parallel concatenated Gallager codes
CN101345607B (zh) * 2008-08-14 2012-07-25 西安电子科技大学 多维交叉并行级联单奇偶校验码的编、译码方法
US8321752B1 (en) * 2008-11-12 2012-11-27 Marvell International Ltd. Integrated 2-level low density parity check (LDPC) codes
WO2010079868A1 (en) 2009-01-09 2010-07-15 Lg Electronics Inc. Apparatus for transmitting and receiving a signal and method of transmitting and receiving a signal
CN101510782B (zh) * 2009-03-20 2012-01-04 华为技术有限公司 译码方法和系统
JP5440836B2 (ja) * 2009-03-24 2014-03-12 ソニー株式会社 受信装置及び方法、プログラム、並びに受信システム
FR2953666B1 (fr) * 2009-12-09 2012-07-13 Commissariat Energie Atomique Procede de codage ldpc a redondance incrementale
JP2012151676A (ja) * 2011-01-19 2012-08-09 Jvc Kenwood Corp 復号装置および復号方法
US8769370B2 (en) * 2011-01-21 2014-07-01 Panasonic Corporation Encoding method, decoding method, encoder, and decoder
KR101865068B1 (ko) * 2011-03-30 2018-06-08 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 시스템에서 신호 맵핑/디맵핑 장치 및 방법
EP2525496A1 (en) * 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
RU2461964C1 (ru) * 2011-08-09 2012-09-20 Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) Способ помехоустойчивого декодирования сигналов, полученных с использованием параллельного каскадного кода проверки на четность с низкой плотностью
US8862960B2 (en) * 2011-10-10 2014-10-14 Lsi Corporation Systems and methods for parity shared data encoding
KR101411720B1 (ko) * 2011-12-29 2014-06-25 한국과학기술원 엘디피시 부호의 패리티 체크 행렬을 이용해 서로 다른 여러 개의 복호기를 만드는 엘디피시 부호의 복호 방법 및 이를 포함하는 엘디피시 부호 시스템
US8826096B2 (en) * 2011-12-29 2014-09-02 Korea Advanced Institute Of Science And Technology Method of decoding LDPC code for producing several different decoders using parity-check matrix of LDPC code and LDPC code system including the same
US8972834B2 (en) * 2012-08-28 2015-03-03 Hughes Network Systems, Llc System and method for communicating with low density parity check codes
US9143785B2 (en) 2012-10-25 2015-09-22 Allen LeRoy Limberg COFDM broadcast systems employing turbo coding
WO2014079479A1 (en) * 2012-11-20 2014-05-30 Huawei Technologies Co.,Ltd. Method and device for encoding and decoding information bits in communications system
RU2522299C1 (ru) * 2013-01-11 2014-07-10 Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) Способ и устройство помехоустойчивого декодирования сигналов, полученных с использованием кода проверки на четность с низкой плотностью
US9214959B2 (en) 2013-02-19 2015-12-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for skip layer data decoding
US9274889B2 (en) 2013-05-29 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for data processing using global iteration result reuse
US8959414B2 (en) 2013-06-13 2015-02-17 Lsi Corporation Systems and methods for hybrid layer data decoding
US8917466B1 (en) 2013-07-17 2014-12-23 Lsi Corporation Systems and methods for governing in-flight data sets in a data processing system
US8817404B1 (en) 2013-07-18 2014-08-26 Lsi Corporation Systems and methods for data processing control
CN103560798B (zh) * 2013-08-16 2016-12-28 北京邮电大学 一种新型的基于LDPC的混合型Turbo结构码的编、译码方法
US8908307B1 (en) 2013-08-23 2014-12-09 Lsi Corporation Systems and methods for hard disk drive region based data encoding
US9196299B2 (en) 2013-08-23 2015-11-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced data encoding and decoding
US9298720B2 (en) 2013-09-17 2016-03-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for fragmented data recovery
US9219503B2 (en) 2013-10-16 2015-12-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for multi-algorithm concatenation encoding and decoding
CN103580807B (zh) * 2013-11-05 2017-01-18 上海数字电视国家工程研究中心有限公司 针对特定度分布ldpc码字的bicm传输方法及系统
US9323606B2 (en) 2013-11-21 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for FAID follower decoding
CN104811266B (zh) * 2014-01-29 2018-01-23 上海数字电视国家工程研究中心有限公司 比特交织、解交织方法及对应的发射机、接收机
RU2014104571A (ru) 2014-02-10 2015-08-20 ЭлЭсАй Корпорейшн Системы и способы для эффективного с точки зрения площади кодирования данных
US9378765B2 (en) 2014-04-03 2016-06-28 Seagate Technology Llc Systems and methods for differential message scaling in a decoding process
MA36996B1 (fr) * 2014-05-08 2017-05-31 Univ Mohammed V Souissi Décodeur généralisé à des codes autre que idpc, low density parity check
US9762360B2 (en) * 2014-06-09 2017-09-12 Allen LeRoy Limberg Digital television broadcasting system using coded orthogonal frequency-division modulation with multilevel low-density-parity-check coding
WO2016199954A1 (ko) * 2015-06-10 2016-12-15 엘지전자 주식회사 무선 통신 시스템에서 채널 코딩 방법 및 이를 위한 장치
US9761273B1 (en) 2015-11-03 2017-09-12 Western Digital Technologies, Inc. Data storage device encoding and interleaving codewords to improve trellis sequence detection
US10063257B1 (en) 2015-11-03 2018-08-28 Western Digital Technologies, Inc. Data storage device encoding and interleaving codewords to improve trellis sequence detection
US10056920B1 (en) 2015-11-03 2018-08-21 Western Digital Technologies, Inc. Data storage device encoding and interleaving codewords to improve trellis sequence detection
US10784901B2 (en) 2015-11-12 2020-09-22 Qualcomm Incorporated Puncturing for structured low density parity check (LDPC) codes
WO2017091244A1 (en) * 2015-11-23 2017-06-01 Intel IP Corporation Hybrid arq schemes based on low density parity check codes
KR102141160B1 (ko) * 2015-11-25 2020-08-04 한국전자통신연구원 오류 정정 부호기, 오류 정정 복호기 및 오류 정정 부호기 및 복호기를 포함하는 광 통신 장치
US10361727B2 (en) 2015-11-25 2019-07-23 Electronics An Telecommunications Research Institute Error correction encoder, error correction decoder, and optical communication device including the same
US11043966B2 (en) 2016-05-11 2021-06-22 Qualcomm Incorporated Methods and apparatus for efficiently generating multiple lifted low-density parity-check (LDPC) codes
US10454499B2 (en) 2016-05-12 2019-10-22 Qualcomm Incorporated Enhanced puncturing and low-density parity-check (LDPC) code structure
US9917675B2 (en) 2016-06-01 2018-03-13 Qualcomm Incorporated Enhanced polar code constructions by strategic placement of CRC bits
US10313057B2 (en) 2016-06-01 2019-06-04 Qualcomm Incorporated Error detection in wireless communications using sectional redundancy check information
US10469104B2 (en) 2016-06-14 2019-11-05 Qualcomm Incorporated Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes
EP3491758B1 (en) 2016-07-27 2023-06-28 QUALCOMM Incorporated Design of hybrid automatic repeat request (harq) feedback bits for polar codes
AU2017393094B2 (en) * 2017-01-10 2021-04-29 Telefonaktiebolaget Lm Ericsson (Publ) Coding and decoding of a polar code concatenated with interleaving with an outer systematic code
WO2018170834A1 (en) 2017-03-23 2018-09-27 Qualcomm Incorporated Parity bit channel assignment for polar coding
US10312939B2 (en) 2017-06-10 2019-06-04 Qualcomm Incorporated Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code
RU2740154C1 (ru) 2017-06-15 2021-01-12 Хуавей Текнолоджиз Ко., Лтд. Способ обработки информации и устройство связи
US12476733B2 (en) 2017-06-19 2025-11-18 Qualcomm Incorporated Communication techniques with self-decodable redundancy versions (RVs) using systematic codes
CN118473422A (zh) 2017-06-27 2024-08-09 华为技术有限公司 信息处理的方法、装置和通信设备
CN110832799B (zh) 2017-07-07 2021-04-02 高通股份有限公司 应用低密度奇偶校验码基图选择的通信技术
US10530392B2 (en) 2017-07-31 2020-01-07 Codelucida, Inc. Vertical layered finite alphabet iterative decoding
RU2667370C1 (ru) * 2017-11-07 2018-09-19 Валерий Владимирович Золотарев Способ декодирования линейного каскадного кода
CN112655152B (zh) * 2018-08-03 2024-07-19 科得鲁西达股份有限公司 用于编码准循环低密度奇偶校验码的方法及设备
CN110880939B (zh) * 2019-12-10 2023-03-28 西安科技大学 一种并行级联空间耦合ra码的设计方法
CN113300809B (zh) * 2020-02-24 2022-08-16 大唐移动通信设备有限公司 一种数据处理方法和装置
US11496155B2 (en) 2020-04-09 2022-11-08 Codelucida, Inc. Method and apparatus for vertical layered decoding of quasi-cyclic low-density parity check codes using predictive magnitude maps
US11258460B2 (en) 2020-06-10 2022-02-22 Codelucida, Inc. Method and apparatus for vertical layered decoding of quasi-cyclic low-density parity check codes built from clusters of circulant permutation matrices
CN119892299A (zh) * 2020-09-07 2025-04-25 华为技术有限公司 一种通信方法及装置
US11316532B1 (en) * 2020-12-17 2022-04-26 SK Hynix Inc. Decoding of low-density parity-check codes with high-degree variable nodes
KR20230019636A (ko) * 2021-08-02 2023-02-09 삼성전자주식회사 통신 및 방송 시스템에서 데이터 복호화 방법 및 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204876A (en) * 1991-03-13 1993-04-20 Motorola, Inc. Method and apparatus for providing high data rate traffic channels in a spread spectrum communication system
US5914969A (en) * 1995-10-03 1999-06-22 Matsushita Electric Industrial Co., Ltd. Device and method for error correcting coding, and device and method for error correcting decoding
US5721745A (en) * 1996-04-19 1998-02-24 General Electric Company Parallel concatenated tail-biting convolutional code and decoder therefor
IL135676A (en) * 1998-08-20 2003-12-10 Samsung Electronics Co Ltd Deviced and method for inserting previously known bits in input stage of channel encoder
FR2789824B1 (fr) * 1999-02-12 2001-05-11 Canon Kk Procede de correction d'erreurs residuelles a la sortie d'un turbo-decodeur
US7000174B2 (en) * 1999-12-20 2006-02-14 Research In Motion Limited Hybrid automatic repeat request system and method
US6985536B2 (en) * 2001-01-12 2006-01-10 International Business Machines Corporation Block coding for multilevel data communication
US7246304B2 (en) * 2001-09-01 2007-07-17 Dsp Group Inc Decoding architecture for low density parity check codes
JP3896841B2 (ja) 2001-12-13 2007-03-22 ソニー株式会社 インターリーブ処理方法及びインターリーブ処理装置
JP3833545B2 (ja) * 2002-02-13 2006-10-11 三菱電機株式会社 通信システム、受信機、送信機および通信方法
EP1379001A3 (en) * 2002-07-03 2004-03-10 Hughes Electronics Corporation Method and system for decoding low density parity check (LDPC) codes
US7120856B2 (en) * 2002-09-25 2006-10-10 Leanics Corporation LDPC code and encoder/decoder regarding same
US7254769B2 (en) * 2002-12-24 2007-08-07 Electronics And Telecommunications Research Insitute Encoding/decoding apparatus using low density parity check code
KR100550414B1 (ko) 2002-12-24 2006-02-08 한국전자통신연구원 하이브리드 재전송 시스템에서 ｌｄｐｃ 부호를 사용하는인코딩 장치 및 디코딩 장치
JP3875693B2 (ja) 2004-03-24 2007-01-31 株式会社東芝 Ｌｐｃ符号を用いた符号化ビットのマッピング方法及び送信装置

Also Published As

Publication number Publication date
CN1871776A (zh) 2006-11-29
AU2004310143A1 (en) 2005-05-26
RU2310274C1 (ru) 2007-11-10
KR20050046468A (ko) 2005-05-18
US7519895B2 (en) 2009-04-14
JP2007511164A (ja) 2007-04-26
KR100918763B1 (ko) 2009-09-24
CN1871776B (zh) 2012-10-10
WO2005048460A1 (en) 2005-05-26
CA2540892C (en) 2011-08-09
US20050149842A1 (en) 2005-07-07
EP1531552A1 (en) 2005-05-18
CA2540892A1 (en) 2005-05-26
EP1531552B1 (en) 2018-02-21
AU2004310143B2 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
JP4291372B2 (ja) 並列連接低密度パリティ検査符号を用いるチャンネル符号化／復号化装置及び方法
US7802164B2 (en) Apparatus and method for encoding/decoding block low density parity check codes having variable coding rate
US7747929B2 (en) Apparatus and method for coding/decoding block low density parity check code with variable block length
JP5354979B2 (ja) 低密度パリティ検査畳み込み符号（ｌｄｐｃ−ｃｃ）符号化器及びｌｄｐｃ−ｃｃ復号器
US20050149841A1 (en) Channel coding/decoding apparatus and method using a parallel concatenated low density parity check code
CN100568755C (zh) 用于编码和解码具有可变编码率的块低密度奇偶校验码的装置和方法
US7814393B2 (en) Apparatus and method for coding/decoding block low density parity check code with variable block length
US7516391B2 (en) Apparatus and method for coding/decoding block low density parity check code with variable block length
US8261152B2 (en) Apparatus and method for channel encoding/decoding in communication system using variable-length LDPC codes
US7882414B2 (en) Apparatus and method for transmitting/receiving signal supporting variable coding rate in a communication system
KR100881002B1 (ko) 통신 시스템에서 지그재그 코드를 이용한 저밀도 패리티 검사 부호 생성 장치 및 방법
US9966975B2 (en) Iterative decoding scheme of concatenated LDPC and BCH codes for optical transport network
US7774689B2 (en) Encoding and decoding methods and systems
GB2361608A (en) XOR based block encoding serially concatenated with convolutional encoding
Okamura A hybrid ARQ scheme based on shortened low-density parity-check codes
KR101413783B1 (ko) 가변 블록 길이의 저밀도 패리티 검사 부호를 이용한 채널 부호화/복호화 방법 및 장치
KR20080088030A (ko) 직렬연접 ｌｄｐｃ 부호기, 복호기 및 이를 이용한복호방법
Nefedov Hybrid ARQ based on Rate Compatible Zigzag Codes

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081028

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090303

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090402

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4291372

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120410

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130410

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140410

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees