JP4128950B2 - 低ｖｃｃ読出しのためにビット線を昇圧するための方法および装置 - Google Patents

Description

【０００１】
【技術分野】
この発明は、一般的に、集積回路に関し、特にメモリ読出し動作を行なう際にビット線を昇圧するための方法および装置に関する。
【０００２】
【背景技術】
フラッシュおよび他の種類の電子メモリ素子は、個々にデータを記憶し、データにアクセスできるようにされている、何千または何百万というメモリセルで構成されている。典型的なメモリセルは、２つの可能な状態のうちの１つを有するビットと呼ばれる単一の２進情報を記憶する。セルは、一般的に、８個のセルを含むバイトおよび１６個またはそれ以上のセルを含み得るワードといった、通常８の倍数単位で構成される、複数のセル単位に組織される。そのようなメモリ素子構造におけるデータの記憶は、特定の１組のメモリセルに書込むことによって行なわれ、このことはセルをプログラムすると呼ばれることもある。セルからのデータの検索は読出し動作の中で達成される。プログラムおよび読出し動作に加えて、メモリ素子におけるセルのグループを消去することができ、グループにおける各セルが既知の状態にプログラムされる。
【０００３】
個々のセルは、バイトまたはワードといった、個々にアドレス指定可能な単位またはグループに組織され、アドレス指定可能な単位またはグループは、アドレスデコード回路を通して読出し、プログラム、または消去の動作のためにアクセスされ、このような動作は特定のバイトまたはワード内のセルに対して行なわれるかもしれない。個々のメモリセルは、典型的に、１ビットのデータを記憶するようにされた半導体構造からなる。たとえば、多くの従来のメモリセルは、２進情報が保持され得るトランジスタといった金属酸化物半導体（ＭＯＳ）素子を含む。メモリ素子は、所望の動作を達成するために、バイトまたはワードをアドレス指定する適切なデコーディングおよびグループ選択回路とともに対象となるセルに電圧を与える回路を含む。
【０００４】
消去、プログラムおよび読出し動作は、一般的にセルＭＯＳ素子のある端子に適切な電圧を印加することによって行なわれる。消去またはプログラム動作において、電圧が印加され、メモリセルに電荷が蓄えられる。読出し動作において、適切な電圧を印加して、セルに電流を流し、そのような電流の量はセルに記憶されたデータ値を示す。メモリ素子は、セルに記憶されたデータを決定するために、結果として生じるセル電流を検知する適切な回路を含み、データは次に、メモリ素子が使用されるシステム中の他の素子にアクセスするための素子のデータバス端子に与えられる。
【０００５】
フラッシュメモリは、その内容の書き換えおよび電力なしの保持が可能な電子記憶媒体の一種である。フラッシュメモリ素子の寿命は、一般的に、１００キロから１メガ書込みサイクルである。単一バイトを消去できるダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリチップおよびスタティックランダムアクセスメモリ（ＳＲＡＭ）メモリチップと異なり、フラッシュメモリは典型的に、定まった複数ビットブロックまたはセクタ単位で消去され書込まれる。従来のフラッシュメモリは、単一ビットの情報が各フラッシュメモリセルに記憶されるセル構造で構成される。このような単一ビットメモリ構造において、各セルは典型的に、基板またはＰウェルにおけるソース、ドレインおよびチャネルを有するＭＯＳトランジスタ構造とともに、チャネルの上部に設けられた積層ゲート構造を含む。積層ゲートは、Ｐウェルの表面上に形成された薄いゲート誘電体層（トンネル酸化物と呼ばれることもある）をさらに含むかもしれない。積層ゲートはまた、トンネル酸化物の上部に設けられたポリシリコンフローティングゲートと、フローティングゲートの上部に設けられた中間誘電体層とを含む。中間誘電体層は、１つの窒化物層を挟む２つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁体であることが多い。最後に、ポリシリコン制御ゲートは中間誘電体層の上部に設けられている。
【０００６】
制御ゲートは、そのようなセルの行に対応したワード線に接続され、典型的なＮＯＲ構成でそのようなセルのセクタを形成する。加えて、セルのドレイン領域は、伝導ビット線によってともに接続される。セルのチャネルは、積層ゲート構造によってチャネルにおいて発生した電界に従ってソースとドレインとの間で電流を伝導する。ＮＯＲ構成において、単一の列内のトランジスタの各ドレイン端子は同じビット線に接続される。加えて、所与のビット線に対応した各フラッシュセルは異なるワード線に結合した積層ゲート端子を有する一方、アレイ中のすべてのフラッシュセルは共通のソース端子に結合されたソース端子を有する。動作中、個々のフラッシュセルは、プログラム（書込み）、読出し、または消去機能のための周辺デコーダおよび制御回路を用いて、それぞれのビット線およびワード線を介してアドレス指定される。
【０００７】
そのような単一ビットの積層ゲートフラッシュメモリセルは、比較的高い電圧を制御ゲートに印加し、ソースをグラウンドに、かつドレインをソースより高い予め定められた電位に接続することによってプログラムされる。結果として生じるトンネル酸化物の高電界は「ファウラ−ノルドハイム」トンネリングと呼ばれる現象につながる。このプロセスの間、コアセルチャネル領域中の電子はゲート酸化物を通ってフローティングゲートへとトンネリングし、フローティングゲートは中間誘電体層およびトンネル酸化物によって囲まれているために、フローティングゲート中で捕えられる。電子が捕えられた結果、セルのしきい値電圧が上昇する。捕えられた電子によって生じたセルのしきい値電圧（およびそれによるチャネルコンダクタンス）における変化によって、セルがプログラムされる。
【０００８】
典型的な単一ビットの積層ゲートフラッシュメモリセルを消去するためには、比較的高い電圧がソースに印加され、コントロールゲートは負の電位で保持される一方、ドレインをフローティング状態にする。これらの状況下で、強い電界がフローティングゲートとソースとの間のトンネル酸化物を通して発生する。フローティングゲートに捕えられた電子は、ソース領域の上部に設けられたフローティングゲートの部分へ向かって流れ、そこで密集し、トンネル酸化物を通したファウラ−ノルドハイムトンネリングによってフローティングゲートからソース領域に抜き出される。電子がフローティングゲートから取除かれると、セルは消去される。
【０００９】
読出し動作のために、ある電圧バイアスがセルトランジスタのドレイン−ソース間に印加される。セルのドレインはビット線であり、このビット線はバイトまたはワードグループの他のセルのドレインに接続され得る。従来の積層ゲートメモリセルにおけるドレインの電圧は、読出し動作において、典型的には０．５から１．０ボルトの間で与えられる。次に、電圧は、メモリセルトランジスタのゲート（たとえばワード線）に印加され、ドレインからソースに電流を流す。読出し動作のゲートの電圧は、典型的に、プログラムされたしきい値電圧（Ｖ_T）とプログラムされていないしきい値電圧との間のレベルで印加される。結果として生じる電流が計測され、それによってセルに記憶されたデータ値に関する決定が下される。
【００１０】
より最近では、デュアルビットフラッシュメモリセルが導入され、このデュアルビットフラッシュメモリセルは、単一のメモリセルに２ビットの情報を記憶することが可能である。デュアルビットメモリセルを読出すために必要なビット線電圧は、デュアルビットセルの物理的構造のため、典型的に、単一ビットの積層ゲート構造のメモリセルよりも高い。たとえば、デュアルビットメモリセル構造の中には、読出し動作において、そのようなセルのビット線またはドレインに適切にバイアスを与えるのに１．５ボルトから２．０ボルトの間の電圧を必要とするものもある。メモリセルのビット線またはドレインに印加される電圧は、メモリ素子の電源電圧（Ｖ_cc）から出ているため、電源電圧が下限定格レベルまたはそれに近い場合、新しいデュアルビットメモリセルを読出すのに必要とされるより高いビット線電圧を供給する能力が減じられるかもしれない。加えて、携帯電話、ラップトップコンピュータ等のメモリ素子への低電力応用は、利用可能な電源電圧をさらに減じる可能性がある。したがって、単一ビットおよびデュアルビット構造メモリセルの適切な読出しを可能にし、かつ減じられた電源電圧で動作する改良されたメモリ素子の必要性がある。
【００１１】
【発明の概要】
以下では、この発明のいくつかの局面について基本的な理解を与えるために、この発明の簡単な概要を提示する。この概要はこの発明の広範囲な概要ではない。この発明の重要なまたは決定的な要素を明らかにすることや、この発明の範囲を描写することは意図されていない。その唯一の目的は、後に提示されるより詳細な説明の前置きとして、簡単な形態で発明のいくつかの概念を提示することである。この発明は、メモリ読出し動作中に適切な電圧レベルをメモリセルのビット線に印加し得る昇圧回路および方法を提供する。この発明の局面は、単一ビットセルよりも高いビット線読出し電圧を必要とするデュアルビットメモリセルを含む素子であり、低い電源電圧の印加で使用されるメモリ素子と関連する素子に応用を見出している。
【００１２】
ノードと電気通信するメモリセルを有し、第１の電圧がメモリセルに印加されたとき、読出し動作中に、メモリセルに記憶されたデータに関連した２進値を示すように動作するメモリ素子が開示される。メモリ素子はノードと電源電圧との間に接続された昇圧器を含み、この昇圧器は読出し動作中に昇圧された電圧をノードに与え、この昇圧された電圧は電源電圧よりも高い。メモリセルに記憶されたデータを読出す方法も開示され、この方法は、昇圧された電圧をメモリセルと電気通信するノードに印加すること（この昇圧された電圧は電源電圧よりも高い）と、読出し動作中にメモリセルに記憶されたデータと関連した２進値を示すためにメモリセルと関連した電流を検知することとを含む。
【００１３】
前述のおよび関連した目的を達成するために、この発明は、この明細書で以下に十分に説明され特に請求の範囲において指摘される特徴を含む。以下の説明および添付の図面はこの発明のある実施例について詳細に述べている。しかしながらこれらの実施例は、発明の原理が使用され得るさまざまな方法の数方法のみを示しているにすぎない。この発明の他の目的、利点および新しい特徴は、以下のこの発明の詳細な説明を図面と関連して考慮すると、明らかになるであろう。
【００１４】
［詳細な説明］
次にこの発明を図面を参照して説明する。図面では一貫して同じ参照番号が同じ要素を示すために使われる。この発明は、ノードと電気通信するメモリセルを有し、適切なビット線電圧がメモリセルに印加されるとき、読出し動作中にメモリセルに記憶されたデータと関連した２進値を示すように動作する、メモリ素子を提供する。メモリ素子は読出し動作中に昇圧された電圧をノードに与える昇圧器を含み、この昇圧された電圧は電源電圧よりも高い。これによって、電源電圧がメモリ素子において必要とされるビット線電圧を与えるのに十分高くない場合でさえも、そのメモリ素子の注目メモリセルに関する適切な読出し動作が可能になる。
【００１５】
最初に図１および図２を参照して、半導体メモリ素子は、典型的に基板の上または内部に形成された複数の個々の構成要素を含む。このような素子は、高密度部および低密度部を含むことが多い。たとえば、先行技術の図１に例示されるように、フラッシュメモリといったメモリ素子１０は、単一の基板１６の上に、１つまたはそれ以上の高密度コア領域１２および低密度周辺部分１４を含む。高密度コア領域１２は、典型的に個々にアドレス指定可能で実質的に同一のメモリセルの少なくとも１つのＭ×Ｎのアレイを含み、低密度周辺部分１４は典型的には、入／出力（Ｉ／Ｏ）回路と、個々のセルに選択的にアドレス指定するための回路（たとえば、プログラミング、読出しまたは消去などの指定されたセル動作を可能にするために、選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスに接続するためのデコーダなど）とを含む。
【００１６】
コア部分１２内のメモリセルは、図２に例示されているようなＮＯＲ構成といった回路構成で結合される。各メモリセル２０はドレイン２２、ソース２４および積層ゲート２６を有し、２つ以上のセルのドレインが共通のビット線に接続される。各積層ゲート２６はワード線（ＷＬ₀，ＷＬ₁，…，ＷＬ_N）に結合され、各ドレイン２２はビット線（ＢＬ₀，ＢＬ₁，…，ＢＬ_N）に結合される。最後に、各ソース２４は共通のソース線ＣＳに結合される。周辺デコーダおよび制御回路（図示せず）を使用して、各メモリセル２０を、当該技術において既知の態様でプログラム、読出しまたは消去機能のためにアドレス指定してもよい。
【００１７】
図３は、図１および図２のコア領域１２における典型的なメモリセル２０の断面図である。このようなメモリセル２０は、典型的には、基板３０におけるソース２４、ドレイン２２およびチャネル２８ならびにチャネル２８の上部に設けられた積層ゲート構造２６を含む。積層ゲート２６は基板３０の表面上に形成された薄いゲート誘電体層３２（一般にトンネル酸化物と呼ばれる）を含む。トンネル酸化物層３２は、シリコン基板３０の上面の一部を覆い、チャネル２８の直上の異なる層のアレイをサポートするように機能する。積層ゲート２６は、トンネル酸化物層３２の上部に設けられたフローティングゲート３８として機能するドープ処理された多結晶シリコン（ポリシリコンまたはポリＩ）層といった、最下部のまたは第１の膜層３８を含む。なお先に詳述したトランジスタ２０のさまざまな部分は、図３において同じ割合で描かれておらず、むしろ例示を容易にし、素子の動作の理解を容易にするために例示されている。
【００１８】
ポリＩ層３８の上方にあるのは中間誘電体層４０である。中間誘電体層４０は１つの窒化物層を挟む２つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層といった多層絶縁体であることが多く、またはその代わりに、五酸化タンタルといった別の誘電体層とすることができる。最後に、積層ゲート２６は、ＯＮＯ層４０の上部に設けられ、ポリシリコン制御ゲートとして機能する上部のまたは第２のポリシリコン層（ポリII）４４を含む。所与の行に形成されたそれぞれのセル２０の制御ゲート４４は、そのセルの行に対応した共通のワード線（ＷＬ）を共有する（たとえば図２参照）。加えて、先に詳述したように、垂直の列におけるそれぞれのセルのドレイン領域２２は、伝導ビット線（ＢＬ）によって接続されている。セル２０のチャネル２８は、積層ゲート構造２６によってチャネル２８に発生した電界に従ってソース２４とドレイン２２との間で電流を伝導する。
【００１９】
メモリセル２０は、ドレイン２２近くでチャネル２８において「熱い」（高エネルギ）の電子を作り出すために、相対的に高いゲート電圧Ｖ_Gを制御ゲート３８に、適度に高いドレイン電圧Ｖ_Dをドレイン２２に印加することによってプログラムされる。熱い電子はトンネル酸化物３２を通して加速し、フローティングゲート３８に入り、フローティングゲート３８は絶縁体（中間誘電体４０およびトンネル酸化物３２）によって囲まれているため、フローティングゲート３８中に捕えられる。電子が捕えられた結果、メモリセル２０のしきい値電圧（Ｖ_T）が上昇する。捕えられた電子によって生じたメモリセル２０のしきい値電圧（およびそれによるチャネルコンダクタンス）におけるこのような変化によって、メモリセル２０はプログラムされる。
【００２０】
メモリセル２０を読出すには、プログラムされていないメモリセルのしきい値電圧より高く、プログラムされたメモリセルのしきい値電圧よりも低い予め定められたゲート電圧が制御ゲート４４に印加される。メモリセル２０が導通すれば（たとえばセルにおいて検知された電流が最低値を超えれば）、メモリセル２０はプログラムされていない（したがってメモリセル２０は第１の論理状態、たとえばゼロ「０」である）。逆に、メモリセル２０が導通しなければ（たとえばセルを通る電流がしきい値を超えていなければ）、メモリセル２０はプログラムされている（したがってメモリセル２０は第２の論理状態、たとえば１「１」である）。したがって、メモリセルがプログラムされたか否かを決定する（したがってメモリセル２０におけるデータの論理状態を識別する）ために、各メモリセル２０が読出され得る。
【００２１】
メモリセル２０を消去するには、比較的高いソース電圧Ｖ_Sがソース２４に印加され、制御ゲート４４はおよそ接地電位（Ｖ_G＝０ボルト）に近い状態で保持され、ドレイン２２はフローティング状態にされる。これらの状況下で、フローティングゲート３８とソース領域２４との間のトンネル酸化物３２を通して強い電界が発生する。フローティングゲート３８に捕えられた電子は、ソース領域２４の上部に設けられたフローティングゲート３８の一部へ向かって流れ、そこで密集し、トンネル酸化物３２を通したファウラ−ノルドハイムトンネリングによってフローティングゲート３８からソース領域２２に抜き出される。結果として、電子がフローティングゲート３８から除去されると、メモリセル２０が消去される。
【００２２】
したがって、素子１０に関連したさまざまな動作（たとえばプログラム、消去、読出し）を実行するには、メモリ素子１０におけるセル２０のさまざまな端子（たとえばソース、ドレインおよびゲート）に適切な電圧が印加されなければならないことがわかる。しかしながら、上述のとおり、印加された電圧はこれまで素子１０が接続されているソース電圧から出ていた。しかしながら、そのような電源電圧が、上記のような動作を実行するのに必要な電圧を供給できるほど高くない場合、あるシステムにおいては素子１０は動作不能または適用不能になるかもしれない。この状況は、たとえば、電源電圧が低いかもしれない携帯用装置適用においてメモリ素子１０の低電力応用をもたらすかもしれない。その代わりに、メモリ素子におけるメモリセルは、読出し動作を適切に行なうために、個々のセルのドレインでより高いビット線電圧を必要とするデュアルビット構造を含むかもしれない。この発明は、昇圧器を提供して、電源電圧が適切な読出し動作を可能にするのに不十分である状況でビット線電圧を昇圧することによって、これらの問題を克服または最小限にする。
【００２３】
次に図４を参照して、２進データの２ビットを記憶するようにされ得るＭＯＳトランジスタを含むメモリセル１０２（たとえばデュアルビットセル）を有するメモリ素子１００の一例の一部が示されている。セル１０２は、それぞれゲート、ドレインおよびソースを含む３つの端子１０４、１０６および１０８を有し、、ゲート１０４はワード線に接続され、ソース１０８はデュアルビット動作においてソース電圧ＶＳＳをソース１０８に印加するためのビット選択トランジスタ素子１１０に接続され、ドレイン１０６はビット線Ｖ_Dに接続される。読出し動作中、セル１０２に記憶されたデータを確かめるために、ビット線電圧がビット線端子Ｖ_Dに印加され、ワード線選択回路（図示せず）によってゲート電圧がゲート１０４に印加され、電流Ｉ_CELLは読出回路（図示せず）によって計測される。電流Ｉ_CELLの量または大きさを用いてセル１０２に記憶されたデータ（たとえば、２進の「１」または「０」）を示す。
【００２４】
セル１０２が単一ビットの積層ゲート型である場合、セル１０２を適切に読出すのに必要なビット線電圧Ｖ_Dは、典型的には約０．５ボルトから１．０ボルトである。ビット線で（たとえば、セル１０２のドレイン端子１０６で）印加される電圧は電源電圧ＶＣＣによって素子１００で決定される。電源電圧ＶＣＣは負荷抵抗Ｒ_LOADを通して、カスコード回路１１２およびデコーダ回路１１４を介して、ドレイン１０６に接続され、カスコード回路１１２は読出し動作中に規定されたビット線電圧Ｖ_Dをドレイン１０６に与えるために使用され、デコーダ１１４はメモリセル１０２が構成要素であるワードまたは他のセルグループを選択するために使用される。カスコード回路１１２は、カスコード回路１１２のゲート１１８にフィードバックを与えるように動作する反転増幅器１１６を含み、それにより、カスコード回路１１２が、セル１０２の読出し動作中にデコーダ１１４を通して電源電圧ＶＣＣからビット線Ｖ_Dへ規定された電圧を与えるよう調整された可変抵抗器として動作する。
【００２５】
電源電圧ＶＣＣが十分に高い電圧レベル（たとえば５ボルト）である場合、読出し動作は、それに応じて単一ビットセル１０２に対してドレイン１０６で適切なビット線電圧（たとえば、０．５ボルトから１．０ボルト）を与える。しかしながら、素子１００が低電力応用またはシステムで使用される場合、電源電圧ＶＣＣは必要なビット線電圧を供給するのに不十分かもしれない。たとえば、素子１００はほんの２ボルトの電源電圧ＶＣＣで動作するかもしれず、それにより、負荷抵抗Ｒ_LOAD、カスコード回路１１２およびデコーダ１１４にわたる低下は、セル１０２を読出すのに必要な０．５ボルトから１．０ボルトを与えるには不十分な電圧を残す。
【００２６】
素子１００のセル１０２がデュアルビットメモリセルであり、適切に読出すためにドレイン１０６で１．５ボルトから２．０ボルトを必要とする場合、別の問題が生じるかもしれない。この状況において、上述の負荷抵抗Ｒ_LOAD、カスコード回路１１２およびデコーダ１１４にわたる電圧の低下もまた、ＶＣＣが５ボルトの場合でさえも、セル１０２を読出すために必要な１．５ボルトから２．０ボルトを与えるには不十分な電圧を残すかもしれない。加えて、素子１００のようなデュアルビット構造素子は、たとえば低電力システムにおいてより低いＶＣＣレベルで動作する必要があるかもしれない。以下に例示され説明されるように、この発明は、昇圧器を与えて、メモリ読出し動作におけるビット線のレベルを昇圧することによって、このような難点を最小限にしまたは克服する装置および方法を提供する。
【００２７】
次に図５を参照すると、この発明のある局面に従うメモリ素子２００の一例が示されており、例示のメモリ素子２００は、ノードＡと電気通信するメモリセル２０２を含み、ビット線電圧Ｖ_Dといった第１の電圧がセル２０２に印加されたとき、読出し動作中にメモリセルに記憶されたデータに関連した２進値を示すように動作する。たとえば、セル２０２が単一ビットで、積層ゲート構造である場合、セルのデータを適切に読出すために第１の電圧はおよそ０．５ボルトから１．０ボルトでよい。適切な第１の電圧がセル２０２のビット線に印加され、適切なゲート電圧（プログラムされたしきい値電圧とプログラムされていないしきい値電圧との間）がセル２０２に印加されたとき、結果として生じる電流Ｉ_CELLが、セル２０２に記憶されたデータを決定するために検知される。負荷抵抗器Ｒ_LOADはＩ_CELLの電流の経路において与えられる。セル２０２はその代わりにデュアルビットセルでもよく、その場合必要とされる第１の電圧（たとえばビット線電圧）はおよそ１．５ボルトから２．０ボルトでよい。
【００２８】
セル２０２は、２ビットの情報を記憶するようにされ得る３つの端子のＭＯＳトランジスタを含み、セル２０２が構成要素であるワードまたはセルグループの選択のためにワード線に接続されたゲート２０４、ビット線Ｖ_Dに接続されたドレイン２０６およびビット選択素子２１０を通してソース電圧ＶＳＳに接続されたソース２０８を有する。素子２００はさらに、カスコード回路２１２およびデコーダ回路２１４を含み、カスコード回路２１２は反転増幅器２１６を含み、図４のカスコード回路１１２の動作と同様に、カスコード回路２１２のゲート２１８にフィードバックを与え、読出し動作中にセル２０２に印加されるビット線電圧を規定する。
【００２９】
メモリ素子２００はさらに、ノードＡと電源電圧ＶＣＣとの間に接続された昇圧器２２０を含み、昇圧器２２０は読出し動作中に昇圧された電圧をノードＡに与え、ノードＡの昇圧電圧は電源電圧ＶＣＣよりも高い。この方法で、読出し動作中に第１の電圧を昇圧器２２０を介してメモリセル２０２に印加することができ、第１の電圧（たとえばビット線電圧Ｖ_D）はセル２０２に対して必要とされるビット線読出し動作電圧である。昇圧器２２０は、ノードＡに接続された第１の端子２２４とクロック信号２２８といった第１の信号に接続された第２の端子２２６とを有するキャパシタ２２２を含む。昇圧器２２０はさらに、ノードＡに接続された第１の端子２３２と電源電圧ＶＣＣに接続された第２の端子２３４とを有するスイッチ２３０（たとえばダイオード接続されたトランジスタ）を含む。
【００３０】
第１の信号２２８は、電源電圧ＶＣＣにほぼ等しい電圧がキャパシタ２２２の第２の端子に印加される場合の第１の状態と、たとえばおよそ０の電圧が端子２２６に印加される場合の第２の状態とを有し、信号２２８は、第１の状態ではクロックまたはシングルショットパルス発生回路（図示せず）を通してＶＣＣに接続され、第２の状態では接地される。スイッチ２３０は、第１の信号２２８が第１の状態（たとえばダイオード接続されたトランジスタが逆バイアスである）にあるとき、ノードＡを電源電圧ＶＣＣから切断し、第１の信号が第２の状態（たとえばダイオード接続されたトランジスタが順バイアスである）にあるとき、ノードＡをＶＣＣに接続する。この態様で、信号２２８が第２の状態にあるとき、ノードＡはおよそ電源電圧ＶＣＣであり、信号２２８が第１の状態にあるとき、昇圧された電圧値はＶＣＣよりも高い。このようにして、この発明は、読出し動作中に適切なビット線電圧Ｖ_Dをセル２０２のドレイン２０６に与えるために、昇圧された電圧（たとえば上記ＶＣＣ）をノードＡに与える。
【００３１】
スイッチ２３０（ダイオード接続されたトランジスタとして機能する）と信号２２８との動作によって、信号２２８が第２の状態にあるとき、キャパシタ２２２はＶＣＣにほぼ等しい電圧を獲得し、信号２２８が第１の状態にあるとき、キャパシタ２２２はノードＡの電圧をＶＣＣよりも高くなるように昇圧する。信号２２８を、読出し動作中に単一のパルスとして与え、連続してキャパシタ２２２を充電し、次にキャパシタを接続してノードＡ電圧を昇圧してもよい。代わりに、信号２２８を、充電を昇圧させる態様で継続的に動作するクロック回路（図示せず）によって生成してもよい。第１の信号２２８の他の形態がこの発明の範囲に含まれることが意図されており、それにより、昇圧された電圧を印加してセル２０２を適切に読出し得る。
【００３２】
図６を参照して、セル電流Ｉ_CELLの負荷は、負荷抵抗器（たとえば図５の抵抗器Ｒ_LOAD）の代わりに、ＰチャネルＭＯＳ素子２４０によって与えられてもよい。したがって、この発明は、ノードＡで昇圧された電圧を与え、これにより、規定された第１の電圧（たとえばセル２０２のドレイン２０６に印加されるビット線電圧Ｖ_D）が読出し動作中に与えられる。ノードＡでの昇圧量は、特定のセル構造（たとえば単一ビットまたはデュアルビット）のビット線電圧の必要条件に従っておよび／またはメモリ素子２００の定格電源電圧範囲に従って決定し得る。したがって、この発明に従って、広範囲にわたる電源電圧をサポートでき、加えて、ビット線読出し電圧必要条件が異なる、異なる種類のセル構造をサポートし得る。加えて、信号２２８のタイミング必要条件およびキャパシタ２２２のサイズを調整して、異なる読出しサイクル期間に対処し、かつセル電流Ｉ_CELLのさまざまな範囲に対応し得ることがわかるであろう。
【００３３】
この発明の別の局面は、メモリ素子におけるメモリセルに記憶されたデータを読出すための方法を提供し、この方法は、明細書に例示され、説明されたメモリ素子とともに、その他のメモリ素子と関連して使用し得る。次に図７を参照して、メモリ素子におけるメモリセルに記憶されたデータを読出すための方法３００の一例が示されている。例示の方法３００はこの明細書では一連の動作または事象として例示され、説明されているが、この発明に従い、いくつかのステップが、この明細書で示し説明したもの以外の、異なる順序で生じるかもしれないため、かつ／または他のステップと同時に生じるかもしれないため、この発明は、このような動作または事象の例示された順序によって限定されないことがわかるであろう。加えて、例示されたステップのすべてがこの発明に従った方法を実施する必要があるとは限らない。さらに、方法３００は、この明細書に例示され、説明された装置およびシステムとともに例示されていない他のシステムと関連して実施されてもよいことがわかるであろう。
【００３４】
この方法３００は、昇圧された電圧をメモリセルと電気通信するノードに印加することを含み、昇圧された電圧は電源電圧よりも高い。この方法はさらに、読出し動作中にメモリセルに記憶されたデータと関連した２進値を示すためにメモリセルに関連した電流を検知することを含む。ステップ３０２に始まり、３０４で、キャパシタは第１の電圧、たとえば電源電圧にほぼ等しい電圧まで充電される。３０６で、昇圧された電圧をノードに印加するために、充電されたキャパシタは、メモリセルと関連したノード（たとえば図５および図６においてメモリセル２０２と関連したノードＡ）と、別の電圧、たとえば電源電圧（たとえばＶＣＣ）との間に接続され、昇圧された電圧は電源電圧より高い。
【００３５】
３０８で、適切なゲート電圧がメモリセルに（たとえば、ワード線回路によってセル２０２のゲート端子２０４に）印加され、その後印加された電圧から生じる電流が、メモリセルに記憶されたデータ値を確かめるために、３１０で検知される。読出し動作はその後３１２で終了し、方法３００がその後のメモリ素子の読出し動作のために繰返されるかもしれない。したがって、方法３００は、充電されたキャパシタを介して注目メモリセルと関連したノードで昇圧された電圧を与えることにより、メモリ素子における適切な印加電圧に備える。この発明に従って、方法の他の変形が与えられるかも知れず、それにより、昇圧された電圧はメモリセルと電気通信するノードに印加される。
【００３６】
この発明を１つまたはそれ以上の実現化例に関して示し、説明してきたが、この明細書および添付された図面を読みかつ理解すると、当業者には等価の代替例および変形が思い浮かぶであろう。特に上述された構成要素（アセンブリ、素子、回路等）によって実行されるさまざまな機能に関して、このような構成要素を説明するのに用いられる用語（「手段」への言及を含む）は、他の方法で示されていなければ、この明細書で例示されたこの発明の具体的な実現化例における機能を果たす開示された構造に、構造的に等価でなくても、説明された構成要素の特定された機能を果たす（つまり機能的に等価である）いかなる構成要素にも対応することが、意図されている。加えて、この発明の特徴をいくつかの実現化例の１つのみに関して開示したかもしれないが、このような特徴は、いかなる所与のまたは特定の応用にとって望ましくかつ有利であれば、他の実現化例の１つまたはそれ以上の他の特徴と組み合わされてもよい。さらに、含む(include)という用語が詳細な説明および特許請求の範囲双方で用いられる限り、そのような用語は、含む(comprise)という用語と同様に包括的であることが意図される。
【００３７】
【産業上の利用可能性】
メモリ素子および関連した方法を、フラッシュメモリ素子の分野で使用し、低電力供給条件下でメモリセルを読出す正確な方法を提供することができるであろう。
【図面の簡単な説明】
【図１】 メモリ素子の配置例を概略的に示した平面図である。
【図２】 メモリ回路の中心部の例を示した概略図である。
【図３】 従来の積層ゲートメモリセルの部分断面図である。
【図４】 メモリセルならびに関連したデコーディングおよびカスコード回路を含むメモリ素子の一部の概略図である。
【図５】 この発明の一局面と関連する、メモリセルを読出すための、例示の昇圧器を含むメモリ素子の概略図である。
【図６】 この発明に従った別のメモリ素子の例の概略図である。
【図７】 この発明の別の局面に従って、メモリセルに記憶されたデータを読出す方法の例を示すフロー図である。

Claims (8)

1. データを記憶するようにされた複数のメモリセルを有するメモリ素子であって、
   ノード（Ａ）と電気通信する少なくとも１つのメモリセル（２０２）を含み、前記メモリセルは、第１の電圧がビット線電圧として前記メモリセルに印加されたとき、読出し動作中に、前記メモリセルに記憶されたデータに関連した２進値を示す電流を検知するように動作し、前記ビット線電圧はノード（Ａ）における電圧に基づいて生成され、
   前記メモリ素子はさらに、
   ノード（Ａ）と電源電圧との間に接続され、読出し動作中に昇圧された電圧をノードに与えるように動作する昇圧器（２２０）を含み、昇圧された電圧は電源電圧より高く、前記第１の電圧は昇圧された電圧に基づいて決定される電圧であり、前記昇圧器は、前記メモリセルの構造に従っておよび／または前記メモリ素子の定格電源電圧範囲に従って、前記第１の電圧を前記ビット線電圧として印加し得るように、昇圧の量を決定し、
   前記昇圧器（２２０）はノード（Ａ）に結合された第１の端子と第１の信号に結合された第２の端子（２２６）とを有するキャパシタ（２２２）と、ノード（Ａ）に結合された第１の端子（２３２）と電源電圧に結合された第２の端子（２３４）とを有するスイッチ（２３０）とを含み、
   第１の信号（２２８）は、正の電圧がキャパシタ（２２２）の第２の端子（２２６）に印加される第１の状態と、およそゼロの電圧がキャパシタ（２２２）の第２の端子（２２６）に印加される第２の状態とを有し、
   スイッチ（２３０）は、第１の信号（２２８）が第１の状態にあるときノード（Ａ）を電源電圧から切断し、第１の信号（２２８）が第２の状態にあるときノード（Ａ）を電源電圧に接続し、それにより、第１の信号（２２８）が第２の状態にあるときノード（Ａ）はおよそ電源電圧であり、第１の信号（２２８）が第１の状態にあるときノード（Ａ）は電源電圧よりも高い昇圧された電圧である、メモリ素子。
2. キャパシタ（２２２）は、第１の信号（２２８）が第２の状態にあるとき電源電圧にほぼ等しい電圧を獲得し、キャパシタ（２２２）は、第１の信号（２２８）が第１の状態にあるとき電源電圧を上回るようにノード（Ａ）の電圧を昇圧する、請求項１に記載のメモリ素子。
3. 前記ノード（Ａ）と前記少なくとも１つのメモリセル（２０２）との間に接続され、読出し動作中に前記少なくとも１つのメモリセル（２０２）を選択するようにされたデコーダ（２１４）をさらに含む、請求項２に記載のメモリ素子。
4. データを記憶するようにされた複数のメモリセルを有するメモリ素子であって、
   ノード（Ａ）と電気通信する少なくとも１つのメモリセル（２０２）を含み、前記メモリセルは、第１の電圧がビット線電圧として前記メモリセルに印加されたとき、読出し動作中に、前記メモリセルに記憶されたデータに関連した２進値を示す電流を検知するように動作し、前記ビット線電圧はノード（Ａ）における電圧に基づいて生成され、
   前記メモリ素子はさらに、
   ノード（Ａ）と電源電圧との間に接続され、読出し動作中に昇圧された電圧をノードに与えるように動作する昇圧器（２２０）を含み、昇圧された電圧は電源電圧より高く、前記第１の電圧は昇圧された電圧に基づいて決定される電圧であり、前記昇圧器は、前記メモリセルの構造に従っておよび／または前記メモリ素子の定格電源電圧範囲に従って、前記第１の電圧を前記ビット線電圧として印加し得るように、昇圧の量を決定し、
   前記昇圧器（２２０）は、読出し動作中に昇圧された電圧をノード（Ａ）に与えるように動作するキャパシタ（２２２）を含む、メモリ素子。
5. 前記昇圧器（２２０）は、キャパシタ（２２２）をほぼ電源電圧まで充電するために、第１のスイッチ状態で電源電圧にほぼ等しい第１の電圧をキャパシタ（２２２）の第１の端子（２２４）へ選択的に印加するように動作するスイッチ（２３０）と、読出し動作中に昇圧された電圧をノード（Ａ）に与えるために、第２のスイッチ状態で電源電圧にほぼ等しい第２の電圧をキャパシタ（２２２）の第２の端子（２２６）へ選択的に印加するように動作する第１の信号（２２８）とをさらに含む、請求項４に記載のメモリ素子。
6. メモリ素子におけるメモリセル（２０２）に記憶されたデータを読出す方法（３００）であって、
   昇圧された電圧をメモリセル（２０２）と電気通信するノード（Ａ）に印加するステップ（３０６）を含み、昇圧された電圧は電源電圧よりも高く、
   前記方法はさらに、
   読出し動作中にメモリセル（２０２）に記憶されたデータと関連した２進値を示すために、昇圧された電圧を用いてメモリセル（２０２）と関連した電流を検知するステップ（３１０）を含み、前記昇圧された電圧を印加するステップは、前記メモリセルの構造に従っておよび／または前記メモリ素子の定格電源電圧範囲に従って、記憶されたデータと関連した２進値を示すように前記ビット線電圧を印加し得るように、昇圧の量を決定し、
   昇圧された電圧を前記ノード（Ａ）に印加するステップは、
   ノード（Ａ）と関連した第１の端子（２２４）を有するキャパシタ（２２２）を電源電圧とほぼ等しい電圧まで充電するステップ（３０４）と、
   キャパシタをノード（Ａ）と正の電圧との間に結合するステップ（３０６）とを含み、キャパシタ（２２２）の第１の端子（２２４）は電源電圧とほぼ等しい電圧に結合され、キャパシタ（２２２）の第２の端子（２２６）は正の電圧に結合され、第１の端子（２２４）は電源電圧よりも高い電圧に昇圧される、メモリ素子におけるメモリセルに記憶されたデータを読出す方法。
7. 前記キャパシタ（２２２）を充電するステップおよびキャパシタ（２２２）をノード（Ａ）と正の電圧との間に結合するステップは、各読出し動作に対し繰返される、請求項６に記載の方法（３００）。
8. 前記キャパシタ（２２２）を充電するステップ（３０４）は、キャパシタ（２２２）を通して電源電圧にほぼ等しい電圧を印加するステップを含む、請求項６に記載の方法（３００）。

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