JP4104836B2 - 半導体メモリ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＭＩＳＦＥＴのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置とその製造方法に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＩＳＦＥＴとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ2としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。
【０００３】
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、一つのＭＩＳＦＥＴのチャネルボディを記憶ノードとして、１ビットのメモリセルを構成する半導体メモリは、古くは、１９７９年に提案されている（P.K.Chatterjee, et.al.,"Circuit Optimization of the taper isolated dynamic gain RAM cell for VLSI memories," ISSCC Tech. Dig. pp.22-23, Feb. 1979）。そのＭＩＳＦＥＴ構造は、ｐ型基板上にｎ型埋め込み層によって基板とは分離されたｐ型チャネルボディを持つ。記憶動作の原理は、ゲート電極からの容量カップリングによりｎ型埋め込み層のホールに対するバリア高さを制御して、基板からチャネルボディへのホールの注入と放出を制御するものである。
【０００５】
即ち、データ書き込み時は、ゲートからの容量カップリングによりｎ型埋め込み層の電位を下げて、基板からチャネルボディへのホール注入を行う。従ってチャネルボディのホール蓄積状態とホール放出状態とを２値データとして記憶することになる。データ保持状態では、ゲートからの容量カップリングによりｎ型埋め込み層の電位を上げて、チャネルボディのホールが放出されないようにする。
【０００６】
この方式では、ゲートからのｎ型埋め込み層の電位制御を行うために、ｎ型埋め込み層は空乏化してはならず、多数キャリアである電子の存在が不可欠である。従って、ｎ型のドレイン、ソース拡散層の間はこのｎ型埋め込み層により短絡された形になる。チャネル長が数μｍオーダーと大きい場合には、チャネルのオンオフによる抵抗変化に比べて、ｎ型埋め込み層による短絡抵抗の影響を相対的に小さいものとすることが可能であるとしても、現在のようなサブμｍのチャネル長を持つＭＩＳＦＥＴに適用した場合には、ｎ型埋め込み層によるソース、ドレイン間短絡抵抗が無視できず、動作不能となる。
【０００７】
【発明が解決しようとする課題】
一つのＭＩＳＦＥＴにより１ビットのメモリセルを構成する方式は、その他にも種々提案されているが、トランジスタ構造が複雑であったり、制御が複雑である等の難点があった。
【０００８】
この発明は、単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置とその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、１ビットのメモリセルが、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成され、前記ＭＩＳＦＥＴはチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶するものであって、前記ＭＩＳＦＥＴは、チャネルボディとなる第１導電型の第１の半導体層と、この第１の半導体層の底面に接してビルトインポテンシャルにより空乏化する第２導電型の第２の半導体層と、この第２の半導体層の底面に接する第１導電型の第３の半導体層と、前記第１の半導体層の上面にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体層の上面から第２の半導体層に達する深さに形成されたソース及びドレイン拡散層と、前記ゲート電極直下の半導体層内に絶縁膜で囲まれた状態で埋め込まれ、上端が前記絶縁膜を介して前記第１の半導体層に対向する補助ゲート電極とを有することを特徴とする。
【００１０】
この発明において具体的には、第１データ状態は、ＭＩＳトランジスタを５極管動作させることによりドレイン接合近傍でインパクトイオン化を起こすことにより書き込まれ、第２データ状態は、第１のゲートからの容量結合により所定電位が与えられた半導体層とドレインとの間に順方向バイアスを与えることにより書き込まれる。従ってＭＩＳＦＥＴのソースは、接地電位等の固定電位のまま、データの書き込み、読み出しが行われる。
或いはまた、第１データ状態の書き込み法として、ゲートにより誘起されるドレインリーク（ＧＩＤＬ：Ｇａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流を利用することもできる。
【００１１】
この発明によると、一つのメモリセルは、単純なＭＩＳＦＥＴにより形成される。ＭＩＳＦＥＴは、ゲート電極下にｐｎｐ（又はｎｐｎ）構造を有し、その中間層がビルトインポテンシャルにより空乏化することでフローティングになるチャネルボディを持つ。またＭＩＳＦＥＴは、そのチャネルボディの電位状態によりデータ記憶を行うが、データ書き込みには基板からのキャリア注入によらず、ソースを固定電位として、ドレイン接合の逆バイアス及び順バイアスを利用することができる。従ってドレインに接続されたビット線とゲートに接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が可能である。基板からチャネルボディへのキャリア注入、放出を利用する従来方式と異なり、任意ビット単位でのデータ書き換えも可能である。
【００１２】
この発明において好ましくは、補助ゲート電極が、ソース及びドレイン拡散層の間に、第１の半導体層と第２の半導体層のｐｎ接合が両側に残るように埋め込まれるのとする。補助ゲート電極の下端は、第２の半導体層内に位置してもよいし、第３の半導体層に達する深さとしてもよい。
【００１４】
この発明はまた、上述した半導体メモリ装置の製造方法であって、第１導電型の半導体基板にトレンチを形成する工程と、前記トレンチの内壁に絶縁膜を形成した後、前記トレンチ内に途中の深さまで補助ゲート電極を埋め込む工程と、前記補助ゲート電極の上面に第１のゲート絶縁膜を形成した後、トレンチの側壁を露出させた状態で水素ガス中での熱処理を行って、前記トレンチの上部を前記半導体基板材料の流動により覆う工程と、前記半導体基板の表面部に不純物を導入して、チャネルボディとなる第１導電型の第１の半導体層を形成する工程と、前記半導体基板の前記第１の半導体層の直下に不純物のイオン注入を行って、ビルトインポテンシャルにより空乏化する第２導電型の第２の半導体層を形成する工程と、前記トレンチを覆う第１の半導体層の表面に第２のゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板に不純物のイオン注入を行って、前記第２の半導体層に達する深さで第２導電型のソース及びドレイン拡散層を形成する工程とを有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、基本的な実施の形態によるＤＲＡＭセルの構造を示している。メモリセルＭＣは、ｎチャネルＭＩＳＦＥＴにより構成されている。ｐ型シリコン基板１０の上にｎ型層１１とｐ型層１２が積層された構造を有し、ｐ型層１２をチャネルボディとしてこの上にゲート絶縁膜１３を介してゲート電極１４が形成されている。ゲート電極１４に自己整合されてｎ型ドレイン、ソース拡散層１５，１６が形成されている。
【００１６】
ｐ型層１２、ｎ型層１１及びｐ型基板１０により構成されるｐｎｐ構造は、ｎ型層１１がビルトインポテンシャルにより完全空乏化するように、不純物濃度と厚みが調整される。具体的にこの構造をイオン注入のみで形成するためには、ｐ型シリコン基板１０は比較的低濃度のものとし、その表面部にボロン等のｐ型不純物をイオン注入して、チャネルボディとして必要なしきい値を得るに適当な濃度のｐ型層１２を形成する。更にこのｐ型層１２の直下に砒素等のｎ型不純物をイオン注入して、ｎ型層１１を形成する。これらのイオン注入工程の前後は問わない。
【００１７】
そして、ｐ型層１２とｎ型層１１の不純物濃度及びｎ型層１１の厚みを最適設定することにより、ｎ型層１１がビルトインポテンシャルにより完全空乏化するようにする。ドレイン、ソース拡散層１５，１６は、表面からｎ型層１１に達する深さに形成する。このとき、ソース、ドレイン拡散層１５，１６の下にあるｎ型層１１の部分は、基板１０との間でのみｐｎ接合を形成することになるが、この部分も基板１０との間のビルトインポテンシャルで空乏化させることが好ましい。チャネル幅方向（即ちも図の紙面に直交する方向）については、素子分離絶縁膜で隣接セルとの分離を行ったとすると、ｐ型層１２は、空乏化したｎ型層１２と、ドレイン、ソース拡散層１５，１６及び素子分離絶縁膜により、他から電気的に分離されたフローティング状態になる。
【００１８】
このメモリセルＭＣをマトリクス配列する場合、ゲート電極１４はワード線ＷＬに接続され、ソース拡散層１６は固定電位線ＳＬ（接地電位線）に接続され、ドレイン拡散層１５はビット線ＢＬに接続される。この様に構成されるセルアレイの単位セルの等価回路は図２のようになる。
【００１９】
このｎチャネル型ＭＩＳＦＥＴからなるＤＲＡＭセルの動作原理は、フローティングのチャネルボディ（他から分離されたｐ型層１２）の電位制御を利用する。即ち、ＭＩＳＦＥＴを５極管領域で動作させることにより、ドレイン拡散層１５から大きな電流を流し、ドレイン接合近傍でインパクトイオン化を起こすと、チャネルボディが多数キャリアであるホールを保持した第１の電位状態に設定することができる。この状態を例えばデータ“１”とする。ドレイン拡散層１５とｐ型層１２の間のｐｎ接合を順方向バイアスして、ｐ型層１２のホールを放出させることにより、ｐ型層１２をより低電位にした第２の電位状態をデータ“０”とする。この間、ソース拡散層１６は、固定電位例えば接地電位に保持される。
【００２０】
データ“０”，“１”は、チャネルボディの電位の差として、従ってＭＩＳＦＥＴのしきい値電圧の差として記憶される。即ち、ホール蓄積によりボディの電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。ボディに多数キャリアであるホールを蓄積した“１”データ状態を保持するために、ワード線には負のバイアス電圧を印加する。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わらない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００２１】
データ読み出しの方式には、いくつか考えられる。ワード線電位ＶＷＬとチャネルボディ電位ＶＢの関係は、データ“０”，“１”との関係で図３のようになる。従って例えば、データ読み出しの第１の方法は、ワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。
【００２２】
第２の読み出し方式は、ワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、ワード線ＷＬを立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。
【００２３】
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのボディのみからホールを放出させるには、ワード線ＷＬとボディの間の容量結合が本質的になる。データ“１”でボディにホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・基板間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。
【００２４】
以上のように、この実施の形態によると。単純な構造のＭＩＳＦＥＴによりＤＲＡＭセルが構成される。埋め込みｎ型層１１は、従来技術で説明した方式のように基板からのキャリア注入のために電位制御するという必要がなく、ビルトインポテンシャルで空乏化された状態とする。従って、短チャネルのＭＩＳＦＥＴであっても、ｎ型層１１によるソース、ドレインの短絡抵抗は問題にならず、微細化が可能である。
また、ドレイン、ソース拡散層１５，１６の直下のｎ型層１１部分も空乏化させれば、ドレイン、ソース拡散層１５，１６の接合容量が小さいものとなり、ＳＯＩ基板を用いた場合と同様に、特性改善が図られる。
【００２５】
［実施の形態２］
図４は、より具体的な実施の形態のセルアレイについて、ビット線方向に並ぶ２ビット分の断面構造を示している。但し、図１と対応する部分には図１と同一符号を付してある。ｐ型シリコン基板１０は、素子分離絶縁膜２１により例えば、２ビット分（二つのＭＩＳＦＥＴ）の範囲が島状の素子形成領域として区画される。ｎ型層１１は、実施の形態１で説明したと同様に、基板１０にイオン注入により形成され、この上にチャネルボディとなるｐ型層１２が形成される。ｎ型層１１を空乏化させる条件とすることも、実施の形態１と同様である。
【００２６】
ゲート電極１４は、シリコン窒化膜２２により上面及び側面が覆われた状態で、紙面に直交する方向に連続的にパターニングされて、ワード線となる。ドレイン拡散層１５及びソース拡散層１６は、ｎ型層１１に達する深さの高濃度（ｎ+）拡散層１５ａ，１６ａと、これより低濃度で浅い（ｎ型層１１に達しない）拡張領域１５ｂ，１６ｂを持つ。具体的に拡張領域１５ｂ，１６ｂは、ゲート電極１４の側面にシリコン窒化膜を形成する前にイオン注入を行うことで形成され、高濃度拡散層１５ａ，１６ａはゲート電極１４の側面にシリコン窒化膜を形成した後にイオン注入を行うことで形成される。
【００２７】
この例では、ソース拡散層１６は二つのＭＩＳＦＥＴで共有されている。ソース拡散層１６は例えば、図の紙面に直交する方向に連続的に形成して、固定電位線としてもよいし、或いは上部に別途固定電位線を配設して、これに接続してもよい。素子形成された基板上は層間絶縁膜２３で覆われ、この上にビット線２４が配設される。ビット線２４は、層間絶縁膜２３に開けられたコンタクト孔を介してドレイン拡散層１５に接続される。
【００２８】
［実施の形態３］
ここまで説明したＤＲＡＭセルは、その動作原理上、データ“０”，“１”のしきい値電圧差をどれだけ大きくできるかが重要なポイントとなる。上記した動作原理から明らかなように、ゲートからの容量結合によりボディ電位を制御することでデータの書き込み及び保持特性が決まるが、ボディ電位に対してしきい値電圧はほぼ平方根で効いてくるため、“０”，“１”データの大きなしきい値電圧差を実現することは容易ではない。しかも、上述した書き込み動作では、“０”書き込みのメモリセルは３極管動作し、チャネルが形成されるとゲート電極とボディは容量結合しなくなり、ボディ電位の制御ができなくなる。
【００２９】
そこでこの発明において、好ましくは、チャネル形成に利用される主ゲート電極とは別に、ＭＩＳＦＥＴのチャネルボディに容量結合してボディ電位を制御するための補助ゲート電極を設ける。図５及び図６は、その様な実施の形態のセル構造を図４に対応させて示している。
【００３０】
図示のようにゲート電極１４の直下のｐ型層１２内に、補助ゲート電極３１が埋め込まれている。補助ゲート電極３１の周囲は絶縁膜３２で囲まれている。補助ゲート電極３１の幅（ビット線方向の幅）は、主ゲート電極１４のそれより小さく、その両側にｐ型層１２とｎ型層１１のｐｎ接合が残る状態とする。これにより、ｎ型層１１は、ｐ型層１２との間のビルトインポテンシャルにより空乏化する。
【００３１】
補助ゲート電極３１の上端は、絶縁膜３２を介してｐ型層１２に対向し、ｐ型層１２に対して容量カップリングにより電位制御できれるようになっている。補助ゲート電極３１がｐ型層１２に対向する部分の絶縁膜３２（ゲート絶縁膜）は、主ゲート電極１４側のゲート絶縁膜１３と同じ膜厚でもよいが、ｐ型層１２の補助ゲート電極３１側の絶縁膜３２は、ｐ型層１２に対する容量結合の大きさを最適化するように膜厚が決定される。従って例えば、主ゲート電極１４側のゲート絶縁膜１３よりも厚くされる。
【００３２】
図５の場合、補助ゲート電極３１の底面は、ｐ型基板１０に達する深さとしており、図６の場合は、補助ゲート電極３１の底面がｎ型層１１内に位置するようにしている。図５の構造にすると、ｎ型埋め込み層１１によるｐ型層１２の分離特性を劣化させることなく、補助ゲート電極３１を動作させることが可能になる。また図６の構造にすると、ｎ型埋め込み層１１が補助ゲート電極３１で分断されるため、ドレイン・ソース分離特性が向上する。
【００３３】
補助ゲート電極３１は例えば、主ゲート電極１４によるワード線と並行する補助ワード線として連続的に形成することができる。補助ゲート電極３１は例えば、ゲート電極１４と同期して駆動する。これにより、確実な書き込みを可能とし、且つ“０”，“１”データのしきい値電圧差を大きくすることができる。或いはまた、補助ゲート電極３１を例えばソース電位より低い固定電位として、チャネルボディの補助ゲート電極３１側を多数キャリア蓄積状態に保つことにより、同様に“０”，“１”データしきい値電圧差を大きくすることができる。
【００３４】
より具体的に説明すれば、ワード線ＷＬを負電位にして“１”データを保持するときに、対をなす補助ワード線にも負電位を与えることにより、“１”データの保持状態を良好に保つことができる。ワード線ＷＬの電位を上昇させてデータ書き込みを行う場合には、補助ワード線も上昇させることにより、容量結合によってチャネルボディ電位を上昇させることができ、確実なデータ書き込みを可能とする。“０”データ書き込みの場合には、ワード線ＷＬ側にチャネルが形成されても、補助ワード線によりチャネルボディ電位を高くすることができるから、確実な“０”データ書き込みができる。以上により、しきい値電圧差の大きい“０”，“１”データ記憶が可能になる。
【００３５】
また、非選択のワード線ＷＬには負電位を与えてデータ保持を行うが、このとき対をなす補助ワード線も負電位とすることによって、チャネルボディ電位を低く制御しているから、同じビット線に沿う他のメモリセルで“０”データ書き込みを行う場合に、“１”データを保持する非選択セルでのデータ破壊も確実に防止される。
【００３６】
［実施の形態４］
次に、図５のセル構造を例にとって、図７Ａ〜図７Ｆを用いてその具体的な製造工程を説明する。図７Ａに示すように、ｐ型シリコン基板１０にシリコン酸化膜パッド等のマスク（図示せず）を形成し、ＲＩＥにより、ｐ型シリコン基板１０をエッチングして、補助ゲート埋め込み用のトレンチ４１を形成する。続いて、トレンチ４１の側壁に絶縁膜３２ａを形成した後、多結晶シリコンを堆積し、エッチバックして、補助ゲート電極３１をトレンチの途中まで埋め込む。多結晶シリコンに代わって、高融点金属等の他の導体層を用いることもできる。
【００３７】
その後、埋め込んだ補助ゲート電極３１の上面にゲート絶縁膜となる絶縁膜３２ｂを形成する。この絶縁膜３２ａは、例えば低温ウェット酸化やＨＤＰ−ＣＶＤ等により、周囲の絶縁膜３２ａより厚く形成する。その後、補助ゲート電極３１上部のトレンチ側壁の薄い絶縁膜を除去した後、８００℃〜１０００℃の水素雰囲気での熱処理を行う。これにより、トレンチ４１の上部側壁からシリコンが流動して、図７Ｄに示すように、トレンチ４１の上部が基板１０と同じｐ型単結晶シリコン層４２で覆われて全体が平坦になった状態を得ることができる。
【００３８】
この様な水素熱処理により溝上部を覆う手法は、シリコン基板内部に空洞を閉じ込める技術として、本出願人により先に提案されている（特開２０００−１２８５８）。但し、エピタキシャル成長技術を利用して、トレンチ４１の側壁から横方向への結晶成長によりトレンチ４１の上部を閉じて、同様の構造を得ることもできる。
【００３９】
この後、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術により素子分離絶縁膜（図示せず）を形成した後、図７Ｅに示すように、砒素（又はリン）をイオン注入して、基板１０の内部にｎ型層１１を埋め込み形成する。ｎ型層１１により基板１０と分離された上部のｐ型層１２（特にトレンチ４１上部を覆うｐ型層４２の部分）がチャネルボディとして用いられるが、ｎ型層１１をビルトインポテンシャルで空乏化し且つ、必要なしきい値特性を得るためには、ｐ型層１２にボロンイオン注入を行って、不純物濃度を調整する。これにより、不純物濃度分布は、図８のようになる。ｎ型層１１を比較的低ドーズ量で形成するためには、ｐ型シリコン基板１０は低濃度であることが好ましい。そして、ｎ型層１１の上部にボロンイオン注入を行って、チャネルボディを必要なｐ型濃度とすることにより、ｎ型層１０をビルトインポテンシャルで空乏化することができる。
【００４０】
その後、図７Ｆに示すように、ＭＩＳＦＥＴを形成する。具体的にはゲート絶縁膜１３を形成し、その上にゲート電極材料とシリコン窒化膜２２ａを積層し、これらの積層膜をパターニングしてゲート電極１４を形成する。この状態でイオン注入を行って、ドレイン、ソースのｎ+型層１５ａ，１６ａを形成する。更にゲート電極１４の側壁を覆うシリコン窒化膜２２ｂを形成し、この状態でイオン注入を行って浅い拡張領域１５ｂ，１６ｂを形成する。この後、工程図は示さないが、層間絶縁膜を堆積し、コンタクト孔あけを行い、ビット線を形成する。
【００４１】
上では、埋め込み補助ゲート電極３１を備えたＤＲＡＭセルの製造工程を説明したが、図４に示した補助ゲート電極のないセル構造の場合にも、補助ゲート電極の埋め込み工程を除いて、同様の工程を適用することができる。
【００４２】
［実施の形態５］
図４〜図６では、ビット線方向について２ビット単位で素子分離した構造を示したが、ソース拡散層だけでなく、ドレイン拡散層をも隣接セルで共有する形にすれば、ビット線方向の素子分離は要らない。この場合には、セルアレイの単位セル面積をより小さいものとすることが可能になる。
【００４３】
図９は、その様な実施の形態のセルアレイのレイアウトであり、図１０Ａ及び図１０Ｂは、図９のＡ−Ａ’及びＢ−Ｂ’断面図である。ＭＩＳＦＥＴ構造は、補助ゲート電極がない図４の構造と基本的に同じ場合を示している。但し、ドレイン、ソース拡散層１５，１６は、単層としている。素子分離絶縁膜２１は、図９に示すように、最小加工寸法をＦとして、１Ｆ×３Ｆの大きさの矩形パターンでマトリクス配列された状態に埋め込まれる。そして、各矩形の素子分離絶縁膜の両端部を横切って連続するように、ゲート電極１４をパターニングして、ライン／スペースが１Ｆ／１Ｆのワード線ＷＬが形成される。
【００４４】
このようにワード線ＷＬを形成した後にイオン注入によりドレイン、ソース拡散層１５，１６を形成すれば、ソース拡散層１６は、ワード線ＷＬと並行して連続して共通ソース線ＳＬとなり、且つビット線方向には隣接セルで共有される。ドレイン拡散層１５は、ワード線ＷＬ方向には素子分離絶縁膜２１により隣接セルと分離され、ビット線ＢＬ方向には隣接セルで共有する形で形成される。図では、ビット線２４も、ライン／スペースが１Ｆ／１Ｆで形成した場合を示している。また図１０Ａに示すように、ビット線コンタクト孔には、コンタクトプラグ５１を埋め込んでいる。
【００４５】
この様なセルアレイ構成とすれば、図９に破線で示したように、単位セル面積は、４Ｆ2となり、高密度のＤＲＡＭセルアレイを得ることができる。セルアレイの等価回路は、図１１のようになる。
【００４６】
この発明は上記実施の形態に限られない。例えば、図１２は、図４の構造を基本として、ソース拡散層１６を共通接続するための配線２５を形成した例を示している。同様の構造は、図６や図７等に示すセルについても適用することができる。
また上記実施の形態では、ｎチャネルＭＩＳＦＥＴを用いたが、ｐチャネルＭＩＳＦＥＴを用いることもできる。また実施の形態では、フローティングのチャネルボディを得る方法として、イオン注入によりｐｎｐ構造を作るようにしたが、エピタキシャル成長を利用して同様の構造を得ることも可能である。
【００４７】
【発明の効果】
以上述べたようにこの発明によれば、単純な構造のＭＩＳＦＥＴをメモリセルとし、そのチャネルボディの電位状態によりダイナミックにデータ記憶を行うようにした、高集積化可能な半導体メモリ装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図２】同ＤＲＡＭセルの等価回路である。
【図３】同ＤＲＡＭセルのメモリ動作を説明するための特性図である。
【図４】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図５】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図６】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図７Ａ】実施の形態の製造工程における補助ゲート電極埋め込み用トレンチの形成工程を示す断面図である。
【図７Ｂ】同製造工程における補助ゲート電極埋め込み工程を示す断面図である。
【図７Ｃ】同製造工程における補助ゲートのゲート絶縁膜形成工程を示す断面図である。
【図７Ｄ】同製造工程におけるトレンチ埋め込み工程を示す断面図である。
【図７Ｅ】同製造工程におけるｎ型層イオン注入工程を示す断面図である。
【図７Ｆ】同製造工程におけるＭＩＳＦＥＴ形成工程を示す断面図である。
【図８】同製造工程によるチャネルボディ領域の不純物濃度分布を示す図である。
【図９】他の実施の形態によるＤＲＡＭセルアレイのレイアウトを示す図である。
【図１０Ａ】図９のＡ−Ａ’断面図である。
【図１０Ｂ】図９のＢ−Ｂ’断面図である。
【図１１】同ＤＲＡＭセルアレイの等価回路である。
【図１２】他の実施の形態によるＤＲＡＭセルの構造を示す図である。
【符号の説明】
１０…ｐ型シリコン基板、１１…ｎ型層、１２…ｐ型層（チャネルボディ）、１３…ゲート絶縁膜、１４…ゲート電極、１５（１５ａ，１５ｂ）…ドレイン拡散層、１６（１６ａ，１６ｂ）…ソース拡散層、２１…素子分離絶縁膜、２２…シリコン窒化膜、２３…層間絶縁膜、２４…ビット線、３１…補助ゲート電極、３２…絶縁膜。
【発明の属する技術分野】
この発明は、ＭＩＳＦＥＴのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置とその製造方法に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＩＳＦＥＴとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ2としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。
【０００３】
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、一つのＭＩＳＦＥＴのチャネルボディを記憶ノードとして、１ビットのメモリセルを構成する半導体メモリは、古くは、１９７９年に提案されている（P.K.Chatterjee, et.al.,"Circuit Optimization of the taper isolated dynamic gain RAM cell for VLSI memories," ISSCC Tech. Dig. pp.22-23, Feb. 1979）。そのＭＩＳＦＥＴ構造は、ｐ型基板上にｎ型埋め込み層によって基板とは分離されたｐ型チャネルボディを持つ。記憶動作の原理は、ゲート電極からの容量カップリングによりｎ型埋め込み層のホールに対するバリア高さを制御して、基板からチャネルボディへのホールの注入と放出を制御するものである。
【０００５】
即ち、データ書き込み時は、ゲートからの容量カップリングによりｎ型埋め込み層の電位を下げて、基板からチャネルボディへのホール注入を行う。従ってチャネルボディのホール蓄積状態とホール放出状態とを２値データとして記憶することになる。データ保持状態では、ゲートからの容量カップリングによりｎ型埋め込み層の電位を上げて、チャネルボディのホールが放出されないようにする。
【０００６】
この方式では、ゲートからのｎ型埋め込み層の電位制御を行うために、ｎ型埋め込み層は空乏化してはならず、多数キャリアである電子の存在が不可欠である。従って、ｎ型のドレイン、ソース拡散層の間はこのｎ型埋め込み層により短絡された形になる。チャネル長が数μｍオーダーと大きい場合には、チャネルのオンオフによる抵抗変化に比べて、ｎ型埋め込み層による短絡抵抗の影響を相対的に小さいものとすることが可能であるとしても、現在のようなサブμｍのチャネル長を持つＭＩＳＦＥＴに適用した場合には、ｎ型埋め込み層によるソース、ドレイン間短絡抵抗が無視できず、動作不能となる。
【０００７】
【発明が解決しようとする課題】
一つのＭＩＳＦＥＴにより１ビットのメモリセルを構成する方式は、その他にも種々提案されているが、トランジスタ構造が複雑であったり、制御が複雑である等の難点があった。
【０００８】
この発明は、単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置とその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、１ビットのメモリセルが、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成され、前記ＭＩＳＦＥＴはチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶するものであって、前記ＭＩＳＦＥＴは、チャネルボディとなる第１導電型の第１の半導体層と、この第１の半導体層の底面に接してビルトインポテンシャルにより空乏化する第２導電型の第２の半導体層と、この第２の半導体層の底面に接する第１導電型の第３の半導体層と、前記第１の半導体層の上面にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体層の上面から第２の半導体層に達する深さに形成されたソース及びドレイン拡散層と、前記ゲート電極直下の半導体層内に絶縁膜で囲まれた状態で埋め込まれ、上端が前記絶縁膜を介して前記第１の半導体層に対向する補助ゲート電極とを有することを特徴とする。
【００１０】
この発明において具体的には、第１データ状態は、ＭＩＳトランジスタを５極管動作させることによりドレイン接合近傍でインパクトイオン化を起こすことにより書き込まれ、第２データ状態は、第１のゲートからの容量結合により所定電位が与えられた半導体層とドレインとの間に順方向バイアスを与えることにより書き込まれる。従ってＭＩＳＦＥＴのソースは、接地電位等の固定電位のまま、データの書き込み、読み出しが行われる。
或いはまた、第１データ状態の書き込み法として、ゲートにより誘起されるドレインリーク（ＧＩＤＬ：Ｇａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流を利用することもできる。
【００１１】
この発明によると、一つのメモリセルは、単純なＭＩＳＦＥＴにより形成される。ＭＩＳＦＥＴは、ゲート電極下にｐｎｐ（又はｎｐｎ）構造を有し、その中間層がビルトインポテンシャルにより空乏化することでフローティングになるチャネルボディを持つ。またＭＩＳＦＥＴは、そのチャネルボディの電位状態によりデータ記憶を行うが、データ書き込みには基板からのキャリア注入によらず、ソースを固定電位として、ドレイン接合の逆バイアス及び順バイアスを利用することができる。従ってドレインに接続されたビット線とゲートに接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が可能である。基板からチャネルボディへのキャリア注入、放出を利用する従来方式と異なり、任意ビット単位でのデータ書き換えも可能である。
【００１２】
この発明において好ましくは、補助ゲート電極が、ソース及びドレイン拡散層の間に、第１の半導体層と第２の半導体層のｐｎ接合が両側に残るように埋め込まれるのとする。補助ゲート電極の下端は、第２の半導体層内に位置してもよいし、第３の半導体層に達する深さとしてもよい。
【００１４】
この発明はまた、上述した半導体メモリ装置の製造方法であって、第１導電型の半導体基板にトレンチを形成する工程と、前記トレンチの内壁に絶縁膜を形成した後、前記トレンチ内に途中の深さまで補助ゲート電極を埋め込む工程と、前記補助ゲート電極の上面に第１のゲート絶縁膜を形成した後、トレンチの側壁を露出させた状態で水素ガス中での熱処理を行って、前記トレンチの上部を前記半導体基板材料の流動により覆う工程と、前記半導体基板の表面部に不純物を導入して、チャネルボディとなる第１導電型の第１の半導体層を形成する工程と、前記半導体基板の前記第１の半導体層の直下に不純物のイオン注入を行って、ビルトインポテンシャルにより空乏化する第２導電型の第２の半導体層を形成する工程と、前記トレンチを覆う第１の半導体層の表面に第２のゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板に不純物のイオン注入を行って、前記第２の半導体層に達する深さで第２導電型のソース及びドレイン拡散層を形成する工程とを有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、基本的な実施の形態によるＤＲＡＭセルの構造を示している。メモリセルＭＣは、ｎチャネルＭＩＳＦＥＴにより構成されている。ｐ型シリコン基板１０の上にｎ型層１１とｐ型層１２が積層された構造を有し、ｐ型層１２をチャネルボディとしてこの上にゲート絶縁膜１３を介してゲート電極１４が形成されている。ゲート電極１４に自己整合されてｎ型ドレイン、ソース拡散層１５，１６が形成されている。
【００１６】
ｐ型層１２、ｎ型層１１及びｐ型基板１０により構成されるｐｎｐ構造は、ｎ型層１１がビルトインポテンシャルにより完全空乏化するように、不純物濃度と厚みが調整される。具体的にこの構造をイオン注入のみで形成するためには、ｐ型シリコン基板１０は比較的低濃度のものとし、その表面部にボロン等のｐ型不純物をイオン注入して、チャネルボディとして必要なしきい値を得るに適当な濃度のｐ型層１２を形成する。更にこのｐ型層１２の直下に砒素等のｎ型不純物をイオン注入して、ｎ型層１１を形成する。これらのイオン注入工程の前後は問わない。
【００１７】
そして、ｐ型層１２とｎ型層１１の不純物濃度及びｎ型層１１の厚みを最適設定することにより、ｎ型層１１がビルトインポテンシャルにより完全空乏化するようにする。ドレイン、ソース拡散層１５，１６は、表面からｎ型層１１に達する深さに形成する。このとき、ソース、ドレイン拡散層１５，１６の下にあるｎ型層１１の部分は、基板１０との間でのみｐｎ接合を形成することになるが、この部分も基板１０との間のビルトインポテンシャルで空乏化させることが好ましい。チャネル幅方向（即ちも図の紙面に直交する方向）については、素子分離絶縁膜で隣接セルとの分離を行ったとすると、ｐ型層１２は、空乏化したｎ型層１２と、ドレイン、ソース拡散層１５，１６及び素子分離絶縁膜により、他から電気的に分離されたフローティング状態になる。
【００１８】
このメモリセルＭＣをマトリクス配列する場合、ゲート電極１４はワード線ＷＬに接続され、ソース拡散層１６は固定電位線ＳＬ（接地電位線）に接続され、ドレイン拡散層１５はビット線ＢＬに接続される。この様に構成されるセルアレイの単位セルの等価回路は図２のようになる。
【００１９】
このｎチャネル型ＭＩＳＦＥＴからなるＤＲＡＭセルの動作原理は、フローティングのチャネルボディ（他から分離されたｐ型層１２）の電位制御を利用する。即ち、ＭＩＳＦＥＴを５極管領域で動作させることにより、ドレイン拡散層１５から大きな電流を流し、ドレイン接合近傍でインパクトイオン化を起こすと、チャネルボディが多数キャリアであるホールを保持した第１の電位状態に設定することができる。この状態を例えばデータ“１”とする。ドレイン拡散層１５とｐ型層１２の間のｐｎ接合を順方向バイアスして、ｐ型層１２のホールを放出させることにより、ｐ型層１２をより低電位にした第２の電位状態をデータ“０”とする。この間、ソース拡散層１６は、固定電位例えば接地電位に保持される。
【００２０】
データ“０”，“１”は、チャネルボディの電位の差として、従ってＭＩＳＦＥＴのしきい値電圧の差として記憶される。即ち、ホール蓄積によりボディの電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。ボディに多数キャリアであるホールを蓄積した“１”データ状態を保持するために、ワード線には負のバイアス電圧を印加する。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わらない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００２１】
データ読み出しの方式には、いくつか考えられる。ワード線電位ＶＷＬとチャネルボディ電位ＶＢの関係は、データ“０”，“１”との関係で図３のようになる。従って例えば、データ読み出しの第１の方法は、ワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。
【００２２】
第２の読み出し方式は、ワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、ワード線ＷＬを立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。
【００２３】
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのボディのみからホールを放出させるには、ワード線ＷＬとボディの間の容量結合が本質的になる。データ“１”でボディにホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・基板間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。
【００２４】
以上のように、この実施の形態によると。単純な構造のＭＩＳＦＥＴによりＤＲＡＭセルが構成される。埋め込みｎ型層１１は、従来技術で説明した方式のように基板からのキャリア注入のために電位制御するという必要がなく、ビルトインポテンシャルで空乏化された状態とする。従って、短チャネルのＭＩＳＦＥＴであっても、ｎ型層１１によるソース、ドレインの短絡抵抗は問題にならず、微細化が可能である。
また、ドレイン、ソース拡散層１５，１６の直下のｎ型層１１部分も空乏化させれば、ドレイン、ソース拡散層１５，１６の接合容量が小さいものとなり、ＳＯＩ基板を用いた場合と同様に、特性改善が図られる。
【００２５】
［実施の形態２］
図４は、より具体的な実施の形態のセルアレイについて、ビット線方向に並ぶ２ビット分の断面構造を示している。但し、図１と対応する部分には図１と同一符号を付してある。ｐ型シリコン基板１０は、素子分離絶縁膜２１により例えば、２ビット分（二つのＭＩＳＦＥＴ）の範囲が島状の素子形成領域として区画される。ｎ型層１１は、実施の形態１で説明したと同様に、基板１０にイオン注入により形成され、この上にチャネルボディとなるｐ型層１２が形成される。ｎ型層１１を空乏化させる条件とすることも、実施の形態１と同様である。
【００２６】
ゲート電極１４は、シリコン窒化膜２２により上面及び側面が覆われた状態で、紙面に直交する方向に連続的にパターニングされて、ワード線となる。ドレイン拡散層１５及びソース拡散層１６は、ｎ型層１１に達する深さの高濃度（ｎ+）拡散層１５ａ，１６ａと、これより低濃度で浅い（ｎ型層１１に達しない）拡張領域１５ｂ，１６ｂを持つ。具体的に拡張領域１５ｂ，１６ｂは、ゲート電極１４の側面にシリコン窒化膜を形成する前にイオン注入を行うことで形成され、高濃度拡散層１５ａ，１６ａはゲート電極１４の側面にシリコン窒化膜を形成した後にイオン注入を行うことで形成される。
【００２７】
この例では、ソース拡散層１６は二つのＭＩＳＦＥＴで共有されている。ソース拡散層１６は例えば、図の紙面に直交する方向に連続的に形成して、固定電位線としてもよいし、或いは上部に別途固定電位線を配設して、これに接続してもよい。素子形成された基板上は層間絶縁膜２３で覆われ、この上にビット線２４が配設される。ビット線２４は、層間絶縁膜２３に開けられたコンタクト孔を介してドレイン拡散層１５に接続される。
【００２８】
［実施の形態３］
ここまで説明したＤＲＡＭセルは、その動作原理上、データ“０”，“１”のしきい値電圧差をどれだけ大きくできるかが重要なポイントとなる。上記した動作原理から明らかなように、ゲートからの容量結合によりボディ電位を制御することでデータの書き込み及び保持特性が決まるが、ボディ電位に対してしきい値電圧はほぼ平方根で効いてくるため、“０”，“１”データの大きなしきい値電圧差を実現することは容易ではない。しかも、上述した書き込み動作では、“０”書き込みのメモリセルは３極管動作し、チャネルが形成されるとゲート電極とボディは容量結合しなくなり、ボディ電位の制御ができなくなる。
【００２９】
そこでこの発明において、好ましくは、チャネル形成に利用される主ゲート電極とは別に、ＭＩＳＦＥＴのチャネルボディに容量結合してボディ電位を制御するための補助ゲート電極を設ける。図５及び図６は、その様な実施の形態のセル構造を図４に対応させて示している。
【００３０】
図示のようにゲート電極１４の直下のｐ型層１２内に、補助ゲート電極３１が埋め込まれている。補助ゲート電極３１の周囲は絶縁膜３２で囲まれている。補助ゲート電極３１の幅（ビット線方向の幅）は、主ゲート電極１４のそれより小さく、その両側にｐ型層１２とｎ型層１１のｐｎ接合が残る状態とする。これにより、ｎ型層１１は、ｐ型層１２との間のビルトインポテンシャルにより空乏化する。
【００３１】
補助ゲート電極３１の上端は、絶縁膜３２を介してｐ型層１２に対向し、ｐ型層１２に対して容量カップリングにより電位制御できれるようになっている。補助ゲート電極３１がｐ型層１２に対向する部分の絶縁膜３２（ゲート絶縁膜）は、主ゲート電極１４側のゲート絶縁膜１３と同じ膜厚でもよいが、ｐ型層１２の補助ゲート電極３１側の絶縁膜３２は、ｐ型層１２に対する容量結合の大きさを最適化するように膜厚が決定される。従って例えば、主ゲート電極１４側のゲート絶縁膜１３よりも厚くされる。
【００３２】
図５の場合、補助ゲート電極３１の底面は、ｐ型基板１０に達する深さとしており、図６の場合は、補助ゲート電極３１の底面がｎ型層１１内に位置するようにしている。図５の構造にすると、ｎ型埋め込み層１１によるｐ型層１２の分離特性を劣化させることなく、補助ゲート電極３１を動作させることが可能になる。また図６の構造にすると、ｎ型埋め込み層１１が補助ゲート電極３１で分断されるため、ドレイン・ソース分離特性が向上する。
【００３３】
補助ゲート電極３１は例えば、主ゲート電極１４によるワード線と並行する補助ワード線として連続的に形成することができる。補助ゲート電極３１は例えば、ゲート電極１４と同期して駆動する。これにより、確実な書き込みを可能とし、且つ“０”，“１”データのしきい値電圧差を大きくすることができる。或いはまた、補助ゲート電極３１を例えばソース電位より低い固定電位として、チャネルボディの補助ゲート電極３１側を多数キャリア蓄積状態に保つことにより、同様に“０”，“１”データしきい値電圧差を大きくすることができる。
【００３４】
より具体的に説明すれば、ワード線ＷＬを負電位にして“１”データを保持するときに、対をなす補助ワード線にも負電位を与えることにより、“１”データの保持状態を良好に保つことができる。ワード線ＷＬの電位を上昇させてデータ書き込みを行う場合には、補助ワード線も上昇させることにより、容量結合によってチャネルボディ電位を上昇させることができ、確実なデータ書き込みを可能とする。“０”データ書き込みの場合には、ワード線ＷＬ側にチャネルが形成されても、補助ワード線によりチャネルボディ電位を高くすることができるから、確実な“０”データ書き込みができる。以上により、しきい値電圧差の大きい“０”，“１”データ記憶が可能になる。
【００３５】
また、非選択のワード線ＷＬには負電位を与えてデータ保持を行うが、このとき対をなす補助ワード線も負電位とすることによって、チャネルボディ電位を低く制御しているから、同じビット線に沿う他のメモリセルで“０”データ書き込みを行う場合に、“１”データを保持する非選択セルでのデータ破壊も確実に防止される。
【００３６】
［実施の形態４］
次に、図５のセル構造を例にとって、図７Ａ〜図７Ｆを用いてその具体的な製造工程を説明する。図７Ａに示すように、ｐ型シリコン基板１０にシリコン酸化膜パッド等のマスク（図示せず）を形成し、ＲＩＥにより、ｐ型シリコン基板１０をエッチングして、補助ゲート埋め込み用のトレンチ４１を形成する。続いて、トレンチ４１の側壁に絶縁膜３２ａを形成した後、多結晶シリコンを堆積し、エッチバックして、補助ゲート電極３１をトレンチの途中まで埋め込む。多結晶シリコンに代わって、高融点金属等の他の導体層を用いることもできる。
【００３７】
その後、埋め込んだ補助ゲート電極３１の上面にゲート絶縁膜となる絶縁膜３２ｂを形成する。この絶縁膜３２ａは、例えば低温ウェット酸化やＨＤＰ−ＣＶＤ等により、周囲の絶縁膜３２ａより厚く形成する。その後、補助ゲート電極３１上部のトレンチ側壁の薄い絶縁膜を除去した後、８００℃〜１０００℃の水素雰囲気での熱処理を行う。これにより、トレンチ４１の上部側壁からシリコンが流動して、図７Ｄに示すように、トレンチ４１の上部が基板１０と同じｐ型単結晶シリコン層４２で覆われて全体が平坦になった状態を得ることができる。
【００３８】
この様な水素熱処理により溝上部を覆う手法は、シリコン基板内部に空洞を閉じ込める技術として、本出願人により先に提案されている（特開２０００−１２８５８）。但し、エピタキシャル成長技術を利用して、トレンチ４１の側壁から横方向への結晶成長によりトレンチ４１の上部を閉じて、同様の構造を得ることもできる。
【００３９】
この後、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術により素子分離絶縁膜（図示せず）を形成した後、図７Ｅに示すように、砒素（又はリン）をイオン注入して、基板１０の内部にｎ型層１１を埋め込み形成する。ｎ型層１１により基板１０と分離された上部のｐ型層１２（特にトレンチ４１上部を覆うｐ型層４２の部分）がチャネルボディとして用いられるが、ｎ型層１１をビルトインポテンシャルで空乏化し且つ、必要なしきい値特性を得るためには、ｐ型層１２にボロンイオン注入を行って、不純物濃度を調整する。これにより、不純物濃度分布は、図８のようになる。ｎ型層１１を比較的低ドーズ量で形成するためには、ｐ型シリコン基板１０は低濃度であることが好ましい。そして、ｎ型層１１の上部にボロンイオン注入を行って、チャネルボディを必要なｐ型濃度とすることにより、ｎ型層１０をビルトインポテンシャルで空乏化することができる。
【００４０】
その後、図７Ｆに示すように、ＭＩＳＦＥＴを形成する。具体的にはゲート絶縁膜１３を形成し、その上にゲート電極材料とシリコン窒化膜２２ａを積層し、これらの積層膜をパターニングしてゲート電極１４を形成する。この状態でイオン注入を行って、ドレイン、ソースのｎ+型層１５ａ，１６ａを形成する。更にゲート電極１４の側壁を覆うシリコン窒化膜２２ｂを形成し、この状態でイオン注入を行って浅い拡張領域１５ｂ，１６ｂを形成する。この後、工程図は示さないが、層間絶縁膜を堆積し、コンタクト孔あけを行い、ビット線を形成する。
【００４１】
上では、埋め込み補助ゲート電極３１を備えたＤＲＡＭセルの製造工程を説明したが、図４に示した補助ゲート電極のないセル構造の場合にも、補助ゲート電極の埋め込み工程を除いて、同様の工程を適用することができる。
【００４２】
［実施の形態５］
図４〜図６では、ビット線方向について２ビット単位で素子分離した構造を示したが、ソース拡散層だけでなく、ドレイン拡散層をも隣接セルで共有する形にすれば、ビット線方向の素子分離は要らない。この場合には、セルアレイの単位セル面積をより小さいものとすることが可能になる。
【００４３】
図９は、その様な実施の形態のセルアレイのレイアウトであり、図１０Ａ及び図１０Ｂは、図９のＡ−Ａ’及びＢ−Ｂ’断面図である。ＭＩＳＦＥＴ構造は、補助ゲート電極がない図４の構造と基本的に同じ場合を示している。但し、ドレイン、ソース拡散層１５，１６は、単層としている。素子分離絶縁膜２１は、図９に示すように、最小加工寸法をＦとして、１Ｆ×３Ｆの大きさの矩形パターンでマトリクス配列された状態に埋め込まれる。そして、各矩形の素子分離絶縁膜の両端部を横切って連続するように、ゲート電極１４をパターニングして、ライン／スペースが１Ｆ／１Ｆのワード線ＷＬが形成される。
【００４４】
このようにワード線ＷＬを形成した後にイオン注入によりドレイン、ソース拡散層１５，１６を形成すれば、ソース拡散層１６は、ワード線ＷＬと並行して連続して共通ソース線ＳＬとなり、且つビット線方向には隣接セルで共有される。ドレイン拡散層１５は、ワード線ＷＬ方向には素子分離絶縁膜２１により隣接セルと分離され、ビット線ＢＬ方向には隣接セルで共有する形で形成される。図では、ビット線２４も、ライン／スペースが１Ｆ／１Ｆで形成した場合を示している。また図１０Ａに示すように、ビット線コンタクト孔には、コンタクトプラグ５１を埋め込んでいる。
【００４５】
この様なセルアレイ構成とすれば、図９に破線で示したように、単位セル面積は、４Ｆ2となり、高密度のＤＲＡＭセルアレイを得ることができる。セルアレイの等価回路は、図１１のようになる。
【００４６】
この発明は上記実施の形態に限られない。例えば、図１２は、図４の構造を基本として、ソース拡散層１６を共通接続するための配線２５を形成した例を示している。同様の構造は、図６や図７等に示すセルについても適用することができる。
また上記実施の形態では、ｎチャネルＭＩＳＦＥＴを用いたが、ｐチャネルＭＩＳＦＥＴを用いることもできる。また実施の形態では、フローティングのチャネルボディを得る方法として、イオン注入によりｐｎｐ構造を作るようにしたが、エピタキシャル成長を利用して同様の構造を得ることも可能である。
【００４７】
【発明の効果】
以上述べたようにこの発明によれば、単純な構造のＭＩＳＦＥＴをメモリセルとし、そのチャネルボディの電位状態によりダイナミックにデータ記憶を行うようにした、高集積化可能な半導体メモリ装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図２】同ＤＲＡＭセルの等価回路である。
【図３】同ＤＲＡＭセルのメモリ動作を説明するための特性図である。
【図４】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図５】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図６】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図７Ａ】実施の形態の製造工程における補助ゲート電極埋め込み用トレンチの形成工程を示す断面図である。
【図７Ｂ】同製造工程における補助ゲート電極埋め込み工程を示す断面図である。
【図７Ｃ】同製造工程における補助ゲートのゲート絶縁膜形成工程を示す断面図である。
【図７Ｄ】同製造工程におけるトレンチ埋め込み工程を示す断面図である。
【図７Ｅ】同製造工程におけるｎ型層イオン注入工程を示す断面図である。
【図７Ｆ】同製造工程におけるＭＩＳＦＥＴ形成工程を示す断面図である。
【図８】同製造工程によるチャネルボディ領域の不純物濃度分布を示す図である。
【図９】他の実施の形態によるＤＲＡＭセルアレイのレイアウトを示す図である。
【図１０Ａ】図９のＡ−Ａ’断面図である。
【図１０Ｂ】図９のＢ−Ｂ’断面図である。
【図１１】同ＤＲＡＭセルアレイの等価回路である。
【図１２】他の実施の形態によるＤＲＡＭセルの構造を示す図である。
【符号の説明】
１０…ｐ型シリコン基板、１１…ｎ型層、１２…ｐ型層（チャネルボディ）、１３…ゲート絶縁膜、１４…ゲート電極、１５（１５ａ，１５ｂ）…ドレイン拡散層、１６（１６ａ，１６ｂ）…ソース拡散層、２１…素子分離絶縁膜、２２…シリコン窒化膜、２３…層間絶縁膜、２４…ビット線、３１…補助ゲート電極、３２…絶縁膜。
Claims (6)
- １ビットのメモリセルが、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成され、前記ＭＩＳＦＥＴはチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶するものであって、
前記ＭＩＳＦＥＴは、チャネルボディとなる第１導電型の第１の半導体層と、
この第１の半導体層の底面に接してビルトインポテンシャルにより空乏化する第２導電型の第２の半導体層と、
この第２の半導体層の底面に接する第１導電型の第３の半導体層と、
前記第１の半導体層の上面にゲート絶縁膜を介して形成されたゲート電極と、
前記第１の半導体層の上面から第２の半導体層に達する深さに形成されたソース及びドレイン拡散層と、
前記ゲート電極直下の半導体層内に絶縁膜で囲まれた状態で埋め込まれ、上端が前記絶縁膜を介して前記第１の半導体層に対向する補助ゲート電極と
を有することを特徴とする半導体メモリ装置。 - 前記第１データ状態は、前記ＭＩＳＦＥＴを５極管動作させてドレイン接合近傍でインパクトイオン化を起こすことにより書き込まれ、
前記第２データ状態は、前記第１のゲート電極からの容量結合により所定電位が与えられたチャネルボディとドレイン拡散層の間に順方向バイアスを与えることにより書き込まれる
ことを特徴とする請求項１記載の半導体メモリ装置。 - 前記補助ゲート電極は、前記ソース及びドレイン拡散層の間に、前記第１の半導体層と第２の半導体層のｐｎ接合が両側に残るように埋め込まれることを特徴とする請求項１記載の半導体メモリ装置。
- 前記補助ゲート電極は、下端が前記第２の半導体層内に位置するように埋め込まれていることを特徴とする請求項１記載の半導体メモリ装置。
- 前記補助ゲート電極は、下端が前記第３の半導体層に達するように埋め込まれていることを特徴とする請求項１記載の半導体メモリ装置。
- １ビットのメモリセルが、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成され、前記ＭＩＳＦＥＴはチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶する半導体メモリ装置の製造方法であって、
第１導電型の半導体基板にトレンチを形成する工程と、
前記トレンチの内壁に絶縁膜を形成した後、前記トレンチ内に途中の深さまで補助ゲート電極を埋め込む工程と、
前記補助ゲート電極の上面に第１のゲート絶縁膜を形成した後、トレンチの側壁を露出させた状態で水素ガス中での熱処理を行って、前記トレンチの上部を前記半導体基板材料の流動により覆う工程と、
前記半導体基板の表面部に不純物を導入して、チャネルボディとなる第１導電型の第１の半導体層を形成する工程と、
前記半導体基板の前記第１の半導体層の直下に不純物のイオン注入を行って、ビルトインポテンシャルにより空乏化する第２導電型の第２の半導体層を形成する工程と、
前記トレンチを覆う第１の半導体層の表面に第２のゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板に不純物のイオン注入を行って、前記第２の半導体層に達する深さで第２導電型のソース及びドレイン拡散層を形成する工程と
を有することを特徴とする半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147921A JP4104836B2 (ja) | 2001-05-17 | 2001-05-17 | 半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147921A JP4104836B2 (ja) | 2001-05-17 | 2001-05-17 | 半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002343885A JP2002343885A (ja) | 2002-11-29 |
| JP4104836B2 true JP4104836B2 (ja) | 2008-06-18 |
Family
ID=18993329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001147921A Expired - Fee Related JP4104836B2 (ja) | 2001-05-17 | 2001-05-17 | 半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4104836B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040228168A1 (en) * | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
| JP4660324B2 (ja) * | 2005-09-06 | 2011-03-30 | 株式会社東芝 | Ｆｂｃメモリ装置 |
| JP2007194259A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4755946B2 (ja) * | 2006-07-11 | 2011-08-24 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| FR2980918B1 (fr) * | 2011-10-04 | 2014-03-07 | Univ Granada | Point memoire ram a un transistor |
| KR102724038B1 (ko) * | 2019-02-13 | 2024-10-31 | 에스케이하이닉스 주식회사 | 반도체 장치 |
-
2001
- 2001-05-17 JP JP2001147921A patent/JP4104836B2/ja not_active Expired - Fee Related
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|---|---|
| JP2002343885A (ja) | 2002-11-29 |
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