JP3981205B2

JP3981205B2 - Manufacturing method of high density DRAM capacitor structure

Info

Publication number: JP3981205B2
Application number: JP16098798A
Authority: JP
Inventors: 泓祥蔡
Original assignee: 世界先進積體電路股▲ふん▼有限公司
Priority date: 1998-06-09
Filing date: 1998-06-09
Publication date: 2007-09-26
Anticipated expiration: 2018-06-09
Also published as: JP2000164825A

Description

【０００１】
【産業上の利用分野】
この発明は、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスの製造方法に関し、特に、高密度ＤＲＡＭキャパシター構造の製造方法に関する。
【０００２】
【従来の技術】
高密度ＤＲＡＭデバイスの発展は、常にそのキャパシター構造によって左右されてきており、新しいキャパシター構造は、キャパシターの表面積を増加させることにより蓄積容量を増大させるものでなければならない。例えば、Ｋｉｍのアメリカ特許第５，４４７，８８２号は、スタック型キャパシターにおいてクラウン（王冠）状の新しいストレージノード形状（storage node configuration）を開示しており、ポリシリコンによる突出構造を利用してキャパシターの表面積を増加させることを特徴としていた。しかしながら、この方法では製造プロセスが複雑なものとなる上に、高密度ＤＲＡＭセルが必要とするだけの十分な表面積を獲得できなかった。
【０００３】
【発明が解決しようとする課題】
別なキャパシターの表面積を増加させる方法としては、「先にビット線を形成してからキャパシターを形成する」ＣＯＢ（Capacitor Over Bit line）構造があり、ＤＲＡＭセルを最小化すると同時に、ＤＲＡＭの蓄積容量を増大させることができるものであった。例えば、Ｉｗａｔａのアメリカ特許第５，４７８，７６８号は、ストレージノードコンタクトホール（storage node contact hole）において新しい製造プロセスによりストレージノード容量を増大させたＣＯＢ構造を開示したものであり、半球状結晶粒（Hemi Spherical Grain = HSG）シリコン膜をストレージノードコンタクトホールの内部表面に形成して、表面積を増加させることを特徴としていた。しかしながら、ＨＳＧがストレージノードコンタクトホールの外側に残留しやすいものであり、ＨＳＧの残留を防止しようとすれば、最小ノードスペースを実現することが困難なものとなっていた。
【０００４】
この発明は、このような課題を解決するために、ＨＳＧがストレージノードコンタクトホールの外側に残留する問題を解決して、最小ノードスペースをより縮小するとともに、ストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して、絶縁性の改善ならびに歩留りの向上を実現するものである。
【０００５】
そこで、この発明の第１の目的は、キャパシターの表面積を増加させて高密度ＤＲＡＭセルに応用することにある。その第２の目的は、深いポケット形ＣＯＢ構造を形成してから、ＨＳＧシリコン膜をストレージノードコンタクトホールの内部表面に形成することにある。その第３の目的は、２つの窒化シリコン膜を用いて、１つをビット線構造上に形成し、もう１つをビット線上方の第２絶縁膜上に形成して、ストレージノードコンタクトホールの形成時に必要なエッチング選択性を提供することにある。その第４の目的は、ストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して有効な素子分離を行うことにある。
【０００６】
【課題を解決するための手段】
上記課題を解決し、その目的を達成するために、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に下地層となる伝達ゲートトランジスターおよびポリシリコンビット線構造ならびに、このポリシリコンビット線構造上に位置するスタック型キャパシター構造を形成するものにおいて、窒化シリコン膜で被覆された伝達ゲートトランジスターのゲート構造を形成するステップと、伝達ゲートトランジスター上に第１絶縁膜を堆積するステップと、第１絶縁膜上を被覆する形でポリシリコンビット線構造を形成し、第１絶縁膜中にコンタクトホールを形成して、半導体基板の第１ソース／ドレイン領域とコンタクトさせるステップと、ポリシリコンビット線構造上および第１絶縁膜の上表面に第１層間窒化シリコン膜を形成するステップと、第１層間窒化シリコン膜上に第２絶縁膜、第２層間窒化シリコン膜、第３絶縁膜、第２ポリシリコン膜を含む一連の薄膜を形成するステップと、これら一連の薄膜中に前記ポリシリコンビット線構造間に位置する第１ストレージノード開口を形成するステップと、第１ストレージノード開口中で第２絶縁膜および第３絶縁膜の側壁をエッチングして凹溝を形成するステップと、第４絶縁膜を堆積するステップと、第１ストレージノード開口をマスクとしてストレージノードコンタクトホールを形成するとともに、第４絶縁膜および第１層間窒化シリコン膜ならびに第１絶縁膜を除去することにより、第２ソース／ドレイン領域を露出させ、第２絶縁膜およびポリシリコンビット線構造の側壁を露出させて第４絶縁膜により絶縁サイドウォールスペーサーを形成するステップと、第３ポリシリコン膜を堆積して、ストレージノードコンタクトホール内部を均一に被覆するステップと、第３ポリシリコン膜上に半球状結晶粒シリコン膜を堆積するステップと、第３絶縁膜の上表面から半球状結晶粒シリコン膜および第３ポリシリコン膜ならびに第２ポリシリコン膜を除去するステップと、第２層間窒化シリコン膜の上表面から第３絶縁膜を除去して、上層の半球状結晶粒シリコン膜ならびに下層の第３ポリシリコン膜を含むストレージノード構造を形成するとともに、ストレージノードコンタクトホール内部に半球状結晶粒シリコン膜および第３ポリシリコン膜が、第２層間窒化シリコン膜の上表面から外側へ突出する突出形状を形成するステップと、ストレージノード構造上にキャパシター誘電膜を形成するステップと、上部電極を形成してポリシリコンビット線構造の上方に位置するスタック型キャパシター構造を完成させるステップとを具備する。
【０００７】
また、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に深いポケット形ＣＯＢ構造を形成するものであって、半導体基板上に伝達ゲートトランジスターを作り込むステップと、第１絶縁膜上を覆う形でポリシリコンビット線構造を形成し、第１絶縁膜中のコンタクトホールを半導体基板の第１ソース／ドレイン領域にコンタクトさせるステップと、第１層間窒化シリコン膜を堆積させてポリシリコンビット線構造を完全に被覆するステップと、第１層間窒化シリコン膜上に第２絶縁膜を堆積するステップと、第２絶縁膜を平坦化するステップと、第２絶縁膜上に第２層間窒化シリコン膜を堆積するステップと、第２層間窒化シリコン膜上に第３絶縁膜を堆積するステップと、第３絶縁膜上に第２ポリシリコン膜を堆積するステップと、第２ポリシリコン膜、第３絶縁膜、第２層間窒化シリコン膜、第２絶縁膜中に、垂直方向が前記第１層間窒化シリコン膜の上表面までで、かつ水平方向は前記ポリシリコンビット線構造間に第１ストレージノード開口を形成するステップと、第１ストレージノード開口中で第２絶縁膜および第３絶縁膜の側壁をエッチングして凹溝を形成するステップと、第４絶縁膜を堆積して第２絶縁膜および第３絶縁膜中の凹溝を充填するステップと、第１ストレージノード開口の内部で、第１層間窒化シリコン膜および前記第１絶縁膜ならびに第４絶縁膜を異方性エッチングして、深いポケット形のストレージノードコンタクトホールを形成し、伝達ゲートトランジスターの第２ソース／ドレイン領域が、絶縁サイドウォールスペーサーが形成される時に、ポリシリコンビット線構造の窒化シリコン側壁上の第４絶縁膜とともに露出されるステップと、第２ポリシリコン膜の上表面に第３ポリシリコン膜を堆積して、深いポケット形のストレージノードコンタクトホール内部を均一に被覆するとともに、第２ソース／ドレイン領域にコンタクトさせるステップと、第３ポリシリコン膜上に半球状結晶粒シリコン膜を堆積するステップと、第５絶縁膜で前記した深いポケット形のストレージノードコンタクトホールを充填するステップと、第３絶縁膜の上表面から半球状結晶粒シリコン膜および第３ポリシリコン膜ならびに第１ポリシリコン膜を除去するステップと、深いポケット形のストレージノードコンタクトホールおよび第２層間窒化シリコン膜の上表面から第５絶縁膜を除去して、半球状結晶粒シリコン膜および深いポケット形のストレージノードコンタクトホール内部の第３ポリシリコン膜を含むストレージノード構造を形成するステップと、ストレージノード構造上にキャパシター誘電膜を形成するステップと、キャパシター誘電膜上に第４ポリシリコン膜を堆積するステップと、第４ポリシリコン膜をパターニングして深いポケット形ＣＯＢ構造の上部電極を形成するステップとを具備する。
【０００８】
【作用】
上記した手段により、半導体基板上に深いポケット形ＣＯＢ構造を形成してキャパシターの表面積を増加させ、キャパシター容量を増大させるとともに、２つの層間窒化シリコン膜を用いて、１つをポリシリコンビット線構造上に形成し、もう１つをポリシリコンビット線構造上方の第２絶縁膜上に形成して、ストレージノードコンタクトホールの形成時に必要なエッチング選択性を提供し、かつストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して絶縁性の改善ならびに歩留りの向上を実現する。
【０００９】
【実施例】
以下、この発明にかかる好適な実施例を図面に基づいて説明する。
なお、この実施例では、Ｎ型金属酸化物半導体の電界効果型トランジスター（ＮＦＥＴ）を具体例としているが、同様に、Ｐ型金属酸化物半導体の電界効果型トランジスター（ＰＦＥＴ）にも適用できるものである。
【００１０】
図１において、ワード線ＷＬがポリシリコンゲート構造により作製され、素子領域である半導体基板１を横切っているとともに、フィールド酸化領域２に挟まれている。半導体基板１上でビット線ＢＬがビット線コンタクトホール２４においてシリコン素子領域と相互にコンタクトし、残りの領域は厚い絶縁膜（図示せず）でシリコン素子領域とビット線ＢＬとを分離している。また、第１ストレージノード開口１７ａおよびＣＯＢ構造２６は、図示のような配置となっている。
【００１１】
この図１と図２（ａ）（ｂ）とにおいて、単結晶方位＜１００＞のＰ形半導体基板１を用意するが、（ａ）が図１のＡＡ’線に沿った断面図を示し、（ｂ）が図１のＢＢ’線に沿った断面図を示している（以下、図１１まで同じ）。図２（ｂ）中、フィールド酸化膜（Ｆｏｘ）２は素子分離に用いられるものであり、酸素雰囲気で温度を約８５０〜１０５０℃とする熱酸化によって形成されるもので、その厚さを約３０００〜５０００Åとし、窒化シリコン膜／酸化シリコン膜による酸化マスクでパターニングされて、半導体基板１上にフィールド酸化膜２を完成した後で、いずれも図示していないが、熱リン酸溶液で上層マスクである窒化シリコン膜を除去し、フッ酸緩衝液（フッ化水素酸緩衝液ともいう）で下層マスクである酸化シリコン膜を除去する。
【００１２】
一連の湿式洗浄を経て、ゲート酸化膜３を酸素雰囲気で温度を約８５０〜１０５０℃として約５０〜２００Åの厚さに形成する。次に、減圧化学気相堆積（ＬＰＣＶＤ）法により温度が約５００〜７００℃の範囲でポリシリコン膜４を堆積し、約１５００〜４０００Åの厚さに形成する。このポリシリコン膜４には、堆積後にヒ素またはリンイオンを注入することができ、エネルギー量を約３０〜８０ＫｅＶ、ドーズ量を約１Ｅ１３〜１Ｅ１６atoms/cm²とするか、あるいは、堆積と同時に注入する工程により、ヒ素またはリンを加えたモノシラン雰囲気で形成することもできる。そして、キャップ酸化膜５を、例えば、窒化シリコン膜または下層が酸化シリコン膜で上層が窒化シリコン膜の複合膜から形成するが、ＬＰＣＶＤあるいはプラズマ強化化学気相堆積（ＰＥＣＶＤ）法により約１０００〜３０００Åの厚さに形成する。公知のリソグラフィーおよび反応性イオンエッチング（ＲＩＥ）によりＣＨＦ₃をキャップ酸化膜５のエッチング剤とし、Ｃｌ₂をポリシリコン膜４のエッチング剤として、図２（ａ）に示したＤＲＡＭワード線のポリシリコンゲート構造を形成する。図２（ｂ）は、２つのワード線間の断面図であるため、このようなポリシリコンゲート構造が出現しない。最後に、使用したフォトレジスト膜（図示せず）をプラズマ酸素洗浄および湿式洗浄により除去する。
【００１３】
同じく、図２において、第１ソース／ドレイン領域である、薄くドーピングしたソース／ドレイン領域６が、エネルギー量を約２０〜５０ＫｅＶ、ドーズ量を約１Ｅ１３〜１Ｅ１４atoms/cm²として形成される。次に、窒化シリコン側壁７を形成するが、まず窒化シリコン側壁絶縁膜（図示せず）をＬＰＣＶＤまたはＰＥＣＶＤのいずれかにより温度を約４００〜７００℃として約１５００〜４０００Åの厚さに形成してから、異方性ＲＩＥによりＣｌ₂を窒化シリコンのエッチング剤としてエッチング（もし複合膜であるなら先ずＣＨＦ₃をエッチング剤として酸化膜をエッチング）し、図２（ａ）に示したポリシリコンワード線構造の側壁となる窒化シリコン側壁７を形成する。この時点でポリシリコンワード線構造は、窒化シリコンのキャップ酸化膜５ならびに窒化シリコン側壁７で包囲されているので、それをマスクとしてヒ素イオンを、エネルギー量を約３０〜８０ＫｅＶ、ドーズ量を約１Ｅ１５〜１Ｅ１６atoms/cm²として注入し、第２ソース／ドレイン領域である、濃くドーピングされたソース／ドレイン領域８を形成する。
【００１４】
引き続き、第１絶縁膜９を形成するが、ＬＰＣＶＤまたはＰＥＣＶＤのいずれかによりオルトケイ酸テトラエチル（ＴＥＯＳ）をガス源として形成される酸化シリコン、あるいは同様にＬＰＣＶＤまたはＰＥＣＶＤのいずれかにより形成されるホウ素リンシリケートガラス（ＢＰＳＧ）とし、その厚さを約２０００〜７０００Åとする。図２には図示していないが、ビット線コンタクトホール２４（図１を参照）は、公知のリソグラフィーおよびＲＩＥプロセスによりＣＨＦ₃をエッチング剤として第１絶縁膜９をエッチングすることによって濃くドーピングされたソース／ドレイン領域８を露出させて完成するものである。最後に、第１ポリシリコン膜１０ａをＬＰＣＶＤ法により温度を約５００〜７００℃として約１０００〜３０００Åの厚さに堆積させるが、この第１ポリシリコン膜１０ａを堆積してからヒ素またはリンイオンを注入するか、あるいは堆積と同時に注入する技術によってヒ素またはリンを加えたモノシラン雰囲気で形成することができる。また、図示していないが、第１ポリシリコン膜１０ａ上にケイ化タングステン膜を堆積して導電性を強化することもできる。
【００１５】
図３（ｂ）において、第１ポリシリコン膜１０ａのパターニングを説明すると、公知のリソグラフィーおよび異方性ＲＩＥによりＣｌ₂をエッチング剤として、ポリシリコンビット線構造１０ｂを形成する。図３（ａ）に、第１ポリシリコン膜１０ａが除去されている状況を示す。そして、第１層間窒化シリコン膜１１を形成して、図３（ａ）の第１絶縁膜９および図３（ｂ）のビット線構造１０ｂを完全に被覆する。この第１層間窒化シリコン膜１１は、ＬＰＣＶＤまたはＰＥＣＶＤにより温度を約５００〜８５０℃として約５００〜１０００Åの厚さとする。
【００１６】
図４において、第２絶縁膜１２を同様にＴＥＯＳにより堆積した酸化シリコン膜またはＢＰＳＧ膜とすることができ、ＬＰＣＶＤまたはＰＥＣＶＤによって第１層間窒化シリコン膜１１上に約４０００〜７０００Åの厚さに堆積する。化学機械研磨（ＣＭＰ）またはＲＩＥで第２絶縁膜１２を平坦化する。次に、ＬＰＣＶＤまたはＰＥＣＶＤにより温度を約５００〜８５０℃として厚さが約５００〜１０００Åの第２層間窒化シリコン膜１３を堆積する。再び、ＬＰＣＶＤまたはＰＥＣＶＤによって第３絶縁膜１４を堆積するが、ＴＥＯＳにより堆積した酸化シリコン膜またはＢＰＳＧ膜とすることができ、厚さを約３０００〜８０００Åとする。最後に、第２ポリシリコン膜１５をＬＰＣＶＤにより温度を約５００〜７００℃として約５００〜２０００Åの厚さに堆積する。
【００１７】
図５において、フォトレジスト膜１６をマスクとして第１ストレージノード開口１７ａを形成するが、異方性ＲＩＥにより第２ポリシリコン膜１５、第３絶縁膜１４、第２層間窒化シリコン膜１３、第２絶縁膜１２を部分的にエッチングして第１層間窒化シリコン膜１１を露出させる。このエッチングにはＣｌ₂を第２ポリシリコン膜１５および第２層間窒化シリコン膜１３に対するエッチング剤とし、ＣＨＦ₃を第３絶縁膜１４および第２絶縁膜１２に対するエッチング剤とする。第２絶縁膜１２と比べて、ＣＨＦ₃は窒化シリコンに対するエッチング選択性において低い除去率を有しているので、第１層間窒化シリコン膜１１がエッチング除去されることを回避することができる。図５（ｂ）に、第１層間窒化シリコン膜１１で被覆されたビット線構造１０ｂを示している。
【００１８】
図６において、先ず、第１ストレージノード開口１７ａをフッ酸緩衝溶液で等方性ウエットエッチングして、第１ストレージノード開口１７ａ内部に露出された第３絶縁膜１４および第２絶縁膜１２の各表面を除去すると、第２ポリシリコン膜１５ならびに第２層間窒化シリコン膜１３の下方にそれぞれ凹溝１７ｃが形成される。その後に、第４絶縁膜１８ａを形成するが、例えば、ＬＰＣＶＤまたはＰＥＣＶＤによりＴＥＯＳをガス源とし、温度を約５００〜８００℃として約５００〜１０００Åの酸化シリコンを堆積する。第４絶縁膜１８ａにより第１ストレージノード開口１７ａ内部表面を均一に被覆し、第３絶縁膜１４および第２絶縁膜１２の凹溝１７ｃを充填する。
【００１９】
図７において、異方性ＲＩＥによりＣＨＦ₃を第４絶縁膜１８ａおよび第１絶縁膜９に対するエッチング剤とし、Ｃｌ₂を第１層間窒化シリコン膜１１に対するエッチング剤として、第２ソース／ドレイン領域である、濃くドーピングされたソース／ドレイン領域８を露出させると、深いポケット形のストレージノードコンタクトホール１７ｂが形成される。第４絶縁膜１８ａを除去する際に、第３絶縁膜１４の凹溝部分が除去されるが、第２絶縁膜１２部分には凹溝部分が残されて絶縁サイドウォールスペーサー１８ｂが形成され、図７（ｂ）に示すように、ポリシリコンビット線を窒化シリコン膜で包囲したビット線構造１０ｂを補強する保護（passivation）膜となる。また、絶縁サイドウォールスペーサー１８ｂが第２絶縁膜１２の側壁だけに形成されるので、下方が小径となった深いポケット形のストレージノードコンタクトホール１７ｂとなっている。
【００２０】
図８において、先ず、ＬＰＣＶＤにより温度を約５００〜７００℃として厚さが約７００〜１５００Åの第３ポリシリコン膜１９を堆積するが、堆積後にヒ素またはリンイオンを注入するか、あるいは堆積と同時にヒ素またはリンを加えたモノシラン雰囲気で形成する。そして、ＬＰＣＶＤにより温度を約５００〜６００℃かつ圧力を約５〜１００ｍTorrとして厚さが約３００〜７００ÅのＨＳＧ（半球状結晶粒）シリコン膜２０を形成する。このＨＳＧシリコン膜２０は、凸凹の多い表面を備えているので、その表面積が非常に大きいものとなる。
【００２１】
図９において、深いポケット形のストレージノードコンタクトホール１７ｂを第５絶縁膜であるＳＯＧ膜またはＢＰＳＧ膜あるいはフォトレジスト膜２１で充填してから、ＣＭＰで第３絶縁膜より上にあるＨＳＧシリコン膜２０、第３ポリシリコン膜１９、第２ポリシリコン膜１５だけを選択的に除去する。あるいは、ＲＩＥによりＣｌ₂をエッチング剤として、これらＨＳＧシリコン膜２０、第３ポリシリコン膜１９、第２ポリシリコン膜１５を選択的にエッチング除去することもできる。
【００２２】
図１０において、公知技術によりストレージノードコンタクトホール１７ｂからＳＯＧ膜またはＢＰＳＧ膜２１を除去した後、フッ酸緩衝液で第３絶縁膜１４を除去すると、ストレージノード構造３０が形成される。このストレージノード構造３０は、第２層間窒化シリコン膜１３の上表面から外側へ突き出た突出形状を備えているので、ＨＳＧシリコン膜２０の表面積を大きなままに保持することができる。なお、ストレージノードコンタクトホール１７ｂを充填しているのがフォトレジスト膜２１である場合、プラズマ酸素洗浄処理によってフォトレジスト膜２１を除去した後で、フッ酸緩衝液により第３絶縁膜１４を除去する必要がある。
【００２３】
図１１において、先ずストレージノード構造３０上にキャパシター誘電膜２２を形成するが、酸化された窒化シリコン（ＯＮＯ＝酸化物／窒化物／酸化物）膜とすることができ、厚さが約４０〜８０Åの酸化シリコン膜に等しいものとする。つまり、熱酸化によって厚さが約１０〜２０Åの酸化シリコン膜を形成してから、厚さが約１０〜５０Åの窒化シリコン膜を堆積し、さらに、この窒化シリコン膜を酸化することにより上層を酸化された窒化シリコン膜とする。次に、ＬＰＣＶＤにより温度を約５００〜７００℃として厚さが約１０００〜３０００Åの第４ポリシリコン膜２３を堆積するが、堆積後にヒ素またはリンイオンを注入するか、あるいは堆積と同時にヒ素またはリンイオンを加えたモノシラン雰囲気で形成する。そして、リソグラフィーおよびＲＩＥによりＣｌ₂を第４絶縁膜２３およびキャパシター誘電膜２２に対するエッチング剤として、深いポケット形ＣＯＢ構造２６を形成し、フォトレジスト膜（図示せず）を除去してからプラズマ酸素洗浄ならびに湿式洗浄によりクリーニングする。
【００２４】
以上のごとく、この発明を好適な実施例により開示したが、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２５】
【発明の効果】
上記した構成により、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に深いポケット形ＣＯＢ構造を形成してキャパシターの表面積を増加させ、キャパシター容量を増大させることができるとともに、ストレージノード構造とポリシリコンビット線構造との間に絶縁サイドウォールスペーサーを形成して絶縁性を改善しているので、歩留りを向上させることができる。従って、産業上の利用価値が高いものである。
【図面の簡単な説明】
【図１】この発明にかかるＣＯＢ構造を備えたＤＲＡＭセルを示す平面図である。
【図２】この発明にかかる第１ポリシリコン膜の形成までを示す断面図である。
【図３】この発明にかかるビット線構造の形成までを示す断面図である
【図４】この発明にかかる第２ポリシリコン膜の形成までを示す断面図である。
【図５】この発明にかかる第１ストレージノード開口の形成までを示す断面図である。
【図６】この発明にかかる第４絶縁膜の形成までを示す断面図である。
【図７】この発明にかかるポケット形コンタクトホールの形成までを示す断面図である。
【図８】この発明にかかるＨＳＧシリコン膜の形成までを示す断面図である。
【図９】この発明にかかるコンタクトホール充填工程を示す断面図である。
【図１０】この発明にかかるストレージノード構造の形成までを示す断面図である。
【図１１】この発明にかかる高密度ＤＲＡＭキャパシター構造の形成を示す断面図である。
【符号の説明】
１半導体基板
２フィールド酸化領域
３ゲート酸化膜
４ポリシリコン膜
５キャップ酸化膜
６薄くドーピングされたソース／ドレイン領域（第１）
７窒化シリコン側壁
８濃くドーピングされたソース／ドレイン領域（第２）
９第１絶縁膜
１０ａ第１ポリシリコン膜
１０ｂポリシリコンビット線構造
１１第１層間窒化シリコン膜
１２第２絶縁膜
１３第２層間窒化シリコン膜
１４第３絶縁膜
１５第２ポリシリコン膜
１７ａ第１ストレージノード開口
１７ｂ深いポケット形のストレージノードコンタクトホール
１７ｃ凹溝
１８ａ第４絶縁膜
１８ｂ絶縁サイドウォールスペーサー
１９第３ポリシリコン膜
２０ＨＳＧシリコン膜
２１ＳＯＧ膜またはＢＰＳＧ膜あるいはフォトレジスト膜（第５絶縁膜）
２２キャパシター誘電膜
２３第４ポリシリコン膜
２４ビット線コンタクトホール
２６深いポケット形ＣＯＢ構造
３０ストレージノード構造[0001]
[Industrial application fields]
The present invention relates to a method of manufacturing a dynamic random access memory (DRAM) device, and more particularly to a method of manufacturing a high density DRAM capacitor structure.
[0002]
[Prior art]
The development of high density DRAM devices has always been governed by its capacitor structure, and the new capacitor structure must increase the storage capacity by increasing the surface area of the capacitor. For example, Kim, US Pat. No. 5,447,882, discloses a new storage node configuration with a crown-like shape in a stacked capacitor, and uses a protruding structure made of polysilicon to provide a capacitor. It was characterized by increasing the surface area. However, this method complicates the manufacturing process and fails to obtain a surface area sufficient for a high-density DRAM cell.
[0003]
[Problems to be solved by the invention]
Another method for increasing the surface area of a capacitor is to use a COB (Capacitor Over Bit line) structure that “capacitor over bit line” is formed first after forming a bit line. Can be increased. For example, Iwata U.S. Pat. No. 5,478,768 discloses a COB structure in which storage node capacity is increased by a new manufacturing process in a storage node contact hole. (Hemi Spherical Grain = HSG) A silicon film is formed on the inner surface of the storage node contact hole to increase the surface area. However, HSGs are likely to remain outside the storage node contact hole, and it has been difficult to realize a minimum node space if it is desired to prevent the HSGs from remaining.
[0004]
In order to solve such a problem, the present invention solves the problem that HSG remains outside the storage node contact hole, further reduces the minimum node space, and reduces the space between the storage node structure and the bit line structure. Insulating sidewall spacers are formed on the substrate to improve insulation and improve yield.
[0005]
Accordingly, a first object of the present invention is to increase the surface area of a capacitor and apply it to a high density DRAM cell. The second purpose is to form a deep pocket type COB structure and then form an HSG silicon film on the inner surface of the storage node contact hole. The third purpose is to use two silicon nitride films, one is formed on the bit line structure, and the other is formed on the second insulating film above the bit line, and the storage node contact hole is formed. An object of the present invention is to provide etching selectivity necessary for formation. The fourth purpose is to form an insulating sidewall spacer between the storage node structure and the bit line structure to perform effective element isolation.
[0006]
[Means for Solving the Problems]
In order to solve the above-mentioned problems and achieve the object, a manufacturing method of a high-density DRAM capacitor structure according to the present invention includes a transmission gate transistor and a polysilicon bit line structure as a base layer on a semiconductor substrate, and the polysilicon. Forming a stacked capacitor structure located on a bit line structure, forming a gate structure of a transfer gate transistor covered with a silicon nitride film; and depositing a first insulating film on the transfer gate transistor; Forming a polysilicon bit line structure so as to cover the first insulating film, forming a contact hole in the first insulating film, and contacting the first source / drain region of the semiconductor substrate; The first interlayer silicon nitride on the bit line structure and the upper surface of the first insulating film Forming a film; forming a series of thin films including a second insulating film, a second interlayer silicon nitride film, a third insulating film, and a second polysilicon film on the first interlayer silicon nitride film; Forming a first storage node opening located between the polysilicon bit line structures in the thin film, and etching the side walls of the second insulating film and the third insulating film in the first storage node opening to form a concave groove Forming a fourth insulating film; forming a storage node contact hole using the first storage node opening as a mask; and removing the fourth insulating film, the first interlayer silicon nitride film, and the first insulating film As a result, the second source / drain region is exposed, the second insulating film and the side wall of the polysilicon bit line structure are exposed, and the fourth insulation is performed. Forming an insulating sidewall spacer, depositing a third polysilicon film to uniformly cover the storage node contact hole, and depositing a hemispherical crystal silicon film on the third polysilicon film Removing the hemispherical crystal silicon film, the third polysilicon film and the second polysilicon film from the upper surface of the third insulating film; and removing the third insulating film from the upper surface of the second interlayer silicon nitride film. To form a storage node structure including an upper hemispherical crystal silicon film and a lower third polysilicon film, and a hemispherical crystal silicon film and a third polysilicon film are formed inside the storage node contact hole. Forming a protruding shape protruding outward from the upper surface of the second interlayer silicon nitride film; Forming a capacitor dielectric film on the edge node structure, and forming an upper electrode to complete a stacked capacitor structure located above the polysilicon bit line structure.
[0007]
According to another aspect of the present invention, there is provided a high density DRAM capacitor structure manufacturing method for forming a deep pocket type COB structure on a semiconductor substrate, a step of forming a transmission gate transistor on the semiconductor substrate, and a first insulating film. A polysilicon bit line structure is formed so as to cover the upper surface, a contact hole in the first insulating film is brought into contact with the first source / drain region of the semiconductor substrate, and a first interlayer silicon nitride film is deposited to form polysilicon. Completely covering the bit line structure, depositing a second insulating film on the first interlayer silicon nitride film, planarizing the second insulating film, and second interlayer nitriding on the second insulating film Depositing a silicon film; depositing a third insulating film on the second interlayer silicon nitride film; and second polysilicon on the third insulating film. And in the second polysilicon film, the third insulating film, the second interlayer silicon nitride film, and the second insulating film, the vertical direction extends to the upper surface of the first interlayer silicon nitride film, and the horizontal direction. Forming a first storage node opening between the polysilicon bit line structures, etching a sidewall of the second insulating film and the third insulating film in the first storage node opening to form a concave groove, Depositing a fourth insulating film to fill the concave grooves in the second insulating film and the third insulating film; and within the first storage node opening, the first interlayer silicon nitride film, the first insulating film, and the first insulating film 4 Insulating film is anisotropically etched to form a deep pocket storage node contact hole, and the second source / drain region of the transfer gate transistor is an insulating sidewall. When the pacer is formed, the step is exposed together with the fourth insulating film on the silicon nitride sidewall of the polysilicon bit line structure, and a third polysilicon film is deposited on the upper surface of the second polysilicon film to form deep pockets. A step of uniformly covering the inside of the storage node contact hole and contacting the second source / drain region; depositing a hemispherical grain silicon film on the third polysilicon film; and a fifth insulating film Filling the deep pocket-shaped storage node contact hole, removing the hemispherical crystal silicon film, the third polysilicon film and the first polysilicon film from the upper surface of the third insulating film; Storage node contact hole and second interlayer silicon nitride film from the top surface to the fifth Removing the insulating film to form a storage node structure including a hemispherical crystal silicon film and a third polysilicon film inside the deep pocket storage node contact hole; and forming a capacitor dielectric film on the storage node structure Depositing a fourth polysilicon film on the capacitor dielectric film, and patterning the fourth polysilicon film to form an upper electrode having a deep pocket type COB structure.
[0008]
[Action]
By the above-described means, a deep pocket type COB structure is formed on a semiconductor substrate to increase the surface area of the capacitor, increase the capacitance of the capacitor, and use two interlayer silicon nitride films, one of which is a polysilicon bit line structure. And forming the other on the second insulating film above the polysilicon bit line structure to provide the etching selectivity required when forming the storage node contact hole, and the storage node structure and the bit line structure. Insulating sidewall spacers are formed between them to improve insulation and yield.
[0009]
【Example】
Preferred embodiments according to the present invention will be described below with reference to the drawings.
In this embodiment, a field effect transistor (NFET) made of an N-type metal oxide semiconductor is taken as a specific example, but it can also be applied to a field effect transistor (PFET) made of a P-type metal oxide semiconductor. It is.
[0010]
In FIG. 1, a word line WL is formed by a polysilicon gate structure, traverses a semiconductor substrate 1 which is an element region, and is sandwiched between field oxide regions 2. On the semiconductor substrate 1, the bit line BL contacts the silicon element region in the bit line contact hole 24, and the remaining region separates the silicon element region and the bit line BL by a thick insulating film (not shown). . Further, the first storage node opening 17a and the COB structure 26 are arranged as shown.
[0011]
In FIG. 1 and FIGS. 2A and 2B, a P-type semiconductor substrate 1 having a single crystal orientation <100> is prepared. FIG. 1A is a cross-sectional view taken along line AA ′ in FIG. (B) is a cross-sectional view taken along line BB ′ in FIG. 1 (hereinafter, the same applies to FIG. 11). In FIG. 2B, a field oxide film (Fox) 2 is used for element isolation, and is formed by thermal oxidation at a temperature of about 850 to 1050 ° C. in an oxygen atmosphere. After the field oxide film 2 is completed on the semiconductor substrate 1 by patterning with a silicon nitride film / silicon oxide film oxidation mask, the upper mask is formed with a hot phosphoric acid solution. The silicon nitride film is removed, and the silicon oxide film that is the lower layer mask is removed with a hydrofluoric acid buffer solution (also referred to as a hydrofluoric acid buffer solution).
[0012]
Through a series of wet cleaning, the gate oxide film 3 is formed in an oxygen atmosphere at a temperature of about 850 to 1050 ° C. to a thickness of about 50 to 200 mm. Next, a polysilicon film 4 is deposited at a temperature in the range of about 500 to 700 ° C. by a low pressure chemical vapor deposition (LPCVD) method to form a thickness of about 1500 to 4000 mm. Arsenic or phosphorus ions can be implanted into the polysilicon film 4 after deposition, and the energy amount is set to about 30 to 80 KeV and the dose amount is set to about 1E13 to 1E16 atoms / cm ² , or is implanted at the same time as the deposition. Thus, it can be formed in a monosilane atmosphere to which arsenic or phosphorus is added. The cap oxide film 5 is formed of, for example, a silicon nitride film or a composite film having a silicon oxide film as a lower layer and a silicon nitride film as an upper layer. The cap oxide film 5 is about 1000 to 3000 mm by LPCVD or plasma enhanced chemical vapor deposition (PECVD). The thickness is formed. By using known lithography and reactive ion etching (RIE), CHF ₃ is used as an etchant for the cap oxide film 5 and Cl ₂ is used as an etchant for the polysilicon film 4. The polysilicon of the DRAM word line shown in FIG. A gate structure is formed. Since FIG. 2B is a cross-sectional view between two word lines, such a polysilicon gate structure does not appear. Finally, the used photoresist film (not shown) is removed by plasma oxygen cleaning and wet cleaning.
[0013]
Similarly, in FIG. 2, a lightly doped source / drain region 6 which is a first source / drain region is formed with an energy amount of about 20 to 50 KeV and a dose amount of about 1E13 to 1E14 atoms / cm ² . Next, a silicon nitride side wall 7 is formed. First, a silicon nitride side wall insulating film (not shown) is formed to a thickness of about 1500 to 4000 mm at a temperature of about 400 to 700 ° C. by LPCVD or PECVD. Then, by anisotropic RIE, Cl ₂ is etched using silicon nitride as an etchant (if it is a composite film, the oxide film is first etched using CHF ₃ as an etchant), and the polysilicon word line shown in FIG. Silicon nitride sidewalls 7 are formed that serve as the sidewalls of the structure. At this point, the polysilicon word line structure is surrounded by the silicon nitride cap oxide film 5 and the silicon nitride sidewall 7, so that arsenic ions are used as a mask, the energy amount is about 30 to 80 KeV, and the dose amount is about 1E15. Implanted as ˜1E16 atoms / cm ² , a heavily doped source / drain region 8 which is a second source / drain region is formed.
[0014]
Subsequently, a first insulating film 9 is formed. Silicon oxide formed using tetraethyl orthosilicate (TEOS) as a gas source by either LPCVD or PECVD, or boron phosphorus formed by either LPCVD or PECVD. Silicate glass (BPSG) is used, and the thickness is about 2000 to 7000 mm. Although not shown in FIG. 2, the bit line contact hole 24 (see FIG. 1) is heavily doped by etching the first insulating film 9 using CHF ₃ as an etchant by known lithography and RIE processes. The source / drain region 8 is exposed and completed. Finally, the first polysilicon film 10a is deposited by LPCVD at a temperature of about 500 to 700 ° C. to a thickness of about 1000 to 3000 mm. After the first polysilicon film 10a is deposited, arsenic or phosphorus ions are implanted. Alternatively, it can be formed in a monosilane atmosphere to which arsenic or phosphorus is added by a technique of implanting simultaneously with deposition. Although not shown, a tungsten silicide film can be deposited on the first polysilicon film 10a to enhance conductivity.
[0015]
In FIG. 3B, the patterning of the first polysilicon film 10a will be described. The polysilicon bit line structure 10b is formed by using known lithography and anisotropic RIE and Cl ₂ as an etchant. FIG. 3A shows a situation where the first polysilicon film 10a has been removed. Then, a first interlayer silicon nitride film 11 is formed to completely cover the first insulating film 9 in FIG. 3A and the bit line structure 10b in FIG. The first interlayer silicon nitride film 11 has a thickness of about 500 to 1000 mm with a temperature of about 500 to 850 ° C. by LPCVD or PECVD.
[0016]
In FIG. 4, the second insulating film 12 can be a silicon oxide film or a BPSG film similarly deposited by TEOS, and is deposited on the first interlayer silicon nitride film 11 to a thickness of about 4000 to 7000 mm by LPCVD or PECVD. To do. The second insulating film 12 is planarized by chemical mechanical polishing (CMP) or RIE. Next, a second interlayer silicon nitride film 13 having a thickness of about 500 to 1000 mm is deposited by LPCVD or PECVD at a temperature of about 500 to 850 ° C. Again, the third insulating film 14 is deposited by LPCVD or PECVD, but it can be a silicon oxide film or BPSG film deposited by TEOS, with a thickness of about 3000 to 8000 mm. Finally, the second polysilicon film 15 is deposited by LPCVD at a temperature of about 500 to 700 ° C. to a thickness of about 500 to 2000 mm.
[0017]
In FIG. 5, the first storage node opening 17a is formed using the photoresist film 16 as a mask. The second polysilicon film 15, the third insulating film 14, the second interlayer silicon nitride film 13, the second storage layer 14 are formed by anisotropic RIE. The insulating film 12 is partially etched to expose the first interlayer silicon nitride film 11. In this etching, Cl ₂ is used as an etchant for the second polysilicon film 15 and the second interlayer silicon nitride film 13, and CHF ₃ is used as an etchant for the third insulating film 14 and the second insulating film 12. Compared with the second insulating film 12, CHF ₃ has a lower removal rate in etching selectivity with respect to silicon nitride, so that the first interlayer silicon nitride film 11 can be prevented from being removed by etching. FIG. 5B shows a bit line structure 10 b covered with the first interlayer silicon nitride film 11.
[0018]
In FIG. 6, first, the first storage node opening 17a is isotropically wet-etched with a hydrofluoric acid buffer solution, and each of the third insulating film 14 and the second insulating film 12 exposed inside the first storage node opening 17a is shown. When the surface is removed, concave grooves 17c are formed below the second polysilicon film 15 and the second interlayer silicon nitride film 13, respectively. Thereafter, the fourth insulating film 18a is formed. For example, silicon oxide having a thickness of about 500 to 1000 ° C. is deposited at a temperature of about 500 to 800 ° C. using TEOS as a gas source by LPCVD or PECVD. The inner surface of the first storage node opening 17a is uniformly covered with the fourth insulating film 18a, and the concave grooves 17c of the third insulating film 14 and the second insulating film 12 are filled.
[0019]
In FIG. 7, CHF ₃ is used as an etchant for the fourth insulating film 18 a and the first insulating film 9 and Cl ₂ is used as an etchant for the first interlayer silicon nitride film 11 by anisotropic RIE in the second source / drain region. When a heavily doped source / drain region 8 is exposed, a deep pocket storage node contact hole 17b is formed. When removing the fourth insulating film 18a, the groove portion of the third insulating film 14 is removed, but the insulating groove spacer 18b is formed by leaving the groove portion in the second insulating film 12 portion, As shown in FIG. 7B, a protection film is provided to reinforce the bit line structure 10b in which the polysilicon bit line is surrounded by the silicon nitride film. Further, since the insulating sidewall spacer 18b is formed only on the side wall of the second insulating film 12, the lower portion forms a deep pocket-shaped storage node contact hole 17b having a small diameter.
[0020]
In FIG. 8, first, a third polysilicon film 19 having a thickness of about 700 to 1500 ° C. is deposited by LPCVD at a temperature of about 500 to 700 ° C. After the deposition, arsenic or phosphorus ions are implanted, or at the same time as the deposition, Or it forms in the monosilane atmosphere which added phosphorus. Then, an HSG (hemispherical crystal grain) silicon film 20 having a thickness of about 300 to 700 mm is formed by LPCVD at a temperature of about 500 to 600 ° C. and a pressure of about 5 to 100 mTorr. Since the HSG silicon film 20 has a surface with many irregularities, its surface area is very large.
[0021]
In FIG. 9, the deep pocket storage node contact hole 17b is filled with the SOG film, BPSG film or photoresist film 21 as the fifth insulating film, and then the HSG silicon film 20 above the third insulating film is formed by CMP. Then, only the third polysilicon film 19 and the second polysilicon film 15 are selectively removed. Alternatively, the HSG silicon film 20, the third polysilicon film 19, and the second polysilicon film 15 can be selectively removed by etching using Cl ₂ as an etchant.
[0022]
In FIG. 10, after the SOG film or BPSG film 21 is removed from the storage node contact hole 17b by a known technique, the third insulating film 14 is removed with a hydrofluoric acid buffer solution, whereby the storage node structure 30 is formed. Since the storage node structure 30 has a protruding shape protruding outward from the upper surface of the second interlayer silicon nitride film 13, the surface area of the HSG silicon film 20 can be kept large. If the photoresist film 21 fills the storage node contact hole 17b, the third insulating film 14 is removed with a hydrofluoric acid buffer solution after the photoresist film 21 is removed by plasma oxygen cleaning. There is a need.
[0023]
In FIG. 11, the capacitor dielectric film 22 is first formed on the storage node structure 30, but it can be an oxidized silicon nitride (ONO = oxide / nitride / oxide) film having a thickness of about 40˜ It is assumed that it is equal to an 80Å silicon oxide film. That is, after a silicon oxide film having a thickness of about 10 to 20 mm is formed by thermal oxidation, a silicon nitride film having a thickness of about 10 to 50 mm is deposited, and the upper layer is formed by oxidizing the silicon nitride film. An oxidized silicon nitride film is used. Next, a fourth polysilicon film 23 having a thickness of about 1000 to 3000 mm is deposited by LPCVD at a temperature of about 500 to 700 ° C. After the deposition, arsenic or phosphorus ions are implanted, or at the same time as the deposition, arsenic or phosphorus ions are implanted. Form in an added monosilane atmosphere. Then, a deep pocket COB structure 26 is formed by lithography and RIE using Cl ₂ as an etchant for the fourth insulating film 23 and the capacitor dielectric film 22, and after removing the photoresist film (not shown), plasma oxygen cleaning is performed. Cleaning by wet cleaning.
[0024]
As described above, the present invention has been disclosed by the preferred embodiments. However, as can be easily understood by those skilled in the art, appropriate changes and modifications can be made within the scope of the technical idea of the present invention. Therefore, the scope of protection of the patent right must be determined on the basis of the scope of claims and the equivalent area.
[0025]
【The invention's effect】
With the above-described configuration, the high-density DRAM capacitor structure manufacturing method according to the present invention can increase the capacitor surface area by forming a deep pocket-type COB structure on a semiconductor substrate, and increase the capacitor capacity. Since the insulating sidewall spacer is formed between the node structure and the polysilicon bit line structure to improve the insulating property, the yield can be improved. Accordingly, the industrial utility value is high.
[Brief description of the drawings]
FIG. 1 is a plan view showing a DRAM cell having a COB structure according to the present invention.
FIG. 2 is a cross-sectional view showing a process up to formation of a first polysilicon film according to the present invention.
FIG. 3 is a cross-sectional view showing a process up to formation of a bit line structure according to the present invention. FIG. 4 is a cross-sectional view showing a process until formation of a second polysilicon film according to the present invention.
FIG. 5 is a sectional view showing the process up to the formation of the first storage node opening according to the present invention;
FIG. 6 is a sectional view showing the process up to formation of a fourth insulating film according to the present invention.
FIG. 7 is a cross-sectional view showing the process up to formation of a pocket contact hole according to the present invention.
FIG. 8 is a sectional view showing the process up to the formation of the HSG silicon film according to the present invention.
FIG. 9 is a sectional view showing a contact hole filling step according to the present invention.
FIG. 10 is a sectional view showing the process up to the formation of the storage node structure according to the present invention.
FIG. 11 is a cross-sectional view showing the formation of a high density DRAM capacitor structure according to the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Field oxide region 3 Gate oxide film 4 Polysilicon film 5 Cap oxide film 6 Lightly doped source / drain region (first)
7 silicon nitride sidewall 8 heavily doped source / drain regions (second)
9 first insulating film 10a first polysilicon film 10b polysilicon bit line structure 11 first interlayer silicon nitride film 12 second insulating film 13 second interlayer silicon nitride film 14 third insulating film 15 second polysilicon film 17a first Storage node opening 17b Deep pocket storage node contact hole 17c Groove 18a Fourth insulating film 18b Insulating sidewall spacer 19 Third polysilicon film 20 HSG silicon film 21 SOG film, BPSG film or photoresist film (fifth insulating film) )
22 Capacitor dielectric film 23 Fourth polysilicon film 24 Bit line contact hole 26 Deep pocket type COB structure 30 Storage node structure

Claims

In forming a transmission gate transistor and a polysilicon bit line structure as a base layer on a semiconductor substrate, and a stacked capacitor structure located on the polysilicon bit line structure,
Forming the transfer gate transistor having a gate structure surrounded by a silicon nitride film;
Depositing a first insulating film on the transmission gate transistor;
Forming the polysilicon bit line structure on the first insulating film and contacting the first source / drain region of the transmission gate transistor through a contact hole formed in the first insulating film;
Forming a first interlayer silicon nitride film on the polysilicon bit line structure and on the upper surface of the first insulating film;
Forming a series of thin films including a second insulating film, a second interlayer silicon nitride film, a third insulating film, and a second polysilicon film on the first interlayer silicon nitride film;
Forming a first storage node opening located between the polysilicon bit line structures in the series of thin films;
Etching the side walls of the second insulating film and the third insulating film in the first storage node opening to form concave grooves;
Depositing a fourth insulating film and filling the groove portions of the second insulating film and the third insulating film ;
A storage node that exposes a second source / drain region of the transfer gate transistor by removing the fourth insulating film, the first interlayer silicon nitride film, and the first insulating film inside the first storage node opening When forming the contact hole and removing the fourth insulating film, the groove portion of the third insulating film is removed, but the groove portion of the second insulating film is left so that the Forming an insulating sidewall spacer with the fourth insulating film on the side wall of the first interlayer silicon nitride film covering the second insulating film and the polysilicon bit line structure,
Etching the fourth insulating film using CHF ₃ as an etchant by an anisotropic RIE process , thereby leaving the recessed groove portion of the third insulating film and the recessed groove portion of the second insulating film;
An anisotropic RIE process is used to etch the second polysilicon film and the first interlayer silicon nitride film inside the side wall surface of the third insulating film using Cl ₂ as an etchant, thereby A sub-step for leaving the second polysilicon film outside the side wall surface;
And a sub-step of removing the fourth insulating film and the first insulating film remaining inside the side wall surface of the third insulating film by etching using CHF ₃ as an etchant by an anisotropic RIE process ;
Depositing a third polysilicon film to uniformly cover the upper surface of the second polysilicon film and the inside of the storage node contact hole;
Depositing a hemispherical grain silicon film on the third polysilicon film;
Removing the hemispherical crystal silicon film, the third polysilicon film and the second polysilicon film from the upper surface of the third insulating film;
The third insulating film is removed from the upper surface of the second interlayer silicon nitride film, and includes the upper hemispherical crystal silicon film and the lower third polysilicon film along the inside of the storage node contact hole. Forming a storage node structure having a portion and a protruding portion protruding outward from an upper surface of the second interlayer silicon nitride film;
Forming a capacitor dielectric layer on the storage node structure;
Forming a top capacitor to complete the stacked capacitor structure located above the polysilicon bit line structure.

The gate structure of the transmission gate transistor is a polysilicon gate structure, and the polysilicon gate structure is located on a gate oxide film having a thickness of 50 to 200 mm and covered with a silicon nitride film. 2. The method of manufacturing a high-density DRAM capacitor structure according to claim 1, wherein the side surface has a silicon nitride sidewall with respect to the N-type source / drain region.

The series of thin film to be disposed on the first inter-layer silicon nitride film, TEOS oxide film is formed as a gas source or thickness deposited by either LPCVD or PECVD from BPSG film 4000～7000A, The second insulating film to be formed as a base layer, the second interlayer silicon nitride film having a thickness of 500 to 1000 mm deposited by either LPCVD or PECVD at a temperature of 500 to 850 ° C., and TEOS as a gas The third insulating film formed by an oxide film formed as a source, or a BPSG film having a thickness of 3000 to 8000 mm deposited by either LPCVD or PECVD, and deposited by LPCVD at a temperature of 500 to 700 ° C. And the second polysilicon film having a thickness of 500 to 2000 mm Method for producing a high-density DRAM capacitor structure in Motomeko 1 wherein.

2. The high density according to claim 1, wherein the grooves formed in the side walls of the third insulating film and the second insulating film exposed to the opening of the first storage node are obtained by etching with a hydrofluoric acid buffer solution. A method of manufacturing a DRAM capacitor structure.

The insulating sidewall spacer is formed on the polysilicon bit line structure inside the storage node contact hole, and is formed of silicon oxide deposited by either LPCVD or PECVD, and has a thickness of 500 to 1000 mm. 2. The method of manufacturing a high density DRAM capacitor structure according to claim 1, wherein the insulating film is formed by anisotropic RIE etching using CHF ₃ as an etching agent.

Forming a deep pocket COB structure on a semiconductor substrate,
Creating a transfer gate transistor on the semiconductor substrate;
A step of contacting the first source / drain regions of the first to form a port Li silicon bit line structure on the insulating film, the transfer gate transistor through a contact hole in the first insulating film,
Depositing a first interlayer silicon nitride film to completely cover the polysilicon bit line structure;
Depositing a second insulating film on the first interlayer silicon nitride film;
Planarizing the second insulating film;
Depositing a second interlayer silicon nitride film on the second insulating film;
Depositing a third insulating film on the second interlayer silicon nitride film;
Depositing a second polysilicon film on the third insulating film;
Said second polysilicon film, said third insulating film, in the second inter-layer silicon nitride film and the second insulating film, in a vertical direction to the upper surface of the first inter-layer silicon nitride film, and the horizontal direction is the Forming a first storage node opening located between the polysilicon bit line structures;
Etching the side walls of the second insulating film and the third insulating film in the first storage node opening to form concave grooves;
Depositing a fourth insulating film and filling the groove portions in the second insulating film and the third insulating film;
A deep pocket storage including the first storage node opening by anisotropically etching the fourth insulating film, the first interlayer silicon nitride film, and the first insulating film inside the first storage node opening. A step of forming a node contact hole, wherein the storage node contact hole is formed by etching the fourth insulating film using CHF ₃ as an etchant by an anisotropic RIE process, thereby forming the third insulating film leaving the groove portion and groove portion of the second insulating film, by etching the third insulating film inside of the second polysilicon film and the first inter-layer silicon nitride film from the side wall surface of the Cl ₂ as an etchant Thus, the second polysilicon film is left outside the side wall surface of the third insulating film, and the side wall of the third insulating film is left. When more is eliminated by etching the fourth insulating film and the first insulating film remains inside the CHF ₃ as an etchant, removing the fourth insulating film, removing the groove portions of the third insulating film Suruga, wherein the groove portion of the second insulating film so as to be left, the fourth insulating film on the sidewall of the second insulating film and the first inter-layer silicon nitride film covering the polysilicon bit line structure Forming an insulating sidewall spacer and exposing a second source / drain region of the transmission gate transistor;
Said the entire surface including the upper surface of the second polysilicon film is deposited a third polysilicon film, thereby uniformly coat the internal storage node contact hole of the deep pocket shaped to contact the second source / drain region Steps,
Depositing a hemispherical grain silicon film on the third polysilicon film;
A step of filling the your storage node contact hole of the deep pocket shaped in the fifth insulating film,
Removing the hemispherical crystal silicon film, the third polysilicon film and the second polysilicon film from the upper surface of the third insulating film;
The fifth insulating film is removed from the deep pocket-shaped storage node contact hole, the third insulating film is removed from the upper surface of the second interlayer silicon nitride film, and the upper hemispherical crystal silicon film and Forming a storage node structure including a portion of the third polysilicon film in the lower layer and extending along the inside of the storage node contact hole and a protruding portion protruding outward from the upper surface of the second interlayer silicon nitride film ;
Forming a capacitor dielectric film on the storage node structure;
Depositing a fourth polysilicon film on the capacitor dielectric film;
And patterning the fourth polysilicon film to form an upper electrode of the deep pocket type COB structure.

7. The high-density DRAM capacitor structure according to claim 6, wherein the second insulating film is an oxide film formed using TEOS as a gas source or a BPSG film having a thickness of 4000 to 7000 mm deposited by either LPCVD or PECVD. Manufacturing method.

7. The method of manufacturing a high density DRAM capacitor structure according to claim 6, wherein the second interlayer silicon nitride film is deposited by LPCVD or PECVD at a temperature of 500 to 850 [deg.] C. to a thickness of 500 to 1000 mm. .

7. The high-density DRAM capacitor structure according to claim 6, wherein the third insulating film is an oxide film formed using TEOS as a gas source or a BPSG film having a thickness of 3000 to 8000 mm deposited by either LPCVD or PECVD. Manufacturing method.

Said second polysilicon film, a manufacturing method of a high density DRAM capacitor structure of claim 6, wherein it is intended to be deposited with a thickness of 500~2000Å a temperature of 500 to 700 ° C. by LPCVD.

7. The high density DRAM according to claim 6, wherein the concave grooves formed in the side walls of the third insulating film and the second insulating film exposed to the first storage node opening are obtained by etching with a hydrofluoric acid buffer. A method for manufacturing a capacitor structure.

7. The high-density DRAM capacitor according to claim 6, wherein the fourth insulating film is a silicon oxide film and is deposited at a temperature of 500 to 800 [deg.] C. to a thickness of 500 to 1000 [deg.] C. by LPCVD or PECVD. Structure manufacturing method.

The insulating sidewall spacer located on the side wall of the first interlayer silicon nitride film covering the second insulating film and the polysilicon bit line structure is formed of silicon oxide deposited by either LPCVD or PECVD. 7. The method of manufacturing a high-density DRAM capacitor structure according to claim 6, wherein the fourth insulating film having a thickness of 500 to 1000 mm is formed by further etching CHF ₃ using an anisotropic RIE process using CHF ₃ as an etching agent.

7. The method of manufacturing a high density DRAM capacitor structure according to claim 6, wherein the fifth insulating film used to fill the deep pocket storage node contact hole is a spin-on-glass film or a BPSG film.

The polysilicon bit line structure is formed by patterning from a thickness of a temperature of 500 to 700 ° C. can deposit the polysilicon film 1000~3000Å by LPCVD, the Cl ₂ at RIE process as an etchant The method of manufacturing a high-density DRAM capacitor structure according to claim 1 or 6.

The high-density DRAM capacitor structure according to claim 1 or 6, wherein the first interlayer silicon nitride film is deposited at a temperature of 500 to 850 ° C and a thickness of 500 to 1000 mm by either LPCVD or PECVD. Method.

The third polysilicon film is deposited by LPCVD at a temperature of 500 to 700 ° C. to a thickness of 700 to 1500 mm, and after deposition, arsenic or phosphorus ions are implanted, or arsenic or phosphorus is added simultaneously with the deposition. 7. The method of manufacturing a high density DRAM capacitor structure according to claim 1, wherein the high density DRAM capacitor structure is formed in a monosilane atmosphere.

Said first storage node opening by RIE process, respectively Cl ₂ as an etching agent of the second polysilicon film and the second interlayer silicon nitride film, a CHF ₃ of the third insulating film and the second insulating film 7. The method for manufacturing a high density DRAM capacitor structure according to claim 1, wherein the high density DRAM capacitor structure is formed by etching using an etching agent.

The high-density DRAM capacitor structure according to claim 1 or 6, wherein the hemispherical crystal silicon film is deposited by LPCVD at a temperature of 500 to 600 ° C and a pressure of 100 mTorr and a thickness of 300 to 700 mm. Production method.

The storage node structure removes the unnecessary hemispherical crystal silicon film and the third polysilicon film together with the second polysilicon film by a CMP process or an anisotropic RIE process using Cl ₂ as an etchant. 7. The method of manufacturing a high-density DRAM capacitor structure according to claim 1, wherein the high-density DRAM capacitor structure is formed.

The capacitor dielectric film is an ONO film, and its dielectric constant is equal to a silicon oxide film having a thickness of 40 to 80 mm. First, a silicon oxide film having a thickness of 10 to 20 mm is formed by thermal oxidation. A silicon nitride film having a thickness of 10 to 50 mm is deposited thereafter, and the silicon nitride film is thermally oxidized to form a structure in which the upper layer is an oxidized silicon nitride film and the lower layer is a silicon nitride film. 7. A method for producing a high-density DRAM capacitor structure according to 1 or 6.

The fourth polysilicon film The method for producing a high-density DRAM capacitor structure of claim 6, wherein it is intended to be deposited with a thickness of 1000~3000Å a temperature of 500 to 700 ° C. by LPCVD constituting the upper electrode .