JP3792597B2

JP3792597B2 - Matrix type image display device

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Publication number: JP3792597B2
Application number: JP2002109758A
Authority: JP
Inventors: 靖久保田; 一郎白木; 保酒井
Original assignee: Sharp Corp
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Priority date: 1996-07-22
Filing date: 2002-04-11
Publication date: 2006-07-05
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Description

【０００１】
【発明の属する技術分野】
本発明は、基板上に画素がマトリクス状に配列されるマトリクス型画像表示装置に関し、特に各画素を表示駆動するための駆動回路部分の改良に関する。
【０００２】
【従来の技術】
従来から、液晶素子、ＥＬ（エレクトロルミネッセンス）素子およびＬＥＤ（発光ダイオード）素子等を、マトリクス状に配列して形成される画像表示装置が用いられている。このようなマトリクス型の画像表示装置として、液晶表示装置を例として以下に説明する。図１１は、一般的な液晶表示装置１の概略的構成を示す正面図である。この液晶表示装置１は、大略的に、多数の画素ＰＩＸが形成される画素アレイＡＲＹと、上記画素ＰＩＸを表示駆動するための走査信号線駆動回路ｇｄおよびデータ信号線駆動回路ｓｄと、これらの信号線駆動回路ｇｄ，ｓｄを駆動制御するための制御回路２とを含んで構成されている。
【０００３】
上記画素アレイＡＲＹ上には、相互に直交する多数の走査信号線ＧＬ_j （ｊ＝１，２，…，ｎ）およびデータ信号線ＳＬ_i （ｉ＝１，２，…，ｍ）が形成されており、隣接する２本の走査信号線ＧＬ_j ，ＧＬ_j+1 とデータ信号線ＳＬ_i ，ＳＬ_i+1 とで包囲された領域に上記画素ＰＩＸが形成されることになり、こうして該画素ＰＩＸは、マトリクス状に配列されている。
【０００４】
上記データ信号線駆動回路ｓｄは、上記制御回路２からのクロック信号ＣＫＳ等のタイミング信号に同期して、入力された画像信号ＤＡＴをサンプリングし、かつ必要に応じて増幅して上記各データ信号線ＳＬ_i に出力する。また、走査信号線駆動回路ｇｄは、上記制御回路２からのクロック信号ＣＫＧ，ＧＰＳ等のタイミング信号に同期して、走査信号線ＧＬ_j を順次選択し、画素ＰＩＸ内に設けられている後述するスイッチング素子の開閉を制御する。こうして、データ信号線ＳＬ_i に出力された画像信号（データ）ＤＡＴが各画素ＰＩＸに書込まれ、次の走査タイミングまでその画像データＤＡＴが保持されて、表示出力が行われる。
【０００５】
上記データ信号線駆動回路ｓｄには、画像データＤＡＴを各データ信号線ＳＬ_i に出力してゆくにあたって、走査信号線ＧＬ_j によって選択されたラインの画素に順次的に画像データＤＡＴを出力してゆく点順次駆動方式と、上記ラインの画素に一斉に画像データＤＡＴを出力する線順次駆動方式とが知られており、一例として、回路構成の簡単な点順次駆動方式のデータ信号線駆動回路について、図１２を参照して説明する。
【０００６】
図１２は、典型的な従来技術のデータ信号線駆動回路ｓｄの電気的構成を示すブロック図である。上記各データ信号線ＳＬ_i には、アナログスイッチａｓｗ_i が介在されており、このアナログスイッチａｓｗ_i が導通すると、上記画像データＤＡＴがサンプリングされて各データ信号線ＳＬ_i に出力される。これらのアナログスイッチａｓｗ_i を制御するために、該各アナログスイッチａｓｗ_i に個別的に対応する走査回路ｓｒｓ_i （ｉ＝上記１，２，…，ｍ）と、バッファｂｕｆｓ_i とが設けられている。
【０００７】
上記走査回路ｓｒｓ_i は、相互に縦続接続されており、各走査回路ｓｒｓ_i には共通にクロック信号ＣＫＳが入力されている。また、始端の走査回路ｓｒｓ₁には、水平同期信号などに基づいて作成されたスタートパルスＳＰＳが与えられる。したがって、各走査回路ｓｒｓ_i からは、上記始端側の走査回路ｓｒｓ₁から順次的にサンプリングパルスが出力されてゆき、このサンプリングパルスは、バッファｂｕｆｓ_iにおいて保持・増幅されるとともに、必要に応じて反転されて、上記各アナログスイッチａｓｗ_iに与えられる。
【０００８】
また、走査信号線駆動回路ｇｄは、たとえば図１３で示すように、上記走査回路ｓｒｓ_iと同様の走査回路ｓｒｇ_k（ｋ＝１，２，…，ｎ＋１）と、各走査信号線ＧＬ_jにそれぞれ対応している２種類の論理積回路ａｎｄ１_j，ａｎｄ２_jおよびバッファｂｕｆｇ_j とを備えて構成されている。各走査回路ｓｒｇ_kは、上記走査回路ｓｒｓ_iと同様に相互に縦続接続されており、垂直同期信号などに基づいて作成されたスタートパルスＳＰＧが始端の走査回路ｓｒｇ₁に入力され、このスタートパルスＳＰＧが水平同期信号などに基づいて作成されるクロック信号ＣＫＧに応答して、順次、後段側の走査回路ｓｒｇ₂，ｓｒｇ₃，…へ出力されてゆく。
【０００９】
相互に隣接する各走査回路ｓｒｇ_j，ｓｒｇ_j+1からの出力は、論理積回路ａｎｄ１_jにおいて演算された後、さらに論理積回路ａｎｄ２_jにおいてクロック信号ＧＰＳと演算されてバッファｂｕｆｇ_jにそれぞれ入力される。上記各走査回路ｓｒｇ_kは、上記クロック信号ＣＫＧに応答して上記スタートパルスＳＰＧを半周期ずつ遅れて出力する。すなわち走査回路ｓｒｇ_jから出力されるパルスは、クロック信号ＣＫＧの立上りタイミングで立上り、次の立上りタイミングまでの１周期に亘って保持され、これに対して次段の走査回路ｓｒｇ_j+1は、上記クロック信号ＣＫＧの立下りタイミングから１周期間に亘ってパルスを出力する。すなわち、隣接する走査回路ｓｒｇ_j，ｓｒｇ_j+1間で半周期だけずれたパルスが論理積回路ａｎｄ１_jに入力されることになり、該論理積回路ａｎｄ１_jからはクロック信号ＣＫＧの半周期の長さのパルスが、論理積回路ａｎｄ２_jへ出力される。
【００１０】
上記クロック信号ＧＰＳは、たとえば上記クロック信号ＣＫＧの２倍の速さとされており、したがって論理積回路ａｎｄ２_jから出力されるパルスは、上記クロック信号ＣＫＧの１／２の周期よりも短くなり、隣接する論理積回路ａｎｄ２_j，ａｎｄ２_j+1間で、このパルスが相互に重複する期間を生じることはない。上記論理積回路ａｎｄ２_jからの出力は、バッファｂｕｆｇ_jにおいて、増幅されるとともに、必要に応じて反転されて、上記各走査信号線ＧＬ_j へそれぞれ出力される。
【００１１】
ここで、各信号線駆動回路ｇｄ，ｓｄの駆動電圧について考える。データ信号線駆動回路ｓｄにおいては、走査回路ｓｒｓ_iを所望とする周波数、たとえば走査信号線駆動回路ｇｄの並列化や同時サンプリングを行わない場合で、ＶＧＡ（ＶｉｄｅｏＧｒａｐｈｉｃａｌＡｒｒａｙ）表示の場合には、約２５．２ＭＨｚで駆動可能であること、およびアナログスイッチａｓｗ_iで正負両極性の画像データＤＡＴをデータ信号線ＳＬ_iに出力可能であることなどの要求から決定され、一般には走査回路ｓｒｓ_iからの要求よりもアナログスイッチａｓｗ_iからの要求で決定される。たとえば、液晶駆動電圧が±５Ｖ、対向電極の電圧が０Ｖであるとき、データ信号線ＳＬ_iでの画像信号のレベルは−５〜＋５Ｖとなり、該データ信号線駆動回路ｓｄの駆動電圧も−５〜＋５Ｖ程度となる。
【００１２】
これに対して、走査信号線駆動回路ｇｄにおいては、上記画素ＰＩＸ内のスイッチング素子が、正極性の画像データを画素容量に書込むことができるように正極性側の駆動電圧が決定され、また負極性の画像データを１フレーム期間保持することができるように負極性側の駆動電圧が決定される。たとえば、これらの条件を満足させるためには、スイッチング素子の閾値電圧が＋３Ｖであるとき、走査信号線駆動回路ｇｄの駆動信号レベルは、正極性側で、上記＋３Ｖに、上記画像信号のレベル＋５Ｖと、マージン＋２Ｖとを加算した１０Ｖ程度となり、負極性側では、上記＋３Ｖに、上記画像データＤＡＴのレベルである−５Ｖと、マージン−６Ｖとを加算した−８Ｖ程度となる。ここで、駆動信号レベルとは、各信号線駆動回路ｇｄ・ｓｄにおける出力信号のレベルのことであり、これら信号線駆動回路ｇｄ・ｓｄの駆動電圧と同一となりうる。
【００１３】
なお、上述した各駆動電圧および駆動信号レベルは一例であり、駆動方法、駆動回路の構成、トランジスタの特性および液晶の種類などによって、その最適値は変動する。
【００１４】
【発明が解決しようとする課題】
以上のように、液晶表示装置では、上述のように液晶を表示駆動するために、正負それぞれ５Ｖ前後の電圧を印加する必要があること、およびデータ信号線駆動回路ｓｄのアナログスイッチａｓｗ_i は正負両極性の画像データＤＡＴを取扱うためにＣＭＯＳ構成であるのに対して、走査信号線駆動回路ｇｄが制御する画素ＰＩＸ内のスイッチング素子はＮＭＯＳなどの片チャネル構成であることに起因して、一般に、データ信号線駆動回路ｓｄおよび走査信号線駆動回路ｇｄの駆動電圧は、一般的な集積回路で用いられている電圧、たとえば３．３Ｖまたは５Ｖよりも大きく、かつ相互に異なる電圧レベルであることが多い。
【００１５】
このため、各信号線駆動回路ｓｄ，ｇｄに入力されるべき上記クロック信号ＣＫＳ；ＣＫＧ，ＧＰＳおよびスタートパルスＳＰＳ，ＳＰＧ等の振幅を大きくし、かつ所望とするレベルとする必要がある。したがって、これらの信号線駆動回路ｓｄ，ｇｄを制御するための上記制御回路２や画像信号処理回路等の外部回路の出力を所望電圧レベルに変換するインタフェイス回路等が必要となり、コストの増大や消費電力の増加を招くという問題がある。
【００１６】
このような不具合を解決するための他の従来技術は、特開平６−９５０７３号公報に示されている。この従来技術では、データ信号線駆動回路および走査信号線駆動回路への入力振幅を５Ｖ（０Ｖ−５Ｖ）に揃え、それぞれの駆動回路の内部に設けたレベルシフト回路によって、所望とする出力振幅レベルである１５Ｖ（０Ｖ−１５Ｖ）まで昇圧している。これによって、入力信号の振幅が小さくなり、上記外部インタフェイス回路の負荷を小さくしている。
【００１７】
しかしながらこの従来技術は、入力信号の一方の電圧レベル、この例では高電位側のみをレベルシフトさせて、データ信号線駆動回路と走査信号線駆動回路との両方の入力信号レベルを同一の駆動信号レベルに昇圧するものである。したがって、データ信号線駆動回路と走査信号線駆動回路との駆動信号レベルの最適値が前述のように相互に異なるような場合には、適用することができないという問題がある。
【００１８】
本発明の目的は、データ信号線駆動回路および走査信号線駆動回路の駆動信号レベルをそれぞれ最適化した場合にも、各データ信号線駆動回路および走査信号線駆動回路での入力信号レベルを同一に、かつ低くして、構成を簡略化することができるとともに、低消費電力化を図ることができるマトリクス型画像表示装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明のマトリクス型画像表示装置は、上記課題を解決するために、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、走査信号線またはデータ信号線への出力段に、相互に直列に接続された２段のレベルシフト回路を備え、上記２段のレベルシフト回路は、上記走査信号線駆動回路またはデータ信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトするレベルシフト回路であり、上記走査信号線への出力段とは、走査信号を出力する段であり、上記データ信号線への出力段とは、データ信号をサンプリングするアナログスイッチに制御信号を出力する段であることを特徴とする。
【００２０】
上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
【００２１】
したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
【００２２】
本発明のマトリクス型画像表示装置は、上記の課題を解決するために、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路は、相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定することを特徴とする。
【００２３】
上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
【００２４】
したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
【００２５】
さらに、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
【００２６】
この場合、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とする方が、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。
【００２７】
本発明のマトリクス型画像表示装置は、上記課題を解決するために、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路は、走査信号線への出力段に２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側および低電位側の一方の電圧レベルを固定し、上記走査信号線への出力段とは、走査信号を出力する段であることを特徴とする。
【００２８】
上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
【００２９】
したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
【００３０】
さらに、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
【００３１】
この場合、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とする方が、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。
【００３２】
また、上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルは相互に異なり、かつ上記走査信号線駆動回路とデータ信号線駆動回路との入力信号レベルは相互に等しいことがより好ましい。
【００３３】
各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。
【００３４】
したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。
【００３５】
また、上記画素は、スイッチング素子と、液晶容量および補助容量からなる画素容量とを含んで構成され、走査信号によって該画素が選択されると、上記スイッチング素子は画像データを取り込んで液晶容量および補助容量の一方の電極に与え、これによって、上記液晶容量の一方の電極と他方の電極である対向電極との間に介在される表示媒体に電圧が印加されて該表示媒体が駆動されて画像表示が実現され、上記補助容量の他方の電極は隣接する走査信号線に接続され、上記対向電極は、その電圧レベルが予め定める周期で交流駆動され、上記走査信号線駆動回路は、上記２段のレベルシフト回路を備え、いずれかのレベルシフト回路の電圧シフト量が上記周期毎に変化することがより好ましい。
【００３６】
これにより、画素容量を構成する補助容量の他方の電極を隣接する走査信号線に接続するようにした、いわゆるＣＳオンゲート構造の画素構成とし、液晶などの表示媒体の交流駆動の周期で、走査信号線駆動回路の駆動電圧のいずれか一方の電圧レベルを変動させる。
【００３７】
したがって、上記ＣＳオンゲート構造では、走査信号線のオフ電圧レベルを、液晶容量などの対向電極である共通電極の交流駆動と同期して、同振幅で変動させる必要があるのに対して、上記オフレベルである上記一方の電圧レベルを変動させることによって、走査信号線のレベルを所望とする波形として駆動することができる。
【００３８】
さらにまた、上記レベルシフト回路を備える信号線駆動回路において、その出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であることがより好ましい。
【００３９】
これにより、レベルシフト回路を構成するトランジスタと、その前段側の回路を構成するトランジスタとで、素子に要求される耐圧に対応して素子構造を変化する。たとえば、オフセット構造を採用する。また、チャネル長を変化させて対応するときには、高い耐圧が要求されるレベルシフト回路のトランジスタでは、チャネル長を長くすることがより好ましい。この場合、このトランジスタのチャネル長は、その前段側の回路を構成するトランジスタのチャネル長の１．５〜３倍の長さであることがより好ましい。
【００４０】
また、ゲート絶縁膜の膜厚で対応するときには、レベルシフト回路のトランジスタの膜厚を厚くすることがより好ましい。この場合、このトランジスタのゲート絶縁膜の膜厚は、その前段側の回路を構成するトランジスタのゲート絶縁膜の膜厚の１．２５倍から２．５倍であることがより好ましい。
【００４１】
また、高い耐圧が要求されるレベルシフト回路を構成するトランジスタを、チャネル領域とソース領域およびドレイン領域との間に不純物濃度の低い領域を有する、いわゆるＬＤＤ構造としてもよい。
【００４２】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図７に基づいて説明すれば以下のとおりである。
【００４３】
図１は本発明の実施の一形態の走査信号線駆動回路ＧＤの電気的構成を示すブロック図であり、図２はその走査信号線駆動回路ＧＤの動作を説明するための波形図であり、図３は本発明の実施の一形態のデータ信号線駆動回路ＳＤの電気的構成を示すブロック図である。これらの信号線駆動回路ＧＤ，ＳＤは、前述の一般的な液晶表示装置１における従来技術の信号線駆動回路ｇｄ，ｓｄにそれぞれ代えて、使用することができる。
【００４４】
走査信号線駆動回路ＧＤは、上記各走査信号線ＧＬ_jに個別的に対応する走査回路ＳＲＧ_j（上記ｊ＝１，２，…，ｎ）、論理回路ＬＯＧ_j、レベルシフタＬＳ１_j、レベルシフタＬＳ２_jおよびバッファＢＵＦ_jを備えて構成されている。
【００４５】
走査回路ＳＲＧ_jは、シフトレジスタなどで実現され、相互に縦続接続されている。これらの走査回路ＳＲＧ_jには、共通に、上記制御回路２から、水平同期信号などに基づいて作成され、図２（ａ）で示すようなクロック信号ＣＫＧが入力されている。また、始端の走査回路ＳＲＧ₁には、上記制御回路２から、垂直同期信号などに基づいて作成され、図２（ｂ）で示すようなスタートパルスＳＰＧが入力されており、残余の走査回路ＳＲＧ₂〜ＳＲＧ_nには、それぞれ前段側の走査回路ＳＲＧ₁〜ＳＲＧ_n-1からの出力が与えられる。したがって、上記スタートパルスＳＰＧは、上記クロック信号ＣＫＧに応答して、順次、後段側の走査回路へと伝送されてゆく。
【００４６】
上記各走査回路ＳＲＧ_jからの出力はまた、対応する論理回路ＬＯＧ_jにそれぞれ入力されている。これらの論理回路ＬＯＧ_jにはまた、図２（ｃ）で示すような、たとえば上記クロック信号ＣＫＧの２倍の周波数のクロック信号ＧＰＳが、上記制御回路２から入力されている。論理回路ＬＯＧ_jは、図２（ｄ）で示すように、走査回路ＳＲＧ_jからの出力およびクロック信号ＧＰＳが共にハイレベルである期間のみ、ハイレベルの出力を導出する。したがって、この論理回路ＬＯＧ_jからの出力は、ほぼ上記クロック信号ＣＫＧの１／４の周期だけハイレベルとなり、隣接する論理回路ＬＯＧ_j-1，ＬＯＧ_j+1との間で、ハイレベルとなる期間が相互に重複することはない。
【００４７】
上記走査回路ＳＲＧ_jおよび論理回路ＬＯＧ_jは、上記制御回路２や、図示しない画像信号処理回路と同様に、駆動電圧が５Ｖとなっており、したがって論理回路ＬＯＧ_jからの出力電圧レベルは０Ｖ／５Ｖとなる。この論理回路ＬＯＧ_jからの出力は、第１のレベルシフタＬＳ１_jにおいて、図２（ｅ）で示すように、その電圧レベルが０Ｖ／１０Ｖに変換され、さらに第２のレベルシフタＬＳ２_jにおいて、図２（ｆ）で示すように、−８Ｖ／１０Ｖに変換される。レベルシフタＬＳ２_jからの出力は、バッファＢＵＦ_jにおいて増幅されるとともに、必要に応じて反転されて、上記各走査信号線ＧＬ_jへ出力される。走査信号線ＧＬ_jの電圧レベルは、図２（ｇ）で示すようになる。
【００４８】
また、データ信号線駆動回路ＳＤは、各データ信号線ＳＬ_i毎に個別的に設けられる走査回路ＳＲＳ_i（上記ｉ＝１，２，…，ｍ）、論理回路ＬＯＳ_i、レベルシフタＬＳ３_iおよびサンプリング回路ＳＭＰ_iを備えて構成されている。走査回路ＳＲＳ_iは、上記走査回路ＳＲＧ_jと同様に相互に縦続接続されており、これらの走査回路ＳＲＳ_i には、共通に、上記制御回路２からクロック信号ＣＫＳが入力され、かつ始端の走査回路ＳＲＳ₁には、水平同期信号などに基づいて作成されたスタートパルスＳＰＳが入力され、残余の走査回路ＳＲＳ₂〜ＳＲＳ_mには、前段側の走査回路ＳＲＳ₁〜ＳＲＳ_m-1からの出力がそれぞれ入力されている。
【００４９】
各走査回路ＳＲＳ_iからの出力は、ラッチ回路などで実現される論理回路ＬＯＳ_iを介して、レベルシフタＬＳ３_iに入力される。レベルシフタＬＳ３_iは、上記論理回路ＬＯＳ_iからの０Ｖ／５Ｖの信号の低電位側をレベルシフトして、−５Ｖ／５Ｖに変換して、サンプリング回路ＳＭＰ_iへ出力する。これによって、制御回路２からの画像データＤＡＴがサンプリングされて、各データ信号線ＳＬ_iにそれぞれ出力される。
【００５０】
図４は、上記レベルシフタＬＳ１_j，ＬＳ２_jの具体的構成を示す電気回路図である。論理回路ＬＯＧ_jの出力段は、トランジスタＱ０１，Ｑ０２から成るＣＭＯＳインバータで構成されており、この出力段からは、２本のラインＬ０１，Ｌ０２のそれぞれに、相互に逆相の０Ｖ／５Ｖの信号が出力される。
【００５１】
上記ラインＬ０１，Ｌ０２から入力される０Ｖ／５Ｖの入力信号は、レベルシフタＬＳ１_jのトランジスタＱ１１，Ｑ１２のゲートにそれぞれ入力される。トランジスタＱ１１，Ｑ１２は、ＮＭＯＳから成り、ソースは低電位である０Ｖの電源ラインＰＬ１に共通に接続されている。トランジスタＱ１１のドレインは、トランジスタＱ１３のドレインおよびトランジスタＱ１４のゲートに接続されている。また、トランジスタＱ１２のドレインは、トランジスタＱ１４のドレインおよびトランジスタＱ１３のゲートに接続されている。トランジスタＱ１３，Ｑ１４は、ＰＭＯＳから成り、ソースは共通に高電位である１０Ｖの電源ラインＰＬ２に接続されている。上記トランジスタＱ１１，Ｑ１２のドレインからはまた、それぞれラインＬ１１，Ｌ１２に出力が導出される。
【００５２】
したがって、上記ラインＬ０１が５Ｖであり、ラインＬ０２が０Ｖであるときには、トランジスタＱ１１，Ｑ１４が導通し、トランジスタＱ１２，Ｑ１３が遮断して、ラインＬ１１が０Ｖとなり、ラインＬ１２が１０Ｖとなる。これに対して、ラインＬ０１が０Ｖであり、ラインＬ０２が５Ｖであるときには、トランジスタＱ１１，Ｑ１４が遮断し、トランジスタＱ１２，Ｑ１３が導通して、ラインＬ１１が１０Ｖとなり、ラインＬ１２が０Ｖとなる。こうして、論理回路ＬＯＧ_j からの入力信号レベル０Ｖ／５Ｖの高電位側の電圧レベルが、このレベルシフタＬＳ１_jによって１０Ｖにシフトされる。
【００５３】
上記ラインＬ１１，Ｌ１２は、それぞれレベルシフタＬＳ２_jのトランジスタＱ２１，Ｑ２２のゲートに接続されている。トランジスタＱ２１，Ｑ２２は、ＰＭＯＳから成り、ソースは共通に上記１０Ｖの電源ラインＰＬ２に接続されている。トランジスタＱ２１のドレインは、トランジスタＱ２３のドレインおよびトランジスタＱ２４のゲートに接続されており、トランジスタＱ２２のドレインは、トランジスタＱ２４のドレインおよびトランジスタＱ２３のゲートに接続されている。トランジスタＱ２３，Ｑ２４は、ＮＭＯＳから成り、ソースは共通に低電位である−８Ｖの電源ラインＰＬ３に接続されている。トランジスタＱ２１，Ｑ２３のドレインには、バッファＢＵＦ_j への出力ラインＬ２が接続されている。
【００５４】
したがって、ラインＬ１１が１０Ｖであり、ラインＬ１２が０Ｖであるときには、トランジスタＱ２２，Ｑ２３が導通し、トランジスタＱ２１，Ｑ２４が遮断して、出力ラインＬ２は−８Ｖとなる。これに対して、ラインＬ１１が０Ｖであり、ラインＬ１２が１０Ｖであるときには、トランジスタＱ２１，Ｑ２４が導通し、トランジスタＱ２２，Ｑ２３が遮断して、出力ラインＬ２は１０Ｖとなる。
【００５５】
こうして、レベルシフタＬＳ２_j によって、低電位側の電圧レベルも０Ｖから−８Ｖにシフトされて出力される。
【００５６】
上記データ信号線駆動回路ＳＤにおけるレベルシフタＬＳ３_i は、論理回路ＬＯＳ_i からの入力信号レベル０Ｖ／５Ｖの低電位側の電圧レベルを−５Ｖにシフトしており、したがってこの走査信号線駆動回路ＧＤにおけるレベルシフタＬＳ２_jと同様に構成されている。
【００５７】
上述のように構成される信号線駆動回路ＧＤ，ＳＤを構成するトランジスタの素子構造は、たとえば図５で示される。図５は、上記信号線駆動回路ＧＤ，ＳＤを構成するトランジスタの素子構造を模式的に示す断面図である。この図５において、参照符ＴＧ，ＴＳ，ＴＤは、それぞれゲート電極、ソース領域、ドレイン領域であり、参照符ＣＮＬはチャネル領域であり、参照符ＲＡＹはゲート絶縁膜を表す。
【００５８】
図５（ａ）は、走査回路ＳＲＧ_j，ＳＲＳ_iおよび論理回路ＬＯＧ_j，ＬＯＳ_iなどを構成するトランジスタであり、シングルドレイン構造と称される最も単純な構造を有するトランジスタである。このトランジスタでは、ゲート電極ＴＧをマスクとしたイオンドープで、自己整合的にソース領域ＴＳおよびドレイン領域ＴＤが形成される。
【００５９】
これに対して、レベルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iならびにバッファＢＵＦ_jおよびサンプリング回路ＳＭＰ_iで使用されるトランジスタは、高耐圧のトランジスタである。このトランジスタは、図５（ｂ）〜図５（ｆ）で示されるような構造とされる。
【００６０】
図５（ｂ）に示すトランジスタは、参照符ＣＮＬａで示すように、図５（ａ）に示すトランジスタよりチャネル長が長く形成されている。
【００６１】
一般に、チャネル長が長くなると、ソース／ドレイン間の電界が緩和されて、素子耐圧（ソース／ドレイン間耐圧，長時間の動作においてトランジスタが劣化しない印加電圧）が向上することが知られている。また、チャネル長が長くなるほど、トランジスタの性能（駆動能力）は低下する。チャネル長の長すぎるトランジスタを使用すると、結果的に信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なうことになる。従って、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を十分に引き出せるように、この図５（ｂ）に示したトランジスタのチャネル長における上限が決められる。
【００６２】
この図５（ｂ）に示すトランジスタの活性層は、非晶質シリコン薄膜を多結晶化して製造することができる。この非晶質シリコン薄膜の多結晶化には複数の方法があるが、大別して、熱処理により多結晶化する方法、レーザー照射により多結晶化する方法、およびこれら２つの方法を組み合わせる方法がある。さらに、これらの方法と、金属触媒を用いて結晶化を促進する方法とを組み合わせる方法もある。上記の方法による活性層の形成においては、熱処理の温度や時間、レーザーの出力等の条件により、形成されるトランジスタのチャネル長と素子耐圧との相関関係は異なる。
【００６３】
例えば、ある方法・条件下における非晶質シリコン薄膜の多結晶化によって製造された、チャネル長３μｍで５〜７Ｖの素子耐圧を得ることのできる多結晶シリコン薄膜トランジスタにおいて、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は４．５μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は６μｍ以上必要である。また、このトランジスタにおける、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なわない程度のチャネル長の長さは、好ましくは１０μｍ以下、さらに好ましくは８μｍ以下である。
【００６４】
また、上記の非晶質シリコン薄膜の多結晶化の方法・条件を変えて製造された、チャネル長２μｍで素子耐圧５〜７Ｖを得ることのできるトランジスタでは、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は３μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は４．５μｍ以上必要である。また、このトランジスタにおけるチャネル長の上限は、好ましくは８μｍであり、さらに好ましくは６μｍである。
【００６５】
また、上記の非晶質シリコン薄膜の多結晶化の方法・条件をさらに変えて製造された、チャネル長４μｍで素子耐圧５〜７Ｖを得るトランジスタでは、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は６μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は８μｍ以上必要である。また、このトランジスタにおけるチャネル長の上限は、好ましくは１２μｍであり、さらに好ましくは１０μｍである。
【００６６】
例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧ_j及び論理回路ＬＯＧ_jに用いるトランジスタとして、チャネル長が３μｍの、図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１_j・ＬＳ２_jおよびバッファＢＵＦ_jに用いるトランジスタとして、チャネル長が７μｍの図５（ｂ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
【００６７】
上記のように、チャネル長と素子耐圧の向上との相関関係は、上記したトランジスタ（特に活性層）の製造方法や、トランジスタの構造（大きさ等）によって異なるが、信号線駆動回路ＧＤ・ＳＤに用いる場合には、図５（ｂ）に示したトランジスタにおけるチャネル長が、図５（ａ）に示したトランジスタのチャネル長の１．５倍から３倍であれば、トランジスタの活性層を形成するための非晶質シリコン薄膜の多結晶化の方法・条件や、トランジスタの構造（大きさ等）によらず、好ましい素子耐圧を得ることができる。信号線駆動回路ＧＤ・ＳＤにおけるレベルシフタＬＳ１_j，ＬＳ２_jおよびＬＳ３_iに用いるトランジスタと、その前段側の回路に用いるトランジスタとのチャネル長の比がこの範囲であれば、信号線駆動回路ＧＤ・ＳＤは最も効率良く動作する。
【００６８】
また図５（ｃ）で示すトランジスタは、参照符ＲＡＹａで示すように、図５（ａ）に示したトランジスタよりゲート絶縁膜の膜厚が厚く形成されている。
【００６９】
一般に、ゲート絶縁膜の膜厚が厚くなると、この厚さに比例して素子耐圧が向上する。ただし、成膜方法によっては、欠陥などのために、ある膜厚以下では急速に耐圧が低下することも知られている。また、ゲート絶縁膜が厚くなるほど、トランジスタの性能（駆動能力）は低下する。ゲート絶縁膜が厚すぎるトランジスタを使用すると、結果的に、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なうことになる。従って、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を十分に引き出せるように、この図５（ｃ）に示したトランジスタのゲート絶縁膜の膜厚における上限が決められる。
【００７０】
この図５（ｃ）に示すようなトランジスタのゲート絶縁膜は、ＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ法）という方法で作成することができる。このＣＶＤ法には、熱ＣＶＤ法やプラズマＣＶＤ法等の方法があり、また、用いるガス種や反応温度等の条件により、作成されるゲート絶縁膜の膜質が異なる。従って、それぞれの条件によって、形成されるトランジスタのゲート絶縁膜の膜厚と素子耐圧との相関関係は異なる。
【００７１】
例えば、ある方法・条件下におけるＣＶＤ法によってゲート絶縁膜が作成された、ゲート絶縁膜の膜厚が８０ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１００ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１２０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおける、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なわない程度のゲート絶縁膜の膜厚は、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下である。
【００７２】
また、上記のＣＶＤ法の方法・条件を変えて、ゲート絶縁膜の膜厚が９０ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１１０ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１３０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおけるゲート絶縁膜の膜厚の上限は、好ましくは２２０ｎｍ、さらに好ましくは１８０ｎｍである。
【００７３】
また、上記のＣＶＤ法の方法・条件をさらに変えて、ゲート絶縁膜の膜厚が１００ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１２５ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１５０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおけるゲート絶縁膜の膜厚の上限は、好ましくは２５０ｎｍ、さらに好ましくは２２０ｎｍである。
【００７４】
例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧ_j及び論理回路ＬＯＧ_jに用いるトランジスタとして、ゲート絶縁膜の膜厚が８０ｎｍの図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１_j・ＬＳ２_jおよびバッファＢＵＦ_jに用いるトランジスタとして、ゲート絶縁膜の膜厚が１２０ｎｍの図５（ｃ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
【００７５】
上記のように、膜厚の程度と素子耐圧の向上との相関関係は、ゲート絶縁膜の成膜方法、熱処理条件およびトランジスタの構造（大きさ等）等によって異なるが、信号線駆動回路ＧＤ・ＳＤに用いる場合には、図５（ｃ）に示したトランジスタにおけるゲート絶縁膜が、図５（ａ）に示したトランジスタのゲート絶縁膜の膜厚の１．２５倍から２．５倍であれば、ゲート絶縁膜を形成するためのＣＶＤ法の条件やトランジスタの構造（大きさ等）によらず、好ましい素子耐圧を得ることができる。信号線駆動回路ＧＤ・ＳＤにおけるレベルシフタＬＳ１_j，ＬＳ２_jおよびＬＳ３_iに用いるトランジスタと、その前段側の回路に用いるトランジスタとのゲート絶縁膜の膜厚の比がこの範囲であれば、信号線駆動回路ＧＤ・ＳＤは最も効率良く動作する。
【００７６】
一方、図５（ｄ）で示すトランジスタは、ＬＤＤ構造と称されるトランジスタである。このトランスジスタには、チャネル領域ＣＮＬと、ソース領域ＴＳおよびドレイン領域ＴＤとの間に、参照符ＬＤＤで示す不純物濃度の低い領域、すなわち、面積あたりの不純物ドーピング量が比較的低い領域、（ＬＤＤ領域，ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ領域）が形成されている。
【００７７】
トランジスタの特性に影響を与えるのは、実際には、体積あたりの不純物濃度であるが、ここでは、製造プロセスの条件として、面積あたりの不純物ドーピング量をＬＤＤ領域の特徴としている。トランジスタの通常の製造プロセスでは、注入された不純物のほとんどが活性層に入るように設定されているので、面積あたりの不純物ドーピング量を活性層の膜厚で除した値が体積あたりの不純物濃度となる。ソース領域ＴＳおよびドレイン領域ＴＤにおける面積あたりの不純物ドーピング量は、１×１０¹⁵〜５×１０¹⁵／ｃｍ²であるのに対し、この領域ＬＤＤにおける面積あたりの不純物ドーピング量は、好ましくは１×１０¹²〜１×１０¹⁴／ｃｍ²であり、さらに好ましくは５×１０¹²〜５×１０¹³／ｃｍ²である。
【００７８】
前述のように、ソース／ドレイン間の電界を緩和することにより、素子耐圧を向上できることが知られている。この電界の緩和を実現する方法の１つとして、ＬＤＤ構造（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ構造）がある。これは、トランジスタの接合領域（ソース／ドレイン間のｐｎ接合領域）を、面積あたりの不純物ドーピング量の低いＬＤＤ領域とし、この領域における空乏層幅を拡げることによって、上記の電界を緩和する構造である。
【００７９】
図５（ｄ）に示したトランジスタの接合領域は、セルフアライン注入によって作成することができる。このトランジスタにおける接合領域の面積あたりの不純物ドーピング量とソース／ドレイン間の電界の緩和との相関関係は、トランジスタの作成方法（特に接合領域）によって異なるが、上記のセルフアライン注入によって作成された接合領域を有するトランジスタの場合、チャネル長５μｍのＬＤＤ構造でないトランジスタでは、素子耐圧は５〜７Ｖ前後である。これに対し、２×１０¹³／ｃｍ²程度、すなわち、面積あたりの不純物ドーピング量が５×１０¹²〜５×１０¹³／ｃｍ²であるＬＤＤ領域をもつトランジスタでは、チャネル長５μｍで、１５Ｖ以上の素子耐圧を確保することができる。
【００８０】
このトランジスタにおけるＬＤＤ領域の面積あたりの不純物ドーピング量は、この領域の抵抗がチャネルのオン抵抗と同程度となるように決定される。この領域の面積あたりの不純物ドーピング量が１×１０¹⁴／ｃｍ²より大きいと、この領域の抵抗値が小さくなり過ぎて、印加電圧のほとんどがトランジスタのチャネル領域にかかる。従って、ソース／ドレイン間の電界を緩和できなくなる。また、この領域の面積あたりの不純物ドーピング量が１×１０¹²／ｃｍ²以下であると、トランジスタの信頼性は向上するが、この領域の抵抗値が大きくなり過ぎて、トランジスタの駆動能力を大きく低下させることになる。従って、図５（ｄ）に示したトランジスタにおける領域ＬＤＤの面積あたりの不純物ドーピング量は、信号線駆動回路ＧＤ・ＳＤに用いる場合には、好ましくは１×１０¹²〜１×１０¹⁴／ｃｍ²であり、さらに好ましくは５×１０¹²〜５×１０¹³／ｃｍ²である。
【００８１】
上記のセルフアライン注入によるトランジスタのＬＤＤ領域の形成においては、活性層の膜質、ゲート絶縁膜と活性層との界面状態、ＬＤＤ領域の幅、注入不純物の種類、注入エネルギーおよび注入不純物の活性化条件等により、ＬＤＤ領域の面積あたりの不純物ドーピング量と素子耐圧との相関関係は異なるが、面積あたりの不純物ドーピング量が上記の範囲であれば、好ましい素子耐圧が得られる。
【００８２】
例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧ_j及び論理回路ＬＯＧ_jに用いるトランジスタとして、シングルドレイン構造（ＬＤＤ領域を有さない構造）の図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１_j・ＬＳ２_jおよびバッファＢＵＦ_jに用いるトランジスタとして、面積あたりの不純物ドーピング量が２×１０¹³／ｃｍ²のＬＤＤ領域を有する図５（ｄ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
【００８３】
また、図５（ｅ）で示すトランジスタは、オフセット構造と称されるトランジスタであり、上記チャネル領域ＣＮＬとソース領域ＴＳおよびドレイン領域ＴＤとの間に、参照符ＯＦＦで示す不純物がドーピングされていない領域（オフセット領域）を有している。さらにまた、図５（ｆ）で示すトランジスタは、マルチゲート構造と称されるトランジスタであり、参照符ＣＮＬ１，ＣＮＬ２で示すように複数のチャネルが直列に接続されて構成されている。
【００８４】
このような図５（ｄ）〜図５（ｆ）で示すような構造のトランジスタは、いずれも同一チャネル長、かつ同一ゲート膜厚では、上記図５（ａ）の構造を有するトランジスタよりもソース−ドレイン間の耐圧を大きくすることができる。したがって、このような構造に形成することによってもまた、トランジスタの耐圧を高くすることができる。また、上記図５（ｂ）およびこれら図５（ｄ）〜図５（ｆ）で示す構造は、特に、図５（ａ）で示す構造と同一工程で形成することができるので、非常に有効である。さらに、これら図５（ｄ）〜図５（ｆ）で示す構造のトランジスタに、図５（ｂ）または図５（ｃ）で示す構造の少なくともいずれか一方を適用することによって、さらに耐圧を高めることができる。こうして、信号線駆動回路ＧＤ，ＳＤ内の各トランジスタには、所望とする耐圧を得ることができ、信頼性を向上することができる。
【００８５】
なお、上記走査回路ＳＲＧ_j，ＳＲＳ_iは、たとえば図６で示すような構成で実現されている。各走査回路ＳＲＧ_j，ＳＲＳ_iは、ＣＭＯＳ構造の２つのクロックトインバータＩＮＶ１，ＩＮＶ２と、インバータＩＮＶ３とを備えて構成されている。インバータＩＮＶ１の入力端には、上記スタートパルスＳＰＧ，ＳＰＳまたは前段の走査回路の出力が入力される。この図６において、参照符ＣＫで示すクロック入力端子には、上記クロック信号ＣＫＧ，ＣＫＳが入力され、参照符／ＣＫで示すクロック入力端子には、上記クロック信号ＣＫＧ，ＣＫＳを反転して得られたクロック信号が入力される。
【００８６】
インバータＩＮＶ１の出力は、インバータＩＮＶ３で反転されて、論理回路ＬＯＧ_j，ＬＯＳ_iへ出力されるとともに、次段の走査回路へ出力される。また、この出力は、インバータＩＮＶ２によって上記インバータＩＮＶ３の入力側に帰還されている。こうして、各走査回路ＳＲＧ_j，ＳＲＳ_iは、クロック信号ＣＫＧ，ＣＫＳに応答して、順次的に上記スタートパルスＳＰＧ，ＳＰＳを、該クロック信号ＣＫＧ，ＣＫＳの１周期の期間だけ保持してゆくことができる。
【００８７】
また、上述のように構成される信号線駆動回路ＧＤ，ＳＤによって駆動される画素ＰＩＸは、たとえば図７で示すように構成されている。図７は、各画素ＰＩＸにおける電気的構成を模式的に示す電気回路図である。各画素ＰＩＸは、大略的に、上記スイッチング素子であり、走査信号線ＧＬ_jがハイレベルとなったときに選択されて上記データ信号線ＳＬ_iの信号レベルを取込む電界効果トランジスタＳＷと、この電界効果トランジスタＳＷで取込まれた信号レベルが一方の電極に印加される画素容量とを備えて構成されている。上記画素容量は、液晶容量ＣＬと、必要によって付加される補助容量ＣＳとによって構成されている。
【００８８】
上記走査信号線ＧＬ_j がハイレベルとなると、電界効果トランジスタＳＷのドレイン−ソース間が導通して、データ信号線ＳＬ_iと液晶容量ＣＬおよび補助容量ＣＳの一方の電極とが接続される。液晶容量ＣＬの他方の電極は、全画素に共通の対向電極ＶＰに接続されている。また、補助容量ＣＳの他方の電極は、この図７で示す、いわゆるＣＳオンコモン構造の場合には、上記液晶容量ＣＬと同様に、対向電極ＶＰに接続される。こうして、上記データ信号線ＳＬ_iから取込まれ、液晶容量ＣＬに印加される電圧によって、液晶の透過率または反射率が変調され、画像表示を行うことができる。
【００８９】
この図７で示すＣＳオンコモン構造は、走査信号線ＧＬ_jの容量を小さくでき、走査信号線駆動回路ＧＤの負担が軽くなり、比較的大面積の画素アレイに好適に実施される。
【００９０】
以上のように、本発明に従う走査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤは、クロック信号ＣＫＧ，ＣＫＳ等を発生する制御回路２や画像信号処理回路などの外部回路からの入力信号レベルが、該信号線駆動回路ＧＤ，ＳＤの正常に動作する範囲であれば、如何なる電圧レベルであっても、各画素ＰＩＸへは、それらの電界効果トランジスタＳＷの素子構造および画像信号レベルに対応した最適な駆動信号レベルとなるように、レベルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iで変換して与える。したがって、上記外部回路にさらにインタフェイス回路等を付加する必要がなくなり、構成の簡略化および低消費電力化を図ることができるとともに、画素ＰＩＸを最適な駆動信号レベルで駆動して、高い表示品位を得ることができる。
【００９１】
また、レベルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iならびにその後段のバッファＢＵＦ_jおよびサンプリング回路ＳＭＰ_iと、該レベルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iよりも前段の走査回路ＳＲＧ_j，ＳＲＳ_iおよび論理回路ＬＯＧ_j，ＬＯＳ_iとの素子構造を相互に異なるように構成するので、使用する電圧に対応した耐圧を得ることができ、高い信頼性を得ることができる。
【００９２】
さらにまた、一般に、データ信号線駆動回路ＳＤの出力段（図３の例ではサンプリング回路ＳＭＰ_i）はＣＭＯＳ構成であるのに対して、画素ＰＩＸの電界効果トランジスタＳＷは片チャネル（図７の例ではＮチャネル）構成である。したがって、高電位レベルの出力時に要求される高電位側電圧は、データ信号線駆動回路ＳＤよりも走査信号線駆動回路ＧＤの方が高くなる。また、電界効果トランジスタＳＷの方が上記出力段よりも画像データＤＡＴを保持すべき期間が長い（電界効果トランジスタＳＷは１フィールド、データ信号線駆動回路ＳＤの出力段は１水平走査周期）ために、低電圧レベルの保持時に要求される低電位側電圧は、データ信号線駆動回路ＳＤよりも走査信号線駆動回路ＧＤの方が低くなる。
【００９３】
したがって、本発明のようにデータ信号線駆動回路ＳＤの一方の駆動電圧（図３の例では５Ｖ）を固定して、該データ信号線駆動回路ＳＤの他方の駆動電圧（０Ｖ）および走査信号線駆動回路ＧＤの駆動電圧をシフトさせる方が、走査信号線駆動回路ＧＤの一方の駆動電圧を固定して他の３つの駆動電圧をシフトさせるよりも、レベルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iにおける最大シフト量を小さくすることができる。
【００９４】
たとえば、図１および図４で示す走査信号線駆動回路ＧＤの場合には、レベルシフタＬＳ２_jにおけるシフト量は−８Ｖであるのに対して、該走査信号線駆動回路ＧＤの一方の駆動電圧、たとえば高電位側の５Ｖを固定した場合には、上記レベルシフタＬＳ２_jのシフト量は、−１３Ｖとする必要がある。このようにレベルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iでのシフト量が大きくなると、動作が不安定になったり、信号遅延が増大する恐れがあるのに対して、本発明の走査信号線駆動回路ＧＤ，ＳＤのように、データ信号線駆動回路ＳＤの一方の電位を固定することによって、そのような不具合も解消することができる。
【００９５】
本発明の実施の他の形態について、図８〜図１０に基づいて説明すれば以下のとおりである。
【００９６】
図８は、本発明の実施の他の形態の液晶表示装置１１の概略的構成を示す正面図である。この液晶表示装置１１では、上記信号線駆動回路ＧＤ，ＳＤは、画素アレイＡＲＹとともに共通の基板１２上に一体で形成されている。上記図１１で示す液晶表示装置１では、上記画素ＰＩＸの電界効果トランジスタＳＷは非晶質シリコンから成り、信号線駆動回路ＧＤ，ＳＤは、画素アレイＡＲＹに外付けの集積回路で構成されている。
【００９７】
これに対して、近年の大画面化に伴う上記電界効果トランジスタＳＷの駆動力向上や、該信号線駆動回路ＧＤ，ＳＤの実装コストの低減、さらには実装に対する信頼性等の要求から、石英基板上に多結晶シリコン薄膜を用いて、モノリシックに上記画素アレイＡＲＹと信号線駆動回路ＧＤ，ＳＤとを形成する技術が報告されている。さらに、より大画面化および低コスト化を目指して、ガラス基板を用い、そのガラスの歪点である約６００℃以下のプロセス温度で、電界効果トランジスタＳＷを多結晶シリコン薄膜で形成することも試みられている。したがって、この液晶表示装置１１は、このようにガラスから成る基板１２上に画素アレイＡＲＹと信号線駆動回路ＧＤ，ＳＤとを一体で形成し、この基板１２に上記制御回路２および電源電圧発生回路１３を接続している。
【００９８】
上記電源電圧発生回路１３は、上記データ信号線駆動回路ＳＤへは、端子ＶＳＨからハイレベルの電圧５Ｖを出力し、端子ＶＳＬからローレベルの電圧−５Ｖを出力する。基板１２には、端子ＣＯＭからの０Ｖの共通電圧が与えられるとともに、端子ＶＰから、上記対向電極ＶＰの電圧０Ｖ／５Ｖが与えられる。
【００９９】
これに対して、走査信号線駆動回路ＧＤへは、端子ＶＧＨからハイレベルの電圧１０Ｖを出力し、また端子ＶＧＬからはローレベルの電圧、上記−８Ｖまたは−３Ｖを出力する。これは、対向電極ＶＰの電圧レベルを上記０Ｖ／５Ｖと変化させて交流駆動を行うことに対応するためであり、走査信号線ＧＬ_jの高電位側の電圧レベルは１０Ｖのままであるけれども、低電位側の電圧レベルを、上記対向電極ＶＰの電圧レベルが０Ｖであるときには−８Ｖとし、対向電極ＶＰの電圧レベルが５Ｖのときには−３Ｖとするためである。もちろん、この他に、走査回路ＳＲＧ_j，ＳＲＳ_iおよび論理回路ＬＯＧ_j，ＬＯＳ_iなどを駆動するための電源（０Ｖ／５Ｖ）が、信号線駆動回路ＧＤ，ＳＤに供給される。
【０１００】
この液晶表示装置１１における画素ＰＩＸの構成は、たとえば図９で示されている。各画素ＰＩＸは、大略的に、電界効果トランジスタＳＷと、液晶容量ＣＬおよび補助容量ＣＳから成る画素容量とから構成されている。電界効果トランジスタＳＷのゲートは上記走査信号線ＧＬ_jに接続され、ドレインはデータ信号線ＳＬ_iに接続され、ソースは上記液晶容量ＣＬおよび補助容量ＣＳの一方の電極に接続されている。液晶容量ＣＬの他方の電極である対向電極ＶＰには、上記電源電圧発生回路１３から、駆動電圧５Ｖ／０Ｖが印加される。また、補助容量ＣＳの他方の電極は、隣接する走査信号線ＧＬ_j-1に接続されている。
【０１０１】
このように構成される、いわゆるＣＳオンゲート構造の画素ＰＩＸでは、対向電極ＶＰの交流駆動に併せて、補助容量ＣＳの他方の電極である走査信号線ＧＬ_jも、同周期、かつ同振幅で交流駆動する必要がある。このため、走査信号線駆動回路ＧＤのオフレベルに相当する電圧、この図９の例では電界効果トランジスタＳＷがＮＭＯＳ構成であるので、低電位側の駆動電圧を、上記周期で変動させる必要がある。
【０１０２】
たとえば、交流周期が２フィールド期間であるときには、奇数フィールドは偶数フィールドよりも低電位側の駆動信号レベルが低くされ、また交流周期が２水平走査期間の場合には、奇数ラインは偶数ラインよりも低電位側の駆動信号レベルが低くされる。このように、低電位側の駆動信号レベルを変化させるためには、上述のように電源電圧発生回路１３からレベルシフタＬＳ２_jに入力される電源電圧を変化させることによって、該レベルシフタＬＳ２_jでのシフト量を変化するようにしてもよい。
【０１０３】
このように対向電極ＶＰを交流駆動することによって、データ信号線ＳＬ_i に出力すべき画像データＤＡＴの振幅を小さくし、データ信号線駆動回路ＳＤの消費電力を低減することもできる。
【０１０４】
図１０は、上述のような液晶表示装置１１の動作を説明するための波形図である。この液晶表示装置１１の電源電圧発生回路１３は、たとえば奇数フィールドと偶数フィールドとで、端子ＶＧＬから電源ラインＰＬ３への出力電圧を、前述のように−８Ｖと−３Ｖとに切換えを行う。したがって、−８Ｖとする奇数フィールドでは前述の図２と同様の動作となり、これに対して−３Ｖとする偶数フィールドでは、この図１０で示すようになる。図１０（ａ）〜図１０（ｇ）は、それぞれ前述の図２（ａ）〜図２（ｇ）に対応している。偶数フィールドでは、対向電極の電圧ＶＰが５Ｖとなるのに対応して、レベルシフタＬＳ２_jからの出力電圧の低電位側は−３Ｖとなり、これによって走査信号線ＧＬ_jの駆動電圧は、−３Ｖ／１０Ｖとなる。
【０１０５】
このようにして、図９で示すように補助容量ＣＳの他方の端子を隣接する走査信号線ＧＬ_j-1に接続することによって共通電極の引回しを少なくし、開口率を高くすることができるＣＳオンゲート構造の画素ＰＩＸを交流駆動するにあたって、電界効果トランジスタＳＷのオフ時のレベルを適応させることができ、高い品位の表示を行うことができる。
【０１０６】
なお、本発明は、液晶表示装置１，１１に限らず、走査信号線ＧＬ_jとデータ信号線ＳＬ_iとで区分されたマトリクス配列された領域に画素ＰＩＸが形成され、かつその画素ＰＩＸ内にスイッチング素子を備えて構成されるマトリクス型の表示装置に好適に実施することができる。また、上述の駆動電圧および駆動信号レベルは、一例であり、素子構造および画像データＤＡＴの振幅レベルに対応して、適切な値に選ばれることは言うまでもない。
【０１０７】
また、上記実施の形態１および２では、走査信号線駆動回路ＧＤが第１および第２のレベルシフタである、レベルシフタＬＳ１_j・ＬＳ２_jを備え、データ信号線駆動回路ＳＤが第３のレベルシフタであるＬＳ３_iを備えている構成となっているが、これに限るものではない。本発明は、データ信号線駆動回路ＳＤが、レベルシフタＬＳ１・ＬＳ２を備え、走査信号線駆動回路ＧＤがレベルシフタＬＳ３を備える構成でもよい。すなわち、データ信号線駆動回路ＳＤが、ＬＳ３_iに代えてレベルシフタＬＳ１_i・ＬＳ２_iを備え、走査信号線駆動回路ＧＤが、ＬＳ１_j・ＬＳ２_jに代えてＬＳ３_jを備えている構成でもよい。また、データ信号線駆動回路ＳＤが、ＬＳ３_iに代えてレベルシフタＬＳ１_i・ＬＳ２_iを備え、これら信号線駆動回路ＧＤ・ＳＤのそれぞれがレベルシフタＬＳ１・ＬＳ２を備えている構成でもよい。ただし、これらのように、データ信号線駆動回路ＳＤがレベルシフタＬＳ１_i・ＬＳ２_iを備える構成とする場合には、データ信号線駆動回路ＳＤと走査信号線駆動回路ＧＤとの駆動信号レベルの違いを考慮しなければならない。すなわち、データ信号線を駆動するための最適な駆動信号レベルが得られるように、レベルシフタＬＳ１_i・ＬＳ２_iによる信号レベルのシフトの量を調整することが必要である。同様に、走査信号線駆動回路ＧＤがレベルシフタＬＳ３_jを備える構成とする場合にも、走査信号線を駆動するための最適な駆動信号レベルが得られるように、レベルシフタＬＳ３_jによる信号レベルのシフトの量を調整することが必要である。
【０１０８】
また、本発明のマトリクス型画像表示装置は、走査信号線駆動回路ＧＤは、上記２段のレベルシフタＬＳ１_j・ＬＳ２_jを備えて入力信号レベルの高電位側および低電位側の両方の電圧レベルをシフトし、データ信号線駆動回路ＳＤは、入力信号レベルの高電位側または低電位側のいずれか一方の電圧レベルをシフトするレベルシフタＬＳ３_iを有する構成でもよい。この構成においても、上記した液晶表示装置１，１１に好適に応用することができる。
【０１０９】
また、本発明のマトリクス型画像表示装置は、画素ＰＩＸは、走査信号によって選択されると、スイッチング素子ＳＷが画像データを取り込んで画素容量の一方の電極に与え、この画素容量を構成する補助容量ＣＳの他方の電極は隣接する走査信号線ＧＬ_jに接続され、この画素容量の一方の電極と他方の対向電極との間に電圧を印加することによって表示媒体を駆動して画像表示を行い、上記対向電極は、その電圧レベルが予め定める周期で交流駆動され、走査信号線駆動回路ＧＤは、２段のレベルシフタＬＳ１_j・ＬＳ２_jを備え、いずれかのレベルシフタの電圧シフト量が上記周期毎に変化する構成としてもよい。
【０１１０】
また、本発明のマトリクス型画像表示装置は、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路は、走査信号線の出力段に相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側のいずれか一方の電圧レベルを固定するレベルシフト回路を有する構成であってもよい。
【０１１１】
また、本発明のマトリクス型画像表示装置は、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路は、走査信号線への出力段に相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定する構成であってもよい。
【０１１２】
これら何れの構成によっても、上述した本発明により得られる効果と同様の効果を得ることができる。
【０１１３】
【発明の効果】
本発明のマトリクス型画像表示装置は、以上のように、走査信号線駆動回路またはデータ信号線駆動回路の少なくとも一方は、その出力段に、相互に直列に接続された２段のレベルシフト回路を備え、上記２段のレベルシフト回路は、上記走査信号線駆動回路または上記データ信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトしており、制御回路や画像信号処理回路などの外部回路からの低電圧をそのまま入力しても、上記レベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトする。
【０１１４】
それゆえ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動電圧を得ることができ、表示品位を向上することができるという効果を奏する。
【０１１５】
本発明のマトリクス型画像表示装置は、以上のように、走査信号線駆動回路は、相互に直列に接続された２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定する。
【０１１６】
それゆえ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動電圧を得ることができ、表示品位を向上することができる。
【０１１７】
さらに、データ信号線駆動回路におけるシフトさせない他方の入力信号レベルを基準として、走査信号線駆動回路のいずれか一方の入力信号レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができるという効果を奏する。
【０１１８】
本発明のマトリクス型画像表示装置は、以上のように、走査信号線駆動回路は、走査信号線への出力段に２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし、上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側の一方の電圧レベルを固定する。
【０１１９】
それゆえ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動電圧を得ることができ、表示品位を向上することができる。
【０１２０】
さらに、データ信号線駆動回路におけるシフトさせない他方の入力信号レベルを基準として、走査信号線駆動回路のいずれか一方の入力信号レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができるという効果を奏する。
【０１２１】
また、上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルはそれぞれ最適化されて相互に異なり、これに対して、クロック信号やスタートパルスなどのこれらのデータ信号線駆動回路および走査信号線駆動回路への入力信号は相互にそのレベルが揃えられていることがより好ましい。
【０１２２】
それゆえ、上記外部回路の出力電圧ならびに走査信号線駆動回路およびデータ信号線駆動回路の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができるという効果を奏する。
【０１２３】
また、画素容量を構成する補助容量の他方の電極を隣接する走査信号線に接続するようにした、いわゆるＣＳオンゲート構造の画素構成とし、表示媒体の交流駆動の周期で、走査信号線駆動回路の駆動電圧のいずれか一方の電圧レベルを変動させることがより好ましい。
【０１２４】
それゆえ、上記ＣＳオンゲート構造では、走査信号線のオフ電圧レベルを対向電極の交流駆動と同期して、同振幅で変動させる必要があるのに対して、上記オフレベルである上記一方の電圧レベルを変動させることによって、走査信号線のレベルを所望とする波形として駆動することができるという効果を奏する。
【０１２５】
さらにまた、上記レベルシフト回路を備える信号線駆動回路において、その出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造を変えることによって、耐圧が高くなっている構成であることがより好ましい。
【０１２６】
それゆえ、この素子構造の相違は、例えばレベルシフト回路のトランジスタをオフセット構造とすることで実現できるという効果を奏する。もしくは、チャネル長を長くすることによっても、このトランジスタの耐圧を高くすることができる。この場合、このトランジスタのチャネル長は、その前段側の回路を構成するトランジスタのチャネル長の１．５〜３倍の長さであることが好ましい。
【０１２７】
また、レベルシフト回路のトランジスタにおけるゲート絶縁膜の膜厚を厚くすることによって、このトランジスタの耐圧を高くすることができる。この場合、このトランジスタのゲート絶縁膜の膜厚は、その前段側の回路を構成するトランジスタのゲート絶縁膜の膜厚の１．２５倍から２．５倍であることが好ましい。
【０１２８】
また、レベルシフト回路を構成するトランジスタを、チャネル領域とソース領域およびドレイン領域との間に不純物濃度の低い領域を有する、いわゆるＬＤＤ構造としても、このトランジスタの耐圧を高くすることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態の走査信号線駆動回路の電気的構成を示すブロック図である。
【図２】図１で示す走査信号線駆動回路の動作を説明するための波形図である。
【図３】本発明の実施の一形態のデータ信号線駆動回路の電気的構成を示すブロック図である。
【図４】図１で示す走査信号線駆動回路におけるレベルシフタの具体的構成を示す電気回路図である。
【図５】図４で示すようなレベルシフタを実現するための素子構造を、模式化して示す断面図である。
【図６】図１で示す走査信号線駆動回路および図３で示すデータ信号線駆動回路における走査回路の一構成例を示す電気回路図である。
【図７】本発明の実施の一形態の液晶表示装置における画素の電気的構成を模式的に示す電気回路図である。
【図８】本発明の実施の他の形態の液晶表示装置の概略的構成を示す正面図である。
【図９】図８で示す液晶表示装置における画素の電気的構成を模式的に示す電気回路図である。
【図１０】図８で示す液晶表示装置における走査信号線駆動回路の動作を説明するための波形図である。
【図１１】一般的な液晶表示装置の概略的構成を示す正面図である。
【図１２】典型的な従来技術の液晶表示装置におけるデータ信号線駆動回路の電気的構成を示すブロック図である。
【図１３】典型的な従来技術の液晶表示装置における走査信号線駆動回路の電気的構成を示すブロック図である。
【符号の説明】
１液晶表示装置（マトリクス型画像表示装置）
２制御回路
１１液晶表示装置（マトリクス型画像表示装置）
１２基板
１３電源電圧発生回路
ＡＲＹ画素アレイ
ＢＵＦ_j バッファ
ＣＬ液晶容量
ＣＳ補助容量
ＧＤ走査信号線駆動回路
ＧＬ_j 走査信号線
ＬＳ１_j レベルシフタ（レベルシフト回路）
ＬＳ２_j レベルシフタ（レベルシフト回路）
ＬＳ３_i レベルシフタ（レベルシフト回路）
ＳＤデータ信号線駆動回路
ＳＬ_i データ信号線
ＳＭＰ_i サンプリング回路
ＳＲＧ_j 走査回路
ＳＲＳ_i 走査回路
ＳＷ電界効果トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a matrix-type image display device in which pixels are arranged in a matrix on a substrate, and more particularly to improvement of a drive circuit portion for driving each pixel.
[0002]
[Prior art]
Conventionally, an image display device formed by arranging liquid crystal elements, EL (electroluminescence) elements, LED (light emitting diode) elements and the like in a matrix is used. As such a matrix type image display device, a liquid crystal display device will be described below as an example. FIG. 11 is a front view showing a schematic configuration of a general liquid crystal display device 1. The liquid crystal display device 1 generally includes a pixel array ARY in which a large number of pixels PIX are formed, a scanning signal line driving circuit gd and a data signal line driving circuit sd for displaying and driving the pixels PIX, and these And a control circuit 2 for driving and controlling the signal line driving circuits gd and sd.
[0003]
A number of scanning signal lines GL orthogonal to each other are disposed on the pixel array ARY. _j (J = 1, 2,..., N) and data signal line SL _i (I = 1, 2,..., M) are formed, and two adjacent scanning signal lines GL are formed. _j , GL _{j + 1} And data signal line SL _i , SL _{i + 1} The pixels PIX are formed in the region surrounded by the lines. Thus, the pixels PIX are arranged in a matrix.
[0004]
The data signal line drive circuit sd samples the input image signal DAT in synchronization with a timing signal such as the clock signal CKS from the control circuit 2, and amplifies the data signal line DAT as necessary, to thereby each data signal line. SL _i Output to. Further, the scanning signal line driving circuit gd is synchronized with timing signals such as the clock signals CKG and GPS from the control circuit 2, and the scanning signal line GL. _j Are sequentially selected to control opening and closing of a switching element (described later) provided in the pixel PIX. Thus, the data signal line SL _i The image signal (data) DAT output in (1) is written to each pixel PIX, and the image data (DAT) is held until the next scanning timing, and display output is performed.
[0005]
The data signal line drive circuit sd receives the image data DAT on each data signal line SL. _i When output to the scanning signal line GL _j There are known a dot-sequential driving method in which image data DAT is sequentially output to the pixels of the line selected by the above, and a line-sequential driving method in which image data DAT is simultaneously output to the pixels in the line. A data signal line driving circuit of a dot sequential driving method with a simple circuit configuration will be described with reference to FIG.
[0006]
FIG. 12 is a block diagram showing an electrical configuration of a typical prior art data signal line driving circuit sd. Each data signal line SL _i The analog switch asw _i This analog switch asw _i Is conducted, the image data DAT is sampled and each data signal line SL is sampled. _i Is output. These analog switches asw _i To control each analog switch asw _i Individually corresponding to the scanning circuit srs _i (I = 1, 2,..., M above) and buffer bufs _i And are provided.
[0007]
Scan circuit srs _i Are cascade-connected to each other, and each scanning circuit srs _i The clock signal CKS is input in common. Further, the scanning circuit srs at the start end ₁ Is supplied with a start pulse SPS generated based on a horizontal synchronizing signal or the like. Therefore, each scanning circuit srs _i To the above-mentioned scanning circuit srs on the start side. ₁ Sampling pulses are sequentially output from the sampling pulses, and the sampling pulses are output from the buffer bufs. _i Each analog switch asw is held / amplified and inverted as necessary. _i Given to.
[0008]
Further, the scanning signal line driving circuit gd is configured by the scanning circuit srs as shown in FIG. _i Same scanning circuit srg _k (K = 1, 2,..., N + 1) and each scanning signal line GL _j Types of AND circuits and1 corresponding respectively to _j , And2 _j And buffer bufg _j And is configured. Each scanning circuit srg _k Is the scanning circuit srs. _i Are connected in cascade with each other, and a start pulse SPG generated based on a vertical synchronization signal or the like is generated at the start scanning circuit srg. ₁ In response to the clock signal CKG generated based on the horizontal synchronization signal or the like, the start pulse SPG is sequentially input to the rear scanning circuit srg. ₂ , Srg _Three , ... will be output.
[0009]
Each scanning circuit srg adjacent to each other _j , Srg _{j + 1} Output from the AND circuit and1 _j And the AND circuit and2 _j Is calculated with the clock signal GPS in the buffer bufg _j Respectively. Each of the scanning circuits srg _k Outputs the start pulse SPG with a half cycle delay in response to the clock signal CKG. That is, the scanning circuit srg _j The pulse output from the signal rises at the rising timing of the clock signal CKG and is held for one period until the next rising timing, while the next scanning circuit srg _{j + 1} Outputs a pulse for one period from the falling timing of the clock signal CKG. That is, the adjacent scanning circuit srg _j , Srg _{j + 1} A pulse shifted by a half cycle between them is the AND circuit and1. _j AND circuit AND1 _j From the pulse of the half cycle length of the clock signal CKG, the AND circuit and2 _j Is output.
[0010]
The clock signal GPS is, for example, twice as fast as the clock signal CKG. Therefore, the AND circuit and2 _j Is shorter than a half cycle of the clock signal CKG, and the adjacent AND circuit and2 _j , And2 _{j + 1} In the meantime, there will be no period in which these pulses overlap each other. AND circuit and2 _j Output from the buffer bufg _j The scanning signal lines GL are amplified and inverted as necessary. _j Are output respectively.
[0011]
Here, the drive voltage of each signal line drive circuit gd, sd will be considered. In the data signal line driving circuit sd, the scanning circuit srs _i Can be driven at about 25.2 MHz in the case of VGA (Video Graphic Array) display without parallelization or simultaneous sampling of the scanning signal line driver circuit gd, for example, and analog Switch asw _i The positive and negative polarity image data DAT is transferred to the data signal line SL. _i In general, the scanning circuit srs _i Than analog switch asw _i Determined by request from For example, when the liquid crystal driving voltage is ± 5 V and the counter electrode voltage is 0 V, the data signal line SL _i The level of the image signal at -5 becomes -5 to +5 V, and the driving voltage of the data signal line driving circuit sd also becomes about -5 to +5 V.
[0012]
On the other hand, in the scanning signal line drive circuit gd, the drive voltage on the positive polarity side is determined so that the switching element in the pixel PIX can write the positive image data into the pixel capacitance, The driving voltage on the negative polarity side is determined so that the negative polarity image data can be held for one frame period. For example, in order to satisfy these conditions, when the threshold voltage of the switching element is +3 V, the drive signal level of the scanning signal line drive circuit gd is +3 V on the positive polarity side, and the level of the image signal +5 V The margin + 2V is added to about 10V, and on the negative polarity side, the level of the image data DAT is −5V and the margin −6V is added to about −8V to about −8V. Here, the drive signal level is the level of the output signal in each signal line drive circuit gd · sd, and can be the same as the drive voltage of these signal line drive circuits gd · sd.
[0013]
Note that the drive voltages and drive signal levels described above are examples, and the optimum values vary depending on the drive method, the configuration of the drive circuit, the characteristics of the transistors, the type of liquid crystal, and the like.
[0014]
[Problems to be solved by the invention]
As described above, in the liquid crystal display device, in order to display and drive the liquid crystal as described above, it is necessary to apply a voltage of about 5 V in both positive and negative directions, and the analog switch asw of the data signal line driving circuit sd. _i Is a CMOS configuration for handling image data DAT having both positive and negative polarities, whereas the switching element in the pixel PIX controlled by the scanning signal line drive circuit gd has a one-channel configuration such as NMOS. In general, the driving voltage of the data signal line driving circuit sd and the scanning signal line driving circuit gd is higher than a voltage used in a general integrated circuit, for example, 3.3 V or 5 V, and at different voltage levels. There are often.
[0015]
For this reason, it is necessary to increase the amplitudes of the clock signals CKS; CKG, GPS, start pulses SPS, SPG, and the like to be input to the signal line drive circuits sd, gd, and to obtain desired levels. Therefore, an interface circuit that converts the output of the external circuit such as the control circuit 2 and the image signal processing circuit for controlling the signal line driving circuits sd and gd to a desired voltage level is required, which increases the cost. There is a problem that power consumption is increased.
[0016]
Another conventional technique for solving such a problem is disclosed in Japanese Patent Laid-Open No. 6-95073. In this prior art, the input amplitude to the data signal line driving circuit and the scanning signal line driving circuit is made 5V (0V-5V), and a desired output amplitude level is obtained by a level shift circuit provided in each driving circuit. The voltage is boosted to 15V (0V-15V). As a result, the amplitude of the input signal is reduced, and the load on the external interface circuit is reduced.
[0017]
However, in this prior art, only one voltage level of the input signal, in this example, only the high potential side is level-shifted so that the input signal levels of both the data signal line driving circuit and the scanning signal line driving circuit are the same. Boosts to a level. Therefore, there is a problem that it cannot be applied when the optimum values of the drive signal levels of the data signal line drive circuit and the scanning signal line drive circuit are different from each other as described above.
[0018]
An object of the present invention is to provide the same input signal level in each data signal line driving circuit and scanning signal line driving circuit even when the driving signal levels in the data signal line driving circuit and scanning signal line driving circuit are optimized. It is another object of the present invention to provide a matrix-type image display device that can be made low in order to simplify the configuration and achieve low power consumption.
[0019]
[Means for Solving the Problems]
In order to solve the above problems, a matrix-type image display device according to the present invention includes a substrate on which pixels for displaying an image are arranged in a matrix, and scanning for selectively supplying image data to each of the pixels. In the matrix type image display device comprising a signal line drive circuit and a data signal line drive circuit, the scanning signal line drive circuit and At least one of the data signal line driving circuits includes a two-stage level shift circuit connected in series with each other at a scanning signal line or an output stage to the data signal line. Level shift circuit for shifting the voltage level of both the high potential side and the low potential side of the signal line drive circuit or data signal line drive circuit The output stage to the scanning signal line is a stage that outputs a scanning signal, and the output stage to the data signal line is a stage that outputs a control signal to an analog switch that samples the data signal. It is characterized by that.
[0020]
According to the above configuration, even if an input signal having an amplitude of 5 V, for example, from an external circuit such as a control circuit or an image signal processing circuit is input to each signal line driving circuit as it is, the signal line driving circuit Can shift the voltage level of the output signal to an optimum level on both the low potential side and the high potential side by the two-stage level shift circuit provided in the output stage.
[0021]
Therefore, the burden on the external circuit can be reduced, the configuration can be simplified and the power consumption can be reduced, and the optimum drive signal level adapted to the drive circuit configuration and the display medium can be obtained. The quality can be improved.
[0022]
In order to solve the above-described problems, a matrix-type image display device according to the present invention provides a substrate on which pixels for displaying an image are arranged in a matrix, and image data for selectively supplying each pixel. In a matrix type image display device configured to include a scanning signal line driving circuit and a data signal line driving circuit, the scanning signal line driving circuit includes a two-stage level shift circuit connected in series to each other. The voltage level of both the high potential side and the low potential side of the scanning signal line driving circuit is shifted, and the data signal line driving circuit changes the voltage level of one of the high potential side and the low potential side of the data signal line driving circuit. It is fixed.
[0023]
According to the above configuration, even if an input signal having an amplitude of 5 V, for example, from an external circuit such as a control circuit or an image signal processing circuit is input to each signal line driving circuit as it is, the signal line driving circuit Can shift the voltage level of the output signal to an optimum level on both the low potential side and the high potential side by the two-stage level shift circuit provided in the output stage.
[0024]
Therefore, the burden on the external circuit can be reduced, the configuration can be simplified and the power consumption can be reduced, and the optimum drive signal level adapted to the drive circuit configuration and the display medium can be obtained. The quality can be improved.
[0025]
In addition, the data signal line driving circuit that outputs image data to the data signal line normally has a CMOS configuration, whereas the switching element that is provided in each pixel and writes image data has an NMOS configuration, The drive signal level of the scanning signal line drive circuit is required to have a larger voltage amplitude than the drive signal level of the data signal line drive circuit. That is, the voltage level on the high potential side of the scanning signal line driving circuit is set higher than the voltage level on the high potential side of the data signal line driving circuit, and the voltage level on the low potential side of the scanning signal line driving circuit is set to the data signal line driving. It is required to be lower than the voltage level on the low potential side of the circuit.
[0026]
In this case, the maximum shift amount in the level shift circuit is smaller when the other voltage level that is not shifted in the data signal line drive circuit is used as a reference than when the voltage level of one of the scanning signal line drive circuits is used as a reference. And the burden on the circuit can be reduced.
[0027]
In order to solve the above problems, a matrix-type image display device according to the present invention includes a substrate on which pixels for displaying an image are arranged in a matrix, and scanning for selectively supplying image data to each of the pixels. In the matrix type image display device configured to include a signal line driving circuit and a data signal line driving circuit, the scanning signal line driving circuit includes a two-level level shift circuit at an output stage to the scanning signal line. The voltage level of both the high potential side and the low potential side of the scanning signal line driving circuit is shifted, and the data signal line driving circuit is connected to the high potential side of the data signal line driving circuit. and Fixed one voltage level on the low potential side The output stage to the scanning signal line is a stage for outputting a scanning signal. It is characterized by that.
[0028]
According to the above configuration, even if an input signal having an amplitude of 5 V, for example, from an external circuit such as a control circuit or an image signal processing circuit is input to each signal line driving circuit as it is, the signal line driving circuit Can shift the voltage level of the output signal to an optimum level on both the low potential side and the high potential side by the two-stage level shift circuit provided in the output stage.
[0029]
Therefore, the burden on the external circuit can be reduced, the configuration can be simplified and the power consumption can be reduced, and the optimum drive signal level adapted to the drive circuit configuration and the display medium can be obtained. The quality can be improved.
[0030]
In addition, the data signal line driving circuit that outputs image data to the data signal line normally has a CMOS configuration, whereas the switching element that is provided in each pixel and writes image data has an NMOS configuration, The drive signal level of the scanning signal line drive circuit is required to have a larger voltage amplitude than the drive signal level of the data signal line drive circuit. That is, the voltage level on the high potential side of the scanning signal line driving circuit is set higher than the voltage level on the high potential side of the data signal line driving circuit, and the voltage level on the low potential side of the scanning signal line driving circuit is set to the data signal line driving. It is required to be lower than the voltage level on the low potential side of the circuit.
[0031]
In this case, the maximum shift amount in the level shift circuit is smaller when the other voltage level that is not shifted in the data signal line drive circuit is used as a reference than when the voltage level of one of the scanning signal line drive circuits is used as a reference. And the burden on the circuit can be reduced.
[0032]
More preferably, the driving signal levels of the scanning signal line driving circuit and the data signal line driving circuit are different from each other, and the input signal levels of the scanning signal line driving circuit and the data signal line driving circuit are equal to each other. .
[0033]
The drive signal levels of the scanning signal line drive circuit that opens and closes the switching elements formed in each pixel and the data signal line drive circuit that inputs image data to the switching elements are optimized and different from each other. On the other hand, the input signals to the data signal line driving circuit and the scanning signal line driving circuit, such as a clock signal and a start pulse, have the same level.
[0034]
Therefore, even if the output voltage of the external circuit and the driving signal level of the scanning signal line and the data signal line are optimized, the output voltage, the data signal line driving circuit, and the scanning signal line driving circuit are provided on the output side of the external circuit. Therefore, it is not necessary to add a level conversion circuit or the like for matching the input voltage, and the burden on the external circuit can be reduced.
[0035]
The pixel includes a switching element and a pixel capacitor composed of a liquid crystal capacitor and an auxiliary capacitor. When the pixel is selected by a scanning signal, the switching element takes in image data and receives the liquid crystal capacitor and the auxiliary capacitor. The voltage is applied to one electrode of the capacitor, whereby a voltage is applied to the display medium interposed between one electrode of the liquid crystal capacitor and the counter electrode which is the other electrode, and the display medium is driven to display an image. The other electrode of the auxiliary capacitor is connected to an adjacent scanning signal line, the counter electrode is AC driven with a voltage level determined in advance, and the scanning signal line driving circuit has the two stages More preferably, a level shift circuit is provided, and the voltage shift amount of any one of the level shift circuits changes for each period.
[0036]
As a result, the other electrode of the auxiliary capacitor constituting the pixel capacitor is connected to the adjacent scanning signal line, so that the pixel configuration has a so-called CS on-gate structure, and the scanning signal is generated at the AC drive cycle of the display medium such as liquid crystal. The voltage level of any one of the drive voltages of the line drive circuit is changed.
[0037]
Therefore, in the CS on-gate structure, the off-voltage level of the scanning signal line needs to be changed with the same amplitude in synchronization with the AC drive of the common electrode which is a counter electrode such as a liquid crystal capacitor. The level of the scanning signal line can be driven as a desired waveform by changing the one voltage level which is the level.
[0038]
Furthermore, in the signal line driving circuit including the level shift circuit, the transistor constituting the level shift circuit provided in the output stage differs from the transistor constituting the circuit on the preceding stage in the element structure, and has a high breakdown voltage. It is more preferable that
[0039]
Thereby, the element structure is changed according to the withstand voltage required for the element between the transistor constituting the level shift circuit and the transistor constituting the circuit on the preceding stage. For example, an offset structure is adopted. When the channel length is changed, it is more preferable to increase the channel length in a transistor of a level shift circuit that requires a high breakdown voltage. In this case, the channel length of the transistor is more preferably 1.5 to 3 times the channel length of the transistor constituting the circuit on the preceding stage.
[0040]
Further, when the film thickness of the gate insulating film corresponds, it is more preferable to increase the film thickness of the transistor of the level shift circuit. In this case, the film thickness of the gate insulating film of the transistor is more preferably 1.25 to 2.5 times the film thickness of the gate insulating film of the transistor constituting the circuit on the preceding stage.
[0041]
Alternatively, a transistor included in a level shift circuit that requires high breakdown voltage may have a so-called LDD structure having a region with a low impurity concentration between a channel region and a source region and a drain region.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to FIGS.
[0043]
FIG. 1 is a block diagram showing an electrical configuration of a scanning signal line driving circuit GD according to an embodiment of the present invention. FIG. 2 is a waveform diagram for explaining the operation of the scanning signal line driving circuit GD. FIG. 3 is a block diagram showing an electrical configuration of the data signal line driving circuit SD according to the embodiment of the present invention. These signal line drive circuits GD and SD can be used in place of the signal line drive circuits gd and sd of the prior art in the general liquid crystal display device 1 described above.
[0044]
The scanning signal line drive circuit GD includes the scanning signal lines GL. _j Individually corresponding to the scanning circuit SRG _j (Where j = 1, 2,..., N), logic circuit LOG _j Level shifter LS1 _j Level shifter LS2 _j And buffer BUF _j It is configured with.
[0045]
Scanning circuit SRG _j Are realized by a shift register or the like and cascaded with each other. These scanning circuits SRG _j In common, a clock signal CKG as shown in FIG. 2A is input from the control circuit 2 based on a horizontal synchronization signal or the like. In addition, the start scanning circuit SRG ₁ Is generated from the control circuit 2 based on the vertical synchronization signal and the like, and a start pulse SPG as shown in FIG. 2B is input, and the remaining scanning circuit SRG ₂ ~ SRG _n Includes a scanning circuit SRG on the preceding stage, respectively. ₁ ~ SRG _n-1 The output from is given. Therefore, the start pulse SPG is sequentially transmitted to the subsequent scanning circuit in response to the clock signal CKG.
[0046]
Each scanning circuit SRG _j The output from is also the corresponding logic circuit LOG _j Are entered respectively. These logic circuits LOG _j Further, as shown in FIG. 2C, for example, a clock signal GPS having a frequency twice as high as the clock signal CKG is inputted from the control circuit 2. Logic circuit LOG _j As shown in FIG. 2D, the scanning circuit SRG _j A high-level output is derived only during a period in which both the output from and the clock signal GPS are at a high level. Therefore, this logic circuit LOG _j Is output at a high level for about a quarter of the clock signal CKG, and the adjacent logic circuit LOG _j-1 , LOG _{j + 1} The periods of high levels do not overlap with each other.
[0047]
Scan circuit SRG _j And logic circuit LOG _j Has a drive voltage of 5 V, similar to the control circuit 2 and the image signal processing circuit (not shown), and therefore the logic circuit LOG. _j The output voltage level from is 0V / 5V. This logic circuit LOG _j Output from the first level shifter LS1 _j As shown in FIG. 2E, the voltage level is converted to 0V / 10V, and the second level shifter LS2 is further converted. _j In FIG. 2, the voltage is converted to −8V / 10V as shown in FIG. Level shifter LS2 _j Output from the buffer BUF _j The scanning signal lines GL are amplified at the same time and inverted as necessary. _j Is output. Scanning signal line GL _j The voltage level is as shown in FIG.
[0048]
The data signal line driving circuit SD is connected to each data signal line SL. _i Scan circuit SRS provided individually for each _i (Where i = 1, 2,..., M), logic circuit LOS _i Level shifter LS3 _i And sampling circuit SMP _i It is configured with. Scanning circuit SRS _i The scanning circuit SRG _j Are connected in cascade with each other, and these scanning circuits SRS _i In common, the clock signal CKS is input from the control circuit 2 and the start scanning circuit SRS ₁ Is supplied with a start pulse SPS generated based on a horizontal synchronizing signal or the like, and the remaining scanning circuit SRS. ₂ ~ SRS _m Includes a scanning circuit SRS on the upstream side ₁ ~ SRS _m-1 The output from each is input.
[0049]
Each scanning circuit SRS _i Output from the logic circuit LOS realized by a latch circuit or the like _i Via level shifter LS3 _i Is input. Level shifter LS3 _i Is the logic circuit LOS _i The low potential side of the 0V / 5V signal from the signal is level-shifted and converted to -5V / 5V, and the sampling circuit SMP _i Output to. As a result, the image data DAT from the control circuit 2 is sampled and each data signal line SL is sampled. _i Are output respectively.
[0050]
FIG. 4 shows the level shifter LS1. _j , LS2 _j It is an electric circuit diagram which shows the specific structure of. Logic circuit LOG _j The output stage is composed of a CMOS inverter composed of transistors Q01 and Q02. From this output stage, signals of 0 V / 5 V having opposite phases are output to the two lines L01 and L02, respectively. .
[0051]
An input signal of 0V / 5V input from the lines L01 and L02 is a level shifter LS1. _j Are respectively input to the gates of the transistors Q11 and Q12. The transistors Q11 and Q12 are made of NMOS, and their sources are commonly connected to a 0V power supply line PL1 having a low potential. The drain of the transistor Q11 is connected to the drain of the transistor Q13 and the gate of the transistor Q14. The drain of the transistor Q12 is connected to the drain of the transistor Q14 and the gate of the transistor Q13. The transistors Q13 and Q14 are composed of PMOS, and their sources are connected to a 10V power supply line PL2 having a high potential in common. Outputs are also derived from the drains of the transistors Q11 and Q12 to lines L11 and L12, respectively.
[0052]
Therefore, when the line L01 is 5V and the line L02 is 0V, the transistors Q11 and Q14 are turned on, the transistors Q12 and Q13 are cut off, the line L11 becomes 0V, and the line L12 becomes 10V. On the other hand, when the line L01 is 0V and the line L02 is 5V, the transistors Q11 and Q14 are cut off, the transistors Q12 and Q13 are turned on, the line L11 becomes 10V, and the line L12 becomes 0V. Thus, the logic circuit LOG _j The voltage level on the high potential side of the input signal level 0V / 5V from the level shifter LS1 _j Is shifted to 10V.
[0053]
The lines L11 and L12 are respectively level shifters LS2 _j Are connected to the gates of the transistors Q21 and Q22. The transistors Q21 and Q22 are composed of PMOS, and their sources are commonly connected to the 10V power line PL2. The drain of transistor Q21 is connected to the drain of transistor Q23 and the gate of transistor Q24, and the drain of transistor Q22 is connected to the drain of transistor Q24 and the gate of transistor Q23. The transistors Q23 and Q24 are made of NMOS, and their sources are connected to the -8V power line PL3, which is a low potential in common. The drains of the transistors Q21 and Q23 have a buffer BUF _j Is connected to the output line L2.
[0054]
Therefore, when the line L11 is 10V and the line L12 is 0V, the transistors Q22 and Q23 are turned on, the transistors Q21 and Q24 are cut off, and the output line L2 becomes -8V. On the other hand, when the line L11 is 0V and the line L12 is 10V, the transistors Q21 and Q24 are turned on, the transistors Q22 and Q23 are cut off, and the output line L2 becomes 10V.
[0055]
Thus, the level shifter LS2 _j Thus, the voltage level on the low potential side is also shifted from 0V to -8V and output.
[0056]
Level shifter LS3 in the data signal line drive circuit SD _i Is the logic circuit LOS _i The voltage level on the low potential side of the input signal level 0V / 5V from the input signal is shifted to -5V. Therefore, the level shifter LS2 in the scanning signal line drive circuit GD _j It is configured in the same way.
[0057]
The element structure of the transistors constituting the signal line drive circuits GD and SD configured as described above is shown in FIG. 5, for example. FIG. 5 is a cross-sectional view schematically showing the element structure of the transistors constituting the signal line drive circuits GD and SD. In FIG. 5, reference symbols TG, TS, and TD are a gate electrode, a source region, and a drain region, reference symbol CNL is a channel region, and reference symbol RAY indicates a gate insulating film.
[0058]
FIG. 5A shows the scanning circuit SRG. _j , SRS _i And logic circuit LOG _j , LOS _i Are the transistors having the simplest structure called a single drain structure. In this transistor, the source region TS and the drain region TD are formed in a self-aligned manner by ion doping using the gate electrode TG as a mask.
[0059]
In contrast, the level shifter LS1 _j , LS2 _j LS3 _i And buffer BUF _j And sampling circuit SMP _i The transistor used in is a high breakdown voltage transistor. This transistor has a structure as shown in FIGS. 5B to 5F.
[0060]
The transistor shown in FIG. 5B has a channel length longer than that of the transistor shown in FIG. 5A, as indicated by reference numeral CNLa.
[0061]
In general, it is known that when the channel length is increased, the electric field between the source and the drain is relaxed, and the device breakdown voltage (the breakdown voltage between the source and drain, the applied voltage at which the transistor does not deteriorate during long-time operation) is improved. In addition, the longer the channel length, the lower the transistor performance (drive capability). If a transistor having a channel length that is too long is used, the characteristics of the signal line driver circuit GD / SD or the characteristics of the entire display device are impaired as a result. Therefore, the upper limit of the channel length of the transistor shown in FIG. 5B is determined so that the characteristics of the signal line driving circuit GD / SD or the characteristics of the entire display device can be sufficiently obtained.
[0062]
The active layer of the transistor shown in FIG. 5B can be manufactured by polycrystallizing an amorphous silicon thin film. There are a plurality of methods for polycrystallizing the amorphous silicon thin film, and broadly divided into a method of polycrystallizing by heat treatment, a method of polycrystallizing by laser irradiation, and a method of combining these two methods. Further, there is a method of combining these methods with a method of promoting crystallization using a metal catalyst. In the formation of the active layer by the above method, the correlation between the channel length of the formed transistor and the element breakdown voltage varies depending on conditions such as the temperature and time of heat treatment and the output of the laser.
[0063]
For example, in a polycrystalline silicon thin film transistor manufactured by polycrystallization of an amorphous silicon thin film under a certain method and condition and capable of obtaining a device breakdown voltage of 5 to 7 V with a channel length of 3 μm, a device breakdown voltage of 10 V or more is ensured. In order to achieve this, the channel length needs to be 4.5 μm or more, and in order to ensure a device breakdown voltage of 15 V or more, the channel length needs to be 6 μm or more. Further, the length of the channel length of this transistor that does not impair the characteristics of the signal line driver circuit GD / SD or the characteristics of the entire display device is preferably 10 μm or less, more preferably 8 μm or less.
[0064]
Further, in a transistor manufactured by changing the method and conditions for polycrystallizing the amorphous silicon thin film and capable of obtaining an element withstand voltage of 5 to 7 V with a channel length of 2 μm, an element withstand voltage of 10 V or more is ensured. In this case, the channel length is required to be 3 μm or more, and the channel length is required to be 4.5 μm or more in order to ensure a device breakdown voltage of 15 V or more. In addition, the upper limit of the channel length in this transistor is preferably 8 μm, more preferably 6 μm.
[0065]
In addition, in a transistor having a channel length of 4 μm and a device breakdown voltage of 5 to 7 V manufactured by further changing the method and conditions for polycrystallizing the amorphous silicon thin film, in order to ensure a device breakdown voltage of 10 V or more. The channel length needs to be 6 μm or more, and the channel length needs to be 8 μm or more in order to ensure a device breakdown voltage of 15 V or more. In addition, the upper limit of the channel length in this transistor is preferably 12 μm, and more preferably 10 μm.
[0066]
For example, in the configuration of the scanning signal line driving circuit GD in FIG. _j And logic circuit LOG _j The transistor shown in FIG. 5A having a channel length of 3 μm is used as the transistor used for the driving, and it is driven at a driving voltage of 5 V and the level shifter LS1. _j ・ LS2 _j And buffer BUF _j As the transistor used for the above, the transistor shown in FIG. 5B having a channel length of 7 μm is used and driven at a voltage of 10V to 18V. With such a configuration, it is possible to realize a scanning signal line driving circuit GD that is fast and highly reliable.
[0067]
As described above, the correlation between the channel length and the improvement of the device breakdown voltage varies depending on the manufacturing method of the transistor (especially the active layer) and the structure (size, etc.) of the transistor. When the channel length of the transistor shown in FIG. 5B is 1.5 to 3 times the channel length of the transistor shown in FIG. 5A, the active layer of the transistor is formed. Therefore, a preferable device breakdown voltage can be obtained regardless of the method and conditions for polycrystallizing the amorphous silicon thin film and the structure (size, etc.) of the transistor. Level shifter LS1 in the signal line drive circuit GD / SD _j , LS2 _j And LS3 _i If the ratio of the channel lengths of the transistors used in the above and the transistors used in the circuit on the preceding stage is within this range, the signal line driver circuit GD / SD operates most efficiently.
[0068]
In the transistor shown in FIG. 5C, the gate insulating film is formed thicker than the transistor shown in FIG.
[0069]
In general, as the gate insulating film becomes thicker, the device breakdown voltage increases in proportion to this thickness. However, depending on the film formation method, it is also known that the withstand voltage rapidly decreases below a certain film thickness due to defects and the like. Further, the thicker the gate insulating film, the lower the performance (driving capability) of the transistor. If a transistor having a gate insulating film that is too thick is used, as a result, the characteristics of the signal line driver circuit GD / SD or the characteristics of the entire display device are impaired. Therefore, the upper limit in the film thickness of the gate insulating film of the transistor shown in FIG. 5C is determined so that the characteristics of the signal line drive circuit GD / SD or the characteristics of the entire display device can be sufficiently obtained.
[0070]
The gate insulating film of the transistor as shown in FIG. 5C can be formed by a method called a CVD method (Chemical Vapor Deposition method). This CVD method includes a thermal CVD method and a plasma CVD method, and the film quality of the gate insulating film to be formed varies depending on conditions such as the type of gas used and the reaction temperature. Therefore, the correlation between the thickness of the gate insulating film of the formed transistor and the element breakdown voltage differs depending on each condition.
[0071]
For example, in order to obtain a device breakdown voltage of 15 V or more in a polycrystalline silicon thin film transistor in which a gate insulation film is formed by a CVD method under a certain method and condition and a device breakdown voltage of about 10 V is obtained with a gate insulation film thickness of 80 nm. In this case, the thickness of the gate insulating film needs to be 100 nm or more, and in order to ensure a device breakdown voltage of 20 V or more, the thickness of the gate insulating film needs to be 120 nm or more. Further, in this transistor, the thickness of the gate insulating film that does not impair the characteristics of the signal line driver circuit GD / SD or the characteristics of the entire display device is preferably 200 nm or less, more preferably 150 nm or less.
[0072]
In order to obtain a device breakdown voltage of 15 V or higher in a polycrystalline silicon thin film transistor in which a device breakdown voltage of about 10 V can be obtained with a gate insulating film thickness of 90 nm by changing the method and conditions of the above CVD method, The film thickness is required to be 110 nm or more, and the gate insulating film thickness is required to be 130 nm or more in order to ensure a device breakdown voltage of 20 V or more. Further, the upper limit of the thickness of the gate insulating film in this transistor is preferably 220 nm, more preferably 180 nm.
[0073]
Further, in order to obtain a device breakdown voltage of 15 V or higher in a polycrystalline silicon thin film transistor in which a device breakdown voltage of about 10 V is obtained when the gate insulating film thickness is 100 nm by further changing the above-mentioned CVD method and conditions, The film thickness of the insulating film is required to be 125 nm or more, and the gate insulating film thickness of 150 nm or more is necessary to ensure a device breakdown voltage of 20 V or more. The upper limit of the thickness of the gate insulating film in this transistor is preferably 250 nm, more preferably 220 nm.
[0074]
For example, in the configuration of the scanning signal line driving circuit GD in FIG. _j And logic circuit LOG _j The transistor shown in FIG. 5A having a gate insulating film thickness of 80 nm is used as the transistor used for the driving, and it is driven at a driving voltage of 5 V and the level shifter LS1. _j ・ LS2 _j And buffer BUF _j As the transistor used for the above, the transistor shown in FIG. 5C having a gate insulating film thickness of 120 nm is used and driven at a voltage of 10V to 18V. With such a configuration, it is possible to realize a scanning signal line driving circuit GD that is fast and highly reliable.
[0075]
As described above, the correlation between the degree of film thickness and the improvement in device breakdown voltage varies depending on the film formation method of the gate insulating film, the heat treatment conditions, the transistor structure (size, etc.), etc., but the signal line driver circuit GD • When used for SD, the gate insulating film in the transistor shown in FIG. 5C may be 1.25 to 2.5 times as thick as the gate insulating film of the transistor shown in FIG. For example, a preferable device breakdown voltage can be obtained regardless of the conditions of the CVD method for forming the gate insulating film and the structure (size, etc.) of the transistor. Level shifter LS1 in the signal line drive circuit GD / SD _j , LS2 _j And LS3 _i If the ratio of the film thickness of the gate insulating film between the transistor used for the above and the transistor used for the circuit on the preceding stage is within this range, the signal line driver circuit GD / SD operates most efficiently.
[0076]
On the other hand, the transistor illustrated in FIG. 5D is a transistor called an LDD structure. In this transistor, a region having a low impurity concentration indicated by a reference symbol LDD, that is, a region having a relatively low impurity doping amount per area, between the channel region CNL and the source region TS and the drain region TD (LDD Region, Lightly Doped Drain region) is formed.
[0077]
In reality, it is the impurity concentration per volume that affects the characteristics of the transistor. Here, the impurity doping amount per area is a feature of the LDD region as a condition of the manufacturing process. In a normal transistor manufacturing process, most of the implanted impurities enter the active layer, so the value obtained by dividing the impurity doping amount per area by the film thickness of the active layer is the impurity concentration per volume. Become. The impurity doping amount per area in the source region TS and the drain region TD is 1 × 10 ¹⁵ ~ 5x10 ¹⁵ / Cm ² In contrast, the impurity doping amount per area in this region LDD is preferably 1 × 10 ¹² ~ 1x10 ¹⁴ / Cm ² And more preferably 5 × 10 ¹² ~ 5x10 ¹³ / Cm ² It is.
[0078]
As described above, it is known that the device breakdown voltage can be improved by relaxing the electric field between the source and the drain. One method for realizing the relaxation of the electric field is an LDD structure (Lightly Doped Drain structure). This is a structure in which the junction region of the transistor (pn junction region between source / drain) is an LDD region having a low impurity doping amount per area, and the electric field is relaxed by widening the depletion layer width in this region. is there.
[0079]
The junction region of the transistor shown in FIG. 5D can be formed by self-alignment implantation. The correlation between the impurity doping amount per area of the junction region in this transistor and the relaxation of the electric field between the source and drain differs depending on the method of producing the transistor (particularly the junction region), but the junction created by the self-alignment implantation described above. In the case of a transistor having a region, in a transistor having a channel length of 5 μm and not an LDD structure, the element breakdown voltage is about 5 to 7V. In contrast, 2 × 10 ¹³ / Cm ² Degree, that is, the impurity doping amount per area is 5 × 10 ¹² ~ 5x10 ¹³ / Cm ² In the transistor having the LDD region, a device withstand voltage of 15 V or more can be secured with a channel length of 5 μm.
[0080]
The impurity doping amount per area of the LDD region in this transistor is determined so that the resistance of this region is approximately the same as the on-resistance of the channel. The impurity doping amount per area of this region is 1 × 10 ¹⁴ / Cm ² If it is larger, the resistance value in this region becomes too small, and most of the applied voltage is applied to the channel region of the transistor. Therefore, the electric field between the source / drain cannot be relaxed. The impurity doping amount per area of this region is 1 × 10 ¹² / Cm ² If it is below, the reliability of the transistor is improved, but the resistance value in this region becomes too large, and the driving capability of the transistor is greatly reduced. Therefore, the impurity doping amount per area of the region LDD in the transistor shown in FIG. 5D is preferably 1 × 10 when used in the signal line driver circuit GD · SD. ¹² ~ 1x10 ¹⁴ / Cm ² And more preferably 5 × 10 ¹² ~ 5x10 ¹³ / Cm ² It is.
[0081]
In the formation of the LDD region of the transistor by the above self-alignment implantation, the film quality of the active layer, the interface state between the gate insulating film and the active layer, the width of the LDD region, the type of implanted impurity, the implantation energy, and the activation condition of the implanted impurity Although the correlation between the impurity doping amount per area of the LDD region and the device breakdown voltage differs depending on the above, a preferable device breakdown voltage can be obtained if the impurity doping amount per area is in the above range.
[0082]
For example, in the configuration of the scanning signal line driving circuit GD in FIG. _j And logic circuit LOG _j The transistor shown in FIG. 5A having a single drain structure (a structure without an LDD region) is used as the transistor used for the driving, and the transistor is driven at a driving voltage of 5 V and the level shifter LS1. _j ・ LS2 _j And buffer BUF _j As a transistor used for the above, the impurity doping amount per area is 2 × 10 ¹³ / Cm ² The transistor shown in FIG. 5D having the LDD region is driven at a voltage of 10V to 18V. With such a configuration, it is possible to realize a scanning signal line driving circuit GD that is fast and highly reliable.
[0083]
The transistor shown in FIG. 5E is a transistor called an offset structure, and the impurity indicated by the reference symbol OFF is not doped between the channel region CNL, the source region TS, and the drain region TD. It has a region (offset region). Furthermore, the transistor shown in FIG. 5F is a transistor called a multi-gate structure, and is configured by connecting a plurality of channels in series as indicated by reference characters CNL1 and CNL2.
[0084]
5D to 5F have the same channel length and the same gate film thickness as compared with the transistor having the structure shown in FIG. 5A. -The breakdown voltage between the drains can be increased. Therefore, the breakdown voltage of the transistor can be increased also by forming in such a structure. In addition, the structure shown in FIG. 5B and the structures shown in FIGS. 5D to 5F can be formed in the same process as the structure shown in FIG. It is. Further, by applying at least one of the structures shown in FIGS. 5B and 5C to the transistors having the structures shown in FIGS. 5D to 5F, the breakdown voltage is further increased. be able to. Thus, a desired breakdown voltage can be obtained for each transistor in the signal line driver circuits GD and SD, and reliability can be improved.
[0085]
The scanning circuit SRG _j , SRS _i Is realized by a configuration as shown in FIG. 6, for example. Each scanning circuit SRG _j , SRS _i Is configured to include two clocked inverters INV1 and INV2 having a CMOS structure and an inverter INV3. The start pulse SPG, SPS or the output of the preceding scanning circuit is input to the input terminal of the inverter INV1. In FIG. 6, the clock signals CKG and CKS are input to the clock input terminal indicated by reference symbol CK, and the clock signals CKG and CKS are obtained by inverting the clock signals CKG and CKS at the clock input terminal indicated by reference symbol / CK. Clock signal is input.
[0086]
The output of the inverter INV1 is inverted by the inverter INV3, and the logic circuit LOG _j , LOS _i And output to the scanning circuit at the next stage. The output is fed back to the input side of the inverter INV3 by the inverter INV2. Thus, each scanning circuit SRG _j , SRS _i In response to the clock signals CKG and CKS, the start pulses SPG and SPS can be held sequentially for only one period of the clock signals CKG and CKS.
[0087]
Further, the pixel PIX driven by the signal line driving circuits GD and SD configured as described above is configured as shown in FIG. 7, for example. FIG. 7 is an electric circuit diagram schematically showing an electrical configuration in each pixel PIX. Each pixel PIX is roughly the switching element, and the scanning signal line GL. _j Is selected when the signal becomes high level and the data signal line SL is selected. _i Field effect transistor SW for taking in the signal level, and a pixel capacitor to which the signal level taken in by the field effect transistor SW is applied to one electrode. The pixel capacitor is composed of a liquid crystal capacitor CL and an auxiliary capacitor CS added if necessary.
[0088]
Scan signal line GL _j Becomes the high level, the field-effect transistor SW becomes conductive between the drain and the source, and the data signal line SL _i Are connected to one electrode of the liquid crystal capacitor CL and the auxiliary capacitor CS. The other electrode of the liquid crystal capacitor CL is connected to the counter electrode VP common to all pixels. Further, in the case of the so-called CS on common structure shown in FIG. 7, the other electrode of the auxiliary capacitor CS is connected to the counter electrode VP in the same manner as the liquid crystal capacitor CL. Thus, the data signal line SL _i The transmittance or reflectance of the liquid crystal is modulated by the voltage taken in and applied to the liquid crystal capacitor CL, and image display can be performed.
[0089]
The CS on common structure shown in FIG. 7 has a scanning signal line GL. _j Therefore, the load on the scanning signal line driver circuit GD is reduced, which is preferable for a pixel array having a relatively large area.
[0090]
As described above, the scanning signal line drive circuit GD and the data signal line drive circuit SD according to the present invention have levels of input signals from the external circuit such as the control circuit 2 that generates the clock signals CKG and CKS and the image signal processing circuit. As long as the signal line drive circuits GD and SD are in a normal operating range, any voltage level is optimal for each pixel PIX corresponding to the element structure and image signal level of the field effect transistor SW. Level shifter LS1 so that the drive signal level is _j , LS2 _j LS3 _i Convert and give. Therefore, it is not necessary to add an interface circuit or the like to the external circuit, the structure can be simplified and the power consumption can be reduced, and the pixel PIX is driven at an optimum drive signal level to achieve high display quality. Can be obtained.
[0091]
Level shifter LS1 _j , LS2 _j LS3 _i And the buffer BUF in the subsequent stage _j And sampling circuit SMP _i And the level shifter LS1 _j , LS2 _j LS3 _i Earlier than the scanning circuit SRG _j , SRS _i And logic circuit LOG _j , LOS _i Therefore, the withstand voltage corresponding to the voltage to be used can be obtained, and high reliability can be obtained.
[0092]
Furthermore, generally, the output stage of the data signal line driving circuit SD (in the example of FIG. 3, the sampling circuit SMP _i ) Has a CMOS configuration, whereas the field effect transistor SW of the pixel PIX has a one-channel (N channel in the example of FIG. 7) configuration. Therefore, the high potential side voltage required at the time of outputting a high potential level is higher in the scanning signal line driving circuit GD than in the data signal line driving circuit SD. In addition, the field effect transistor SW has a longer period for holding the image data DAT than the output stage (the field effect transistor SW has one field, and the output stage of the data signal line driver circuit SD has one horizontal scanning period). The low potential side voltage required when the low voltage level is maintained is lower in the scanning signal line driving circuit GD than in the data signal line driving circuit SD.
[0093]
Therefore, one drive voltage (5 V in the example of FIG. 3) of the data signal line drive circuit SD is fixed as in the present invention, and the other drive voltage (0 V) of the data signal line drive circuit SD and the scanning signal line are fixed. The level shifter LS1 shifts the driving voltage of the driving circuit GD, rather than fixing one driving voltage of the scanning signal line driving circuit GD and shifting the other three driving voltages. _j , LS2 _j LS3 _i The maximum shift amount at can be reduced.
[0094]
For example, in the case of the scanning signal line drive circuit GD shown in FIGS. 1 and 4, the level shifter LS2 _j Whereas the shift amount at -8V is -8V, when one drive voltage of the scanning signal line drive circuit GD, for example, 5V on the high potential side is fixed, the level shifter LS2 _j The shift amount must be -13V. Thus, the level shifter LS1 _j , LS2 _j LS3 _i If the amount of shift at this time increases, the operation may become unstable or the signal delay may increase. On the other hand, like the scanning signal line drive circuits GD and SD of the present invention, the data signal line drive circuit SD Such a problem can be solved by fixing one of the potentials.
[0095]
The following will describe another embodiment of the present invention with reference to FIGS.
[0096]
FIG. 8 is a front view showing a schematic configuration of a liquid crystal display device 11 according to another embodiment of the present invention. In the liquid crystal display device 11, the signal line drive circuits GD and SD are integrally formed on a common substrate 12 together with the pixel array ARY. In the liquid crystal display device 1 shown in FIG. 11, the field effect transistor SW of the pixel PIX is made of amorphous silicon, and the signal line drive circuits GD and SD are constituted by an integrated circuit external to the pixel array ARY. .
[0097]
On the other hand, a quartz substrate has been developed in view of demands for improving the driving power of the field effect transistor SW accompanying the increase in screen size in recent years, reducing the mounting cost of the signal line driving circuits GD and SD, and reliability for mounting. A technique for monolithically forming the pixel array ARY and the signal line driving circuits GD and SD using a polycrystalline silicon thin film has been reported. Furthermore, with the aim of achieving a larger screen and lowering costs, an attempt was made to form a field effect transistor SW from a polycrystalline silicon thin film using a glass substrate at a process temperature of about 600 ° C. or lower, which is the strain point of the glass. It has been. Therefore, in the liquid crystal display device 11, the pixel array ARY and the signal line driving circuits GD and SD are integrally formed on the substrate 12 made of glass as described above, and the control circuit 2 and the power supply voltage generating circuit are formed on the substrate 12. 13 is connected.
[0098]
The power supply voltage generation circuit 13 outputs a high level voltage 5 V from the terminal VSH and a low level voltage −5 V from the terminal VSL to the data signal line driving circuit SD. A common voltage of 0V from the terminal COM is applied to the substrate 12, and a voltage of 0V / 5V of the counter electrode VP is applied from the terminal VP.
[0099]
On the other hand, a high level voltage 10V is output from the terminal VGH to the scanning signal line drive circuit GD, and a low level voltage of −8V or −3V is output from the terminal VGL. This is to cope with the AC drive by changing the voltage level of the counter electrode VP to 0V / 5V, and the scanning signal line GL. _j The voltage level on the high potential side remains 10V, but the voltage level on the low potential side is −8V when the voltage level of the counter electrode VP is 0V, and −5V when the voltage level of the counter electrode VP is 5V. This is for 3V. Of course, in addition to this, the scanning circuit SRG _j , SRS _i And logic circuit LOG _j , LOS _i A power supply (0V / 5V) for driving the signal lines is supplied to the signal line drive circuits GD and SD.
[0100]
The configuration of the pixel PIX in the liquid crystal display device 11 is shown in FIG. 9, for example. Each pixel PIX is generally composed of a field effect transistor SW and a pixel capacitor composed of a liquid crystal capacitor CL and an auxiliary capacitor CS. The gate of the field effect transistor SW is the scanning signal line GL. _j The drain is connected to the data signal line SL _i The source is connected to one electrode of the liquid crystal capacitor CL and the auxiliary capacitor CS. A driving voltage 5 V / 0 V is applied from the power supply voltage generation circuit 13 to the counter electrode VP which is the other electrode of the liquid crystal capacitor CL. The other electrode of the auxiliary capacitor CS is connected to the adjacent scanning signal line GL. _j-1 It is connected to the.
[0101]
In the so-called CS on-gate pixel PIX configured as described above, the scanning signal line GL, which is the other electrode of the auxiliary capacitor CS, is combined with the AC driving of the counter electrode VP. _j However, AC driving with the same period and the same amplitude is required. For this reason, the voltage corresponding to the off level of the scanning signal line drive circuit GD, that is, the field effect transistor SW in the example of FIG. .
[0102]
For example, when the AC cycle is a two-field period, the odd-numbered field has a lower drive signal level than the even-numbered field, and when the AC cycle is a two horizontal scanning period, the odd-numbered line is lower than the even-numbered line. The drive signal level on the low potential side is lowered. Thus, in order to change the drive signal level on the low potential side, the level shifter LS2 is supplied from the power supply voltage generation circuit 13 as described above. _j Level shifter LS2 by changing the power supply voltage input to _j The shift amount at may be changed.
[0103]
In this way, the data signal line SL is driven by AC driving the counter electrode VP. _i It is also possible to reduce the amplitude of the image data DAT to be output to reduce the power consumption of the data signal line driving circuit SD.
[0104]
FIG. 10 is a waveform diagram for explaining the operation of the liquid crystal display device 11 as described above. The power supply voltage generation circuit 13 of the liquid crystal display device 11 switches the output voltage from the terminal VGL to the power supply line PL3 between −8V and −3V as described above, for example, in an odd field and an even field. Therefore, in the odd field of −8V, the operation is the same as in FIG. 2 described above, whereas in the even field of −3V, the operation is as shown in FIG. FIGS. 10A to 10G correspond to FIGS. 2A to 2G, respectively. In the even field, the level shifter LS2 corresponds to the voltage VP of the counter electrode being 5V. _j The low potential side of the output voltage from -3V is -3V, which causes the scanning signal line GL _j The driving voltage is -3V / 10V.
[0105]
In this way, as shown in FIG. 9, the other terminal of the auxiliary capacitor CS is connected to the adjacent scanning signal line GL. _j-1 When the pixel PIX having the CS on-gate structure, which can reduce the common electrode routing and increase the aperture ratio by AC connection, can be adapted to the level when the field effect transistor SW is turned off. High quality display can be performed.
[0106]
The present invention is not limited to the liquid crystal display devices 1 and 11, but the scanning signal line GL. _j And data signal line SL _i The pixel PIX is formed in a matrix-arranged region divided by the above, and can be suitably implemented in a matrix type display device that includes a switching element in the pixel PIX. The drive voltage and drive signal level described above are merely examples, and it goes without saying that they are selected to be appropriate values in accordance with the element structure and the amplitude level of the image data DAT.
[0107]
In the first and second embodiments, the level shifter LS1 in which the scanning signal line driving circuit GD is the first and second level shifters. _j ・ LS2 _j And the data signal line drive circuit SD is a third level shifter LS3 _i However, the present invention is not limited to this. In the present invention, the data signal line driving circuit SD may include level shifters LS1 and LS2, and the scanning signal line driving circuit GD may include a level shifter LS3. That is, the data signal line drive circuit SD is LS3. _i Instead of level shifter LS1 _i ・ LS2 _i And the scanning signal line driving circuit GD is LS1. _j ・ LS2 _j Instead of LS3 _j The structure provided with may be sufficient. In addition, the data signal line driving circuit SD is LS3. _i Instead of level shifter LS1 _i ・ LS2 _i The signal line drive circuits GD and SD may be provided with level shifters LS1 and LS2. However, like these, the data signal line drive circuit SD is provided with the level shifter LS1. _i ・ LS2 _i In the configuration including the above, it is necessary to consider the difference in the drive signal level between the data signal line drive circuit SD and the scanning signal line drive circuit GD. That is, the level shifter LS1 is set so that the optimum drive signal level for driving the data signal line can be obtained. _i ・ LS2 _i It is necessary to adjust the amount of signal level shift due to. Similarly, the scanning signal line driving circuit GD is connected to the level shifter LS3. _j The level shifter LS3 is provided so that the optimum drive signal level for driving the scanning signal line can be obtained even in the case of the configuration including _j It is necessary to adjust the amount of signal level shift due to.
[0108]
Further, in the matrix type image display device of the present invention, the scanning signal line driving circuit GD has the two-stage level shifter LS1. _j ・ LS2 _j The data signal line drive circuit SD shifts the voltage level of either the high potential side or the low potential side of the input signal level. Shifting level shifter LS3 _i The structure which has this may be sufficient. This configuration can also be suitably applied to the liquid crystal display devices 1 and 11 described above.
[0109]
In the matrix type image display device of the present invention, when the pixel PIX is selected by the scanning signal, the switching element SW takes in the image data and applies it to one electrode of the pixel capacitor, and the auxiliary capacitor constituting this pixel capacitor. The other electrode of CS is the adjacent scanning signal line GL. _j The display medium is driven to display an image by applying a voltage between one electrode of the pixel capacitor and the other counter electrode, and the counter electrode has a voltage level determined in advance. The AC driving is performed, and the scanning signal line driving circuit GD is a two-stage level shifter LS1. _j ・ LS2 _j The voltage shift amount of any of the level shifters may be changed every cycle.
[0110]
The matrix type image display device of the present invention includes a substrate on which pixels for displaying an image are arranged in a matrix, a scanning signal line driving circuit and data for selectively supplying image data to each of the pixels. In the matrix type image display device configured to include a signal line driving circuit, the scanning signal line driving circuit includes a two-stage level shift circuit connected in series to the output stage of the scanning signal line. The voltage level of both the high potential side and the low potential side of the scanning signal line drive circuit is shifted, and the data signal line drive circuit is either the high potential side or the low potential side voltage of the data signal line drive circuit. A configuration having a level shift circuit for fixing the level may be used.
[0111]
The matrix type image display device of the present invention includes a substrate on which pixels for displaying an image are arranged in a matrix, a scanning signal line driving circuit and data for selectively supplying image data to each of the pixels. In the matrix type image display device including the signal line driving circuit, the scanning signal line driving circuit includes a two-stage level shift circuit connected in series to the output stage to the scanning signal line. The voltage level of both the high potential side and the low potential side of the scanning signal line driving circuit is shifted, and the data signal line driving circuit is one voltage level on the high potential side or the low potential side of the data signal line driving circuit. May be configured to be fixed.
[0112]
With any of these configurations, the same effects as those obtained by the present invention described above can be obtained.
[0113]
【The invention's effect】
In the matrix type image display device of the present invention, as described above, at least one of the scanning signal line driving circuit and the data signal line driving circuit has a two-stage level shift circuit connected in series with each other at its output stage. The two-stage level shift circuit shifts the voltage level on both the high potential side and the low potential side of the scanning signal line driving circuit or the data signal line driving circuit, and the control circuit and the image signal processing circuit. Even if a low voltage from an external circuit such as the above is input as it is, the level shift circuit shifts the voltage level of the output signal to an optimum level on both the low potential side and the high potential side.
[0114]
Therefore, the burden on the external circuit can be reduced, the configuration can be simplified and the power consumption can be reduced, and the optimum drive voltage adapted to the drive circuit configuration and the display medium can be obtained. There is an effect that the quality can be improved.
[0115]
In the matrix type image display device of the present invention, as described above, the scanning signal line driving circuit includes the two-stage level shift circuit connected in series with each other, and the scanning signal line driving circuit has a high potential side and a low potential side. Both voltage levels on the potential side are shifted, and the data signal line driving circuit fixes one voltage level on the high potential side or the low potential side of the data signal line driving circuit.
[0116]
Therefore, the burden on the external circuit can be reduced, the configuration can be simplified and the power consumption can be reduced, and the optimum drive voltage adapted to the drive circuit configuration and the display medium can be obtained. The quality can be improved.
[0117]
Further, the maximum shift amount in the level shift circuit can be made smaller with reference to the input signal level of one of the scanning signal line drive circuits with reference to the other input signal level that is not shifted in the data signal line drive circuit. And the burden on the circuit can be reduced.
[0118]
In the matrix type image display device of the present invention, as described above, the scanning signal line driving circuit includes a two-level level shift circuit at the output stage to the scanning signal line, and the scanning signal line driving circuit has a high potential side and Both voltage levels on the low potential side are shifted, and the data signal line driving circuit fixes one voltage level on the high potential side or the low potential side of the data signal line driving circuit.
[0119]
Therefore, the burden on the external circuit can be reduced, the configuration can be simplified and the power consumption can be reduced, and the optimum drive voltage adapted to the drive circuit configuration and the display medium can be obtained. The quality can be improved.
[0120]
Further, the maximum shift amount in the level shift circuit can be made smaller with reference to the input signal level of one of the scanning signal line drive circuits with reference to the other input signal level that is not shifted in the data signal line drive circuit. And the burden on the circuit can be reduced.
[0121]
In addition, the drive signal levels of the scanning signal line driving circuit and the data signal line driving circuit are optimized and different from each other. On the other hand, the data signal line driving circuit such as a clock signal and a start pulse and the scanning are scanned. It is more preferable that the input signals to the signal line driver circuit have the same level.
[0122]
Therefore, even if the output voltage of the external circuit and the drive signal level of the scanning signal line drive circuit and the data signal line drive circuit are optimized, the output voltage, the data signal line drive circuit, There is no need to add a level conversion circuit or the like for matching the input voltage of the scanning signal line driving circuit, and the load on the external circuit can be reduced.
[0123]
In addition, the other electrode of the auxiliary capacitor constituting the pixel capacitor is connected to the adjacent scanning signal line, so that the pixel structure has a so-called CS on-gate structure. More preferably, the voltage level of any one of the drive voltages is varied.
[0124]
Therefore, in the CS on-gate structure, it is necessary to change the off voltage level of the scanning signal line with the same amplitude in synchronization with the AC driving of the counter electrode. As a result, the scanning signal line level can be driven as a desired waveform.
[0125]
Furthermore, in the signal line driver circuit including the level shift circuit, the transistor constituting the level shift circuit provided in the output stage has a withstand voltage by changing the element structure with the transistor constituting the circuit on the preceding stage side. It is more preferable that the configuration is higher.
[0126]
Therefore, this difference in element structure can be realized, for example, by using an offset structure for the transistors of the level shift circuit. Alternatively, the breakdown voltage of the transistor can be increased by increasing the channel length. In this case, the channel length of this transistor is preferably 1.5 to 3 times the channel length of the transistor constituting the circuit on the preceding stage.
[0127]
Further, by increasing the thickness of the gate insulating film in the transistor of the level shift circuit, the withstand voltage of the transistor can be increased. In this case, the film thickness of the gate insulating film of this transistor is preferably 1.25 to 2.5 times the film thickness of the gate insulating film of the transistor constituting the preceding circuit.
[0128]
Further, even when the transistor constituting the level shift circuit has a low impurity concentration region between the channel region and the source region and the drain region, the so-called LDD structure can increase the withstand voltage of the transistor. Play.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an electrical configuration of a scanning signal line driving circuit according to an embodiment of the present invention.
FIG. 2 is a waveform diagram for explaining the operation of the scanning signal line driving circuit shown in FIG.
FIG. 3 is a block diagram showing an electrical configuration of a data signal line driving circuit according to an embodiment of the present invention.
4 is an electric circuit diagram showing a specific configuration of a level shifter in the scanning signal line driving circuit shown in FIG. 1; FIG.
5 is a cross-sectional view schematically showing an element structure for realizing the level shifter as shown in FIG.
6 is an electric circuit diagram showing a configuration example of a scanning circuit in the scanning signal line driving circuit shown in FIG. 1 and the data signal line driving circuit shown in FIG. 3;
FIG. 7 is an electric circuit diagram schematically showing an electrical configuration of a pixel in the liquid crystal display device according to the embodiment of the present invention.
FIG. 8 is a front view showing a schematic configuration of a liquid crystal display device according to another embodiment of the present invention.
FIG. 9 is an electric circuit diagram schematically showing an electrical configuration of a pixel in the liquid crystal display device shown in FIG.
10 is a waveform diagram for explaining the operation of the scanning signal line drive circuit in the liquid crystal display device shown in FIG.
FIG. 11 is a front view showing a schematic configuration of a general liquid crystal display device.
FIG. 12 is a block diagram showing an electrical configuration of a data signal line driving circuit in a typical prior art liquid crystal display device.
FIG. 13 is a block diagram showing an electrical configuration of a scanning signal line driving circuit in a typical prior art liquid crystal display device.
[Explanation of symbols]
1. Liquid crystal display device (matrix type image display device)
2 Control circuit
11 Liquid crystal display device (matrix type image display device)
12 Substrate
13 Power supply voltage generation circuit
ARY pixel array
BUF _j buffer
CL LCD capacity
CS auxiliary capacity
GD scanning signal line drive circuit
GL _j Scan signal line
LS1 _j Level shifter (level shift circuit)
LS2 _j Level shifter (level shift circuit)
LS3 _i Level shifter (level shift circuit)
SD data signal line drive circuit
SL _i Data signal line
SMP _i Sampling circuit
SRG _j Scanning circuit
SRS _i Scanning circuit
SW field effect transistor

Claims

A matrix including a substrate on which pixels for displaying an image are arranged in a matrix, a scanning signal line driving circuit and a data signal line driving circuit for selectively supplying image data to each of the pixels. Type image display device,
At least one of the scanning signal line driving circuit and the data signal line driving circuit includes a two-stage level shift circuit connected in series to each other at an output stage to the scanning signal line or the data signal line,
The two-stage level shift circuit is a level shift circuit that shifts voltage levels on both the high potential side and the low potential side of the scanning signal line drive circuit or the data signal line drive circuit ,
The output stage to the scanning signal line is a stage for outputting a scanning signal, and the output stage to the data signal line is a stage for outputting a control signal to an analog switch for sampling the data signal. A matrix type image display device.

A matrix including a substrate on which pixels for displaying an image are arranged in a matrix, a scanning signal line driving circuit and a data signal line driving circuit for selectively supplying image data to each of the pixels. Type image display device,
The scanning signal line driving circuit includes a two-stage level shift circuit connected in series with each other, shifts the voltage level on both the high potential side and the low potential side of the scanning signal line driving circuit, and the data signal The matrix type image display device, wherein the line driving circuit fixes one voltage level on the high potential side or the low potential side of the data signal line driving circuit.

A matrix including a substrate on which pixels for displaying an image are arranged in a matrix, a scanning signal line driving circuit and a data signal line driving circuit for selectively supplying image data to each of the pixels. Type image display device,
The scanning signal line driving circuit includes a two-level level shift circuit at an output stage to the scanning signal line, shifts the voltage level on both the high potential side and the low potential side of the scanning signal line driving circuit, and outputs the data The signal line driving circuit fixes one voltage level on the high potential side and the low potential side of the data signal line driving circuit ,
An output stage to the scanning signal line is a stage for outputting a scanning signal.

The driving signal levels of the scanning signal line driving circuit and the data signal line driving circuit are different from each other, and the input signal levels of the scanning signal line driving circuit and the data signal line driving circuit are equal to each other. Item 4. The matrix type image display device according to any one of Items 1 to 3.

The pixel includes a switching element and a pixel capacitor composed of a liquid crystal capacitor and an auxiliary capacitor. When the pixel is selected by a scanning signal, the switching element takes in image data and has a liquid crystal capacitor and an auxiliary capacitor. This is applied to one electrode, whereby a voltage is applied to the display medium interposed between one electrode of the liquid crystal capacitor and the counter electrode which is the other electrode, and the display medium is driven to realize image display. The other electrode of the auxiliary capacitor is connected to an adjacent scanning signal line,
The counter electrode is AC driven at a cycle in which the voltage level is predetermined,
4. The matrix type according to claim 1, wherein the scanning signal line driving circuit includes the two-stage level shift circuit, and a voltage shift amount of any one of the level shift circuits changes in each cycle. 5. Image display device.

In the signal line driver circuit including the level shift circuit, the transistor constituting the level shift circuit provided in the output stage is different in transistor structure from the transistor constituting the circuit on the preceding stage and has a high breakdown voltage. The matrix type image display device according to claim 1, wherein:

7. The matrix type image display device according to claim 6, wherein the difference in the element structure is a difference in channel length.

8. The matrix type transistor according to claim 7, wherein the channel length of the transistor constituting the level shift circuit is 1.5 to 3 times the channel length of the transistor constituting the circuit on the preceding stage. Image display device.

7. The matrix type image display device according to claim 6, wherein the difference in the element structure is a difference in film thickness of the gate insulating film.

The film thickness of the gate insulating film of the transistor constituting the level shift circuit is 1.25 to 2.5 times the film thickness of the gate insulating film of the transistor constituting the preceding circuit. The matrix type image display device according to claim 9.

7. The matrix type image display device according to claim 6, wherein the transistor constituting the level shift circuit has a structure having a low impurity concentration region between a channel region and a source region and a drain region.