JP3547984B2

JP3547984B2 - Pulse width control circuit and disk recording control circuit

Info

Publication number: JP3547984B2
Application number: JP07879098A
Authority: JP
Inventors: 浩二林; 徹秋山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-03-26
Filing date: 1998-03-26
Publication date: 2004-07-28
Anticipated expiration: 2018-03-26
Also published as: JPH11273253A

Description

【０００１】
【発明の属する技術分野】
本発明は、遅延素子を複数段接続した遅延回路を用いて構成したパルス幅制御回路、及びディスク記録装置においてこのパルス幅制御回路を利用して記録マークの記録タイミングを調整可能なディスク記録制御回路に関する。
【０００２】
【従来の技術】
光ディスク装置や光磁気ディスク装置においては、データを再生するだけでなく書き込み可能なものがあり、このような装置では、データの変調信号に対応する記録マークをレーザー装置でディスク上に記録することによって、データの記録媒体への書き込みを行っている。
【０００３】
たとえば、ＣＤ−Ｒでは、まず、書き込もうとするデータをＥＦＭエンコーダでＥＦＭ信号に変調し、このＥＦＭ信号をレーザー装置に送出してＥＦＭ信号に対応する記録マークをディスクに記録するようにしている。
ところが、データを記録するメディアの種類やディスクの回転速度によって記録状態が変化するため、単純にＥＦＭ信号をレーザー装置に送出するだけでは、所望の記録マークを記録することはできない。そこで、ＥＦＭ信号の立ち上がりや立ち下がりのタイミングを遅延させることによって、所望の記録マークを記録する試みが従来より行われていた。そして、このようにＥＦＭ信号を遅延させるためには、一般に、クロックに同期して動作するＤフリップフロップ等のロジック回路を複数段接続して使用していた。
【０００４】
【発明が解決しようとする課題】
ＥＦＭ信号は、ＥＦＭクロックと呼ばれる基準信号に同期した信号であって、このクロックの３〜１１周期分のパルス幅を有している。従って、上述の如くクロックに同期して動作するＤフリップフロップで遅延回路を構成する場合には、Ｄフリップフロップに印加するクロックとして、ＥＦＭクロックより高速のクロックを用いなければならず、たとえば、遅延回路の分解能を１６段階とすればＥＦＭクロックの１６倍の速さのクロックが必要となる。
【０００５】
しかしながら、このＥＦＭクロックは元々相当周波数の高いクロックであり、４倍速では「１７．２８ＭＨｚ」、８倍速では「３４．５６ＭＨｚ」である。従って、上記Ｄフリップフロップに印加するクロックとしては、４倍速では「２７６．４８ＭＨｚ」、８倍速では「５５２．９６ＭＨｚ」ときわめて高速となってしまう。このため、実際にはこのような高速のクロックを供給することは不可能であり、且つこのような高速クロックに同期して安定して動作するロジック回路を作ることもきわめて難しい。
【０００６】
更に、ロジック回路は、電源変動や温度変化などの外的要因を受けやすいので、コントロールしたいパルス幅が非常に短い場合は、精度良くコントロールすることは困難である。
【０００７】
【課題を解決するための手段】
本発明は、入力信号を基準クロックに従って所定期間遅延させるロジック回路と、該ロジック回路の出力信号と前記入力信号との論理演算出力信号を一端に入力し、他端に前記入力信号を入力し、パルス幅の短縮／伸張を示す情報に応じていずれか一方を選択する選択回路と、遅延素子を複数段接続して入力信号を遅延させる第１及び第２の遅延回路と、第１及び第２の遅延回路毎に各遅延素子段の出力信号のいずれかを選択して遅延信号として出力する第１及び第２のセレクタと、前記第１の遅延回路の入力信号と第１のセレクタの遅延信号との論理演算を行う論理回路とを有し、前記選択回路で選択された信号を前記第１の遅延回路の入力信号とし、且つ前記論理回路の出力信号を第２の遅延回路の入力信号とするか、もしくは前記選択回路で選択された信号を前記第２の遅延回路の入力信号とし、且つ前記第２のセレクタからの遅延信号を第１の遅延回路の入力信号として、パルス幅制御回路を構成することを特徴とする。
【０００８】
また、本発明では、前記遅延回路は、遅延素子を複数段リング状に接続して構成され、各段の遅延量が入力される制御電圧により制御されるＶＣＯと、該ＶＣＯの出力信号もしくはその分周信号と基準信号とを入力し両信号の位相を比較する位相比較器と、該位相比較器で検出された位相差に応じた前記制御電圧を発生するローパスフィルタと、前記ＶＣＯの遅延素子と同一構成の遅延素子を複数段接続して構成され、入力信号を遅延させて出力すると共に各段の遅延量が前記制御電圧により制御されるディレイラインとを備えたことを特徴とする。
【０００９】
更に、本発明では、ディスク記録制御回路が上記パルス幅制御回路で構成され、入力信号として記録すべき変調信号が供給され、メディアの種類及び／又は回転速度に応じたセレクト信号が前記第１及び第２のセレクタに入力され、前記変調信号に対応する記録マークをディスクに記録する記録装置へ出力信号を送出して、記録マークの記録タイミングを調整可能としたことを特徴とする。
【００１０】
【発明の実施の形態】
図１は、本発明によるパルス幅制御回路の実施形態を示すブロック図であり、入力信号のパルス幅を制御するためと、パルス幅制御された信号の位相を制御するための２つの遅延回路１０，３０を用いている。各遅延回路１０，３０は、インバータよりなる遅延素子４０を複数段直列に接続して構成され、各段の出力信号のいずれか一つをセレクト信号ＳＥＬ１，ＳＥＬ２に応じて選択するセレクタ１１，３１が、各遅延回路１０，３０に各々接続されている。更に、セレクタ１１で選択された遅延信号と遅延回路１０への入力信号を入力するＡＮＤゲート１２が設けられ、ＡＮＤゲート１２の出力信号が遅延回路３０の入力信号として供給されている。
【００１１】
ここで、各遅延回路１０，３０は、遅延素子４０が１６段接続されて構成されており、１つの遅延素子の遅延量ｄｔは、基準クロックであるＥＦＭＣＫの周期Ｔの１／１６に設定されている。
また、遅延回路１０の前段には、入力されるＥＦＭ信号をＥＦＭＣＫに同期して１Ｔ期間遅延させるＤフリップフロップ（以下Ｄ−ＦＦという）２１と、このＤ−ＦＦ２１の出力信号ＥＦＭＤ１とＥＦＭ信号を入力するＯＲゲート２２と、ＯＲゲート２２の出力をＢ端子に入力しＡ端子に信号ＥＦＭＤ１を入力し、選択信号ＳＷに応じてＡ，Ｂのいずれかの入力信号を選択する選択回路２３と、選択回路２３の出力をＥＦＭＣＫに同期させ、その出力信号ＥＦＭＤ２を遅延回路１０に送出するＤ−ＦＦ２４が接続されている。
【００１２】
本実施形態は、入力されるＥＦＭ信号の立ち上がりと立ち下がりを異なる量遅延させることが可能な構成であり、立ち上がり遅延量Ｔｄｆが立ち下がり遅延量Ｔｄｂより大きいときは、最終的な出力パルス幅ＰＤは短くなり、逆に立ち上がり遅延量Ｔｄｆが立ち下がり遅延量Ｔｄｂより小さいときは、最終的な出力パルス幅ＰＤは長くなる。そこで、パルス幅を短縮するのか伸張するのかを示す信号を選択信号ＳＷとし、この信号ＳＷが短縮を示すときは選択回路２３でＡ端子に入力された信号ＥＦＭＤ１を選択し、伸張を示すときはＢ端子に入力されたＯＲゲート出力を選択するようにしている。
【００１３】
以下、図６を参照してパルス幅を伸張する場合の動作を、また図７を参照してパルス幅を短縮する場合の動作を説明する。
まず、図６において、図６ｂに示すように、Ｄ−ＦＦ２１にＥＦＭＣＫ（図６ａ）６周期分である６ＴのＥＦＭ信号が入力されたとすると、Ｄ−ＦＦ２１によりＥＦＭ信号は図６ｃに示すように１Ｔ期間遅延される。ＯＲゲート２２では、この遅延信号ＥＦＭＤ１と入力ＥＦＭ信号の論理和がとられるので、その出力は図６ｄに示すように、入力ＥＦＭ信号より１Ｔ期間だけパルス幅が伸張された信号となる。そこで、選択信号ＳＷとしてパルス幅の伸張を示す「０」が入力されると、選択回路２３はＯＲゲート２２からの１Ｔ伸張された出力信号を選択する。そして、この信号が次段のＤ−ＦＦ２４でＥＦＭＣＫと同期がとられて信号ＥＦＭＤ２（図６ｅ）となり、遅延回路１０に入力される。遅延回路１０では各遅延素子が入力されたＥＦＭＤ２信号を順次Ｔ／１６づつ遅延させていく。
【００１４】
ここで、立ち上がり遅延量Ｔｄｆと立ち下がり遅延量Ｔｄｂとの差分（絶対値）をＴｄｄとし、このＴｄｄを１Ｔから減算した量をＴｄとすれば、セレクタ１１へのセレクト信号ＳＥＬ１としては、この遅延量Ｔｄに対応する遅延段数ｎを指定する信号が入力される。よって、セレクタ１１では立ち上がりがＴｄ遅れた遅延信号ＥＦＭＤ３（図６ｆ）が出力され、ＡＮＤゲート１２に送出される。ＡＮＤゲート１２の他方の入力端には入力信号ＥＦＭＤ２がそのまま印加されているので、ＡＮＤゲート１２の出力信号は、図６ｇに示すように、信号ＥＦＭＤ２に比べてパルス幅がＴｄだけ短くなった信号となる。このＥＦＭＤ２信号のパルス幅は元々入力ＥＦＭ信号のパルス幅より１Ｔ伸張されているので、結局ＡＮＤゲート１２の出力信号はＥＦＭ信号よりＴｄｄだけ伸張された所望のパルス幅ＰＤとなる。
【００１５】
次に、ＡＮＤゲート出力は、次段の遅延回路３０の入力信号となる。遅延回路３０においても遅延回路１０と同様、各遅延素子によりＡＮＤゲート１２の出力信号が順次Ｔ／１６づつ遅延されてゆき、ＳＥＬ２により指定された段数ｎの遅延信号がセレクタ３１で選択される。ＳＥＬ２としては、立ち下がり遅延量Ｔｄｂ即ち差分Ｔｄｄと立ち上がり遅延量Ｔｄｆの加算量に対応する遅延段数ｎを指定する信号が入力されるので、図６ｇのＡＮＤゲート出力は、図６ｈに示すように、そのパルス幅ＰＤは変化せず位相のみが加算量（Ｔｄｄ＋Ｔｄｆ）だけシフトされる。その結果、最終出力信号ＷＤＡＴとして、ＥＦＭＣＫの立ち上がりタイミングｔ１からは、立ち上がりがＴｄｆ遅延され、立ち下がりがＴｄｂ遅延されたパルス幅ＰＤの所望のパルスが得られることとなる。
【００１６】
今ＳＥＬ１により指定された段数ｎが「１０」ならば、パルス幅ＰＤは、ＥＦＭ信号パルス幅６Ｔより、（１６−１０）Ｔ／１６＝６Ｔ／１６伸張されたパルス幅となり、ＳＥＬ２により指定された段数ｎが「１０」であれば、立ち上がり遅延量Ｔｄｆは、Ｔｄｆ＝（１０−６）・Ｔ／１６＝４Ｔ／１６に設定される。そして、立ち下がり遅延量Ｔｄｂは、ＳＥＬ２により指定された段数そのもののＴｄｂ＝１０Ｔ／１６となる。
【００１７】
一方、パルス幅を短縮するときは、選択信号ＳＷとして「１」が入力されるので、選択回路２３では図７ｃに示すように、パルス幅が入力ＥＦＭ信号と同一で１Ｔ遅延された信号ＥＦＭＤ１が選択される。この信号は更にＤ−ＦＦ２４で１Ｔ遅延され図７ｄに示す信号ＥＦＭＤ２となって遅延回路１０に入力される。この場合、ＳＥＬ１としては、立ち上がり遅延量Ｔｄｆと立ち下がり遅延量Ｔｄｂとの差分Ｔｄｄに対応する遅延段数ｎを指定する信号が入力される。よって、セレクタ１１では立ち上がりがＴｄｄ遅れた遅延信号ＥＦＭＤ３（図７ｅ）が出力され、ＡＮＤゲート１２に送出される。ＡＮＤゲート１２の他方の入力端には入力信号ＥＦＭＤ２がそのまま印加されているので、ＡＮＤゲート１２の出力信号は、図６ｆに示すように、信号ＥＦＭＤ２に比べてパルス幅がＴｄｄだけ短くなった信号となる。つまり、ＡＮＤゲート１２の出力信号はＥＦＭ信号よりＴｄｄだけ短縮された所望のパルス幅ＰＤとなる。
【００１８】
次に、ＡＮＤゲート出力は、次段の遅延回路３０の入力信号となる。遅延回路３０においても遅延回路１０と同様、各遅延素子によりＡＮＤゲート１２の出力信号が順次Ｔ／１６づつ遅延されてゆき、ＳＥＬ２により指定された段数ｎの遅延信号がセレクタ３１で選択される。ＳＥＬ２としては、立ち下がり遅延量Ｔｄｂ即ち差分Ｔｄｄと立ち上がり遅延量Ｔｄｆの加算量に対応する遅延段数ｎを指定する信号が入力されるので、図７ｆのＡＮＤゲート出力は、図７ｇに示すように、そのパルス幅ＰＤは変化せず位相のみがＴｄｂだけシフトされる。その結果、最終出力信号ＷＤＡＴとして、ＥＦＭＣＫの立ち上がりタイミングｔ１からは、立ち上がりがＴｄｆ＝（Ｔｄｄ＋Ｔｄｂ）遅延され、立ち下がりがＴｄｂ遅延されたパルス幅ＰＤの所望のパルスが得られることとなる。
【００１９】
今ＳＥＬ１により指定された段数ｎが「８」ならば、パルス幅ＰＤは、ＥＦＭ信号パルス幅６Ｔより、８Ｔ／１６短縮されたパルス幅となり、ＳＥＬ２により指定された段数ｎが「４」であれば、立ち上がり遅延量Ｔｄｆは、Ｔｄｆ＝（８＋４）・Ｔ／１６＝１２Ｔ／１６に設定される。そして、立ち下がり遅延量Ｔｄｂは、ＳＥＬ２により指定された段数そのもののＴｄｂ＝４Ｔ／１６となる。
【００２０】
このように、立ち上がりと立ち下がりの遅延量Ｔｄｆ，Ｔｄｂは、セレクト信号ＳＥＬ１，２により設定することができる。尚、遅延回路３０にＥＦＭＤ２信号を入力し、セレクタ３１の遅延信号を遅延回路１０に入力して、ＡＮＤゲート１２の出力を最終的な出力信号ＷＤＡＴとしても、図１と全く同様の出力を得ることができる。また、遅延素子４０としてインバータの代わりにコンパレータを用いても良い。
【００２１】
次に、以上説明したパルス幅制御回路をＣＤ−Ｒ用のディスク記録制御回路に適用した例を、図８を参照して説明する。
図８は、ＣＤ−Ｒ用のディスク記録装置全体の構成を示すブロック図であり、ディスク５０に書き込むべきデータは、まずＥＦＭエンコーダ５１でＥＦＭ信号に変調され、図１に示したパルス幅制御回路５２にＥＦＭＣＫと共に供給される。ディスク記録制御回路５４は、このパルス幅制御回路５２とレジスタ５３と演算回路５００から成り、パルス幅制御回路５２の出力信号がレーザーピックアップ等のレーザー装置５５に供給され、ディスクにＥＦＭ信号に対応する記録マークが記録される。また、ディスク記録装置全体をコントロールするマイコン５６には、使用するディスクのメディア種別及び回転速度を示す情報が入力されており、マイコン５６に接続されたテーブル５７には図９に示すように、メディア種別及び回転速度に各々対応して、立ち上がり遅延量Ｔｄｆと立ち下がり遅延量Ｔｄｂがあらかじめ記憶されている。尚、記憶されている遅延量は、単位遅延量Ｔ／１６の何倍であるかを示す数値で記憶されている。
【００２２】
マイコンは、メディア種別及び回転速度が指定されると、テーブルから対応する立ち上がり及び立ち下がりの遅延量Ｔｄｆ，Ｔｄｂを読み出し、この数値をレジスタ５３にセットする。演算回路５００は、レジスタ５３にセットされた遅延量Ｔｄｆ，Ｔｄｂについてその差分（Ｔｄｆ−Ｔｄｂ）の演算を行い、Ｔｄｆ＜Ｔｄｂのとき、即ち図６に示すようにパルス幅を伸張するときは、選択信号ＳＷとして「０」を出力し、差分Ｔｄｄを１Ｔから減算した遅延量Ｔｄに対応する遅延段数ｎを指定するセレクト信号ＳＥＬ１を、パルス幅制御回路５２に出力する。一方、Ｔｄｆ＞Ｔｄｂのとき、即ち図７に示すようにパルス幅を短縮するときは、選択信号ＳＷとして「１」を出力し、差分Ｔｄｄに対応する遅延段数ｎを指定するセレクト信号ＳＥＬ１を、パルス幅制御回路５２に出力する。また、セレクト信号ＳＥＬ２としては、いずれの場合も立ち下がり遅延量Ｔｄｂに対応する遅延段数ｎを指定する信号をパルス幅制御回路５２に出力する。
【００２３】
従って、パルス幅制御回路５２では、上述したように入力されたＥＦＭ信号のパルス幅が、ＳＥＬ１により指定された遅延量だけ遅延されることによって所望のパルス幅に制御され、ＳＥＬ２により指定された遅延量だけ遅延させることによって、パルス幅が制御された信号を所望の位相に制御することができる。そして、この出力信号ＷＤＡＴがレーザー装置５５に送出されるため、レーザー装置５５では、ＥＦＭ信号の記録タイミングがメディアの種別及び回転速度に応じて調整され、適切な記録マークが記録される。
【００２４】
ところで、図１に示した遅延回路１０，３０を構成する遅延素子４０は、製造ばらつきにより遅延素子を構成するトランジスタの特性が均一にならないために、遅延量にばらつきが生じる。そこで、遅延量を高精度に設定したい場合は、遅延回路１０，３０として、図２に示す遅延回路１を用いればよい。
図２は示す遅延回路１は、入力信号を遅延するためのディレイライン２と、このディレイライン２の遅延量を制御するためのＰＬＬ回路３から成る。ＰＬＬ回路３は、入力される制御電圧Ｖｔにより出力信号周波数が変化するＶＣＯ４と、ＶＣＯ４の出力信号を１／Ｎに分周するプログラマブルデバイダ５と、入力される基準信号ＲＦＣＫを１／Ｍに分周するリファレンスデバイダ６と、両デバイダ５，６の出力信号の位相を比較する位相比較器７と、位相比較器７により検出された位相差に応じた制御電圧ＶｔをＶＣＯ３に供給するローパスフィルタ８とを備えており、両デバイダ５，６とも分周比が変更可能なデバイダである。また位相比較器７の出力段にはチャージポンプが設けられている。
【００２５】
このＰＬＬ回路３中のＶＣＯ４は、図２に示すように、遅延セル４０を複数段直列に接続し、更に最終段の遅延セル４１の出力を初段に負帰還するリング状の構成であって、最終段の出力をバッファ４５を介してプログラマブルデバイダ５に送出している。また、各遅延セルは第１及び第２の制御端子を有し、第１の制御端子にバイアス回路４６からの一定バイアスＶｂが供給され、第２の制御端子にローパスフィルタ８からの制御電圧Ｖｔが供給されている。
【００２６】
一方、ディレイライン２は、ＶＣＯ４を構成する遅延セルと同一構成の遅延セル４０を、複数段直列に接続して構成され、ＶＣＯ４とは異なり初段の遅延セルには外部から入力信号ＳＩＮが印加されている。そして、セレクタ２０で各段の遅延セルからの出力のいずれか一つを選択し、遅延信号ＳＯＵＴとして取り出すようにしている。このセレクタ２０は、図１におけるセレクタ１１，３１に相当するセレクタである。尚、図２に示す回路は同一チップ内の近傍に構成されており、このため遅延セルの遅延特性は、ＶＣＯ４とディレイラインとでほぼ同一となる。
【００２７】
ここで、図３を参照して、遅延セル４０の具体構成について説明する。
遅延セル４０は、基本的には、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを縦続接続してなるインバータ１０１，１０２を２段直列に接続して構成されており、各インバータ１０１，１０２の後ろにバッファ１０３，１０４が接続されている。また、インバータ１０１，１０２の電源電位との間には電流制御用のＰチャンネルＭＯＳトランジスタ１０５，１０６が接続され、インバータ１０１，１０２の接地電位との間には電流制御用のＮチャンネルＭＯＳトランジスタ１０７，１０８が接続されている。この電流制御用のＰチャンネルＭＯＳトランジスタ１０５のゲートは第１の制御端子１１０に接続され，電流制御用のＮチャンネルＭＯＳトランジスタ１０７のゲートは第２の制御端子１１１に接続されている。尚、１０９は寄生容量を示す。
【００２８】
そして、本実施形態においては、第１の制御端子１１０にバイアス回路４６からの一定バイアスＶｂが供給され、第２の制御端子１１１にローパスフィルタ８からの制御電圧Ｖｔが供給されている。よって、制御電圧Ｖｔが大きくなるとインバータ１０１，１０２に流れる電流が増加して入力信号ＩＮの遅延量ｄｔは減少し、制御電圧Ｖｔが小さくなるとインバータ１０１，１０２に流れる電流が減少して入力信号ＩＮの遅延量ｄｔは増加する。このように、遅延セル４０の遅延量ｄｔは制御電圧Ｖｔの大きさに応じて変化する。
【００２９】
ところで、ＶＣＯ４の最終段は負帰還をかけるために、遅延セル４０の前半部分のみ、即ちインバータ１０１，バッファ１０３，制御用トランジスタ１０５，１０７で構成されており、インバータ１０１の出力がＶＣＯ４の初段の遅延セル４０に入力されている。
以下、図２に示す実施形態の動作を説明する。
【００３０】
まず、ＶＣＯ４の出力信号周波数ｆ１はプログラマブルデバイダ５によって１／Ｎに分周されｆ１／Ｎになり、基準信号周波数ｆ０はリファレンスデバイダ６により分周されｆ０／Ｍになる。これらの分周信号は位相比較器７でその位相が比較され、ローパスフィルタ８からは位相差に応じた制御電圧ＶｔがＶＣＯ４に供給される。これによって、両デバイダの出力信号の位相差をなくすようにＰＬＬ回路３が動作し、ＰＬＬがロックすると式（１）が成り立つ。
【００３１】
【数１】

【００３２】
一方、ＶＣＯ４では、上述したようにローパスフィルタ８からの制御電圧Ｖｔにより各遅延セルの遅延量ｄｔが決定され、初段の遅延セル４０に入力された信号ｄｔ０は、図４に示すように各遅延セル４０で順次ｄｔづつ遅延されていく。そして、最終段の遅延セル４１では信号が反転され、この反転信号が折り返し遅延ｄαの後に初段に帰還される。つまり、折り返し遅延ｄαがｄｔに比べて十分小さいとすれば、ＶＣＯ４の周期Ｔの半周期Ｔ／２は、遅延量ｄｔを遅延セル４０の段数Ｄ分だけ加算した長さとなる。従って、遅延量ｄｔは式（２）で表される。
【００３３】
【数２】

【００３４】
ここで、周期Ｔは１／ｆ１であって、上述したようにＰＬＬ回路３がロックすると式（１）が成立するので、ロック状態では、遅延量ｄｔは式（３）で表される。
【００３５】
【数３】

【００３６】
つまり、ＶＣＯの遅延セル段数Ｄと分周比Ｍ，Ｎを決定すれば、遅延セル４０の遅延量ｄｔは、基準信号ＲＦＣＫの周波数ｆ０のみに依存する一定値となる。
ところで、図２に示す回路では、上述したようにディレイライン２を構成する遅延セルはＶＣＯ４の遅延セルと全く同一の構成であり、しかもディレイライン２中の遅延セルに供給される制御電圧もＶＣＯ４の遅延セル４０に供給される制御電圧Ｖｔと全く同一である。このため、ディレイライン２中の遅延セルの遅延量は、ＶＣＯ４の遅延セル４０の遅延量ｄｔと全く同一となり、ＰＬＬのロック時には基準信号周波数ｆ０に依存した一定値となる。
【００３７】
ディレイライン２は、入力信号ＳＩＮを遅延セル４０で順次遅延して、セレクタ２０により所望の段の遅延出力を選択して、遅延信号ＳＯＵＴとして出力する構成であり、この各遅延セル段の遅延量ｄｔがＰＬＬロック時には一定値となるので、ディレイライン２においてセレクタ２０から出力する遅延信号の遅延量も所望の一定値となる。つまり、このディレイライン２では、製造時の調整は不要となり、且つＰＬＬ回路３で保証される精度で遅延量を設定でき、このためｐｓｅｃオーダーでの高精度の設定が可能となる。しかも、ＰＬＬでは電源変動や温度変動に対しても保証されるので、ディレイライン２の遅延量もこれら変動の影響を受けなくなる。
【００３８】
また、基準信号ＲＦＣＫの周波数ｆ０や分周比Ｍ，Ｎを変更するだけで、遅延量ｄｔを用意に変更できるので、ディレイライン２の分解能の設定が容易となる。
たとえば、ＶＣＯ４の段数Ｄが「１６段」である場合、分周比Ｍ，Ｎを各々「２」とし、ｆ０を「１７．２８ＭＨｚ」とすれば、式（３）より遅延量ｄｔは「１．８１ｎｓｅｃ」となる。そして、分周比Ｍ，Ｎを各々「４」に変更し、ｆ０を「３４．５６ＭＨｚ」に変更すれば、式（３）より遅延量ｄｔは「０．９０ｎｓｅｃ」とｐｓｅｃオーダーの分解能となる。
【００３９】
更に、図５のＶＣＯ特性に示すように、ＰＬＬがロックする周波数範囲は広く、この範囲内で遅延セルの遅延量ｄｔを変更できるので、ディレイライン２の遅延量可変範囲を広帯域とすることができる。
以上説明した実施形態は、遅延セル内の遅延素子をインバータで構成する例を示したが、インバータの代わりにコンパレータを用いる構成でも良い。また、遅延セル内の一方の電流制御用トランジスタ１０５，１０６には一定バイアスを印加し、他方の電流制御用トランジスタ１０７，１０８のみにローパスフィルタ８からの制御電圧Ｖｔを供給するようにしたが、双方の電流制御用トランジスタに制御電圧Ｖｔを供給するようにしてもよい。
【００４０】
【発明の効果】
本発明によれば、高速のクロックを用いることなく所望のパルス波形を得ることが可能となり、特に、ＰＬＬ回路を用いた場合には遅延量を高精度で設定できるようになる。また、ディスク記録装置に適用すれば、メディア種別や回転速度に対応した適切な記録を実現できるようになる。
【図面の簡単な説明】
【図１】本発明によるパルス幅制御回路の実施形態を示すブロック図である。
【図２】遅延回路の他の実施形態を示すブロック図である。
【図３】実施形態における遅延セルの具体構成を示す回路図である。
【図４】実施形態におけるＶＣＯの動作を説明するためのタイミングチャートである。
【図５】実施形態におけるＶＣＯ特性及び遅延特性を示す特性図である。
【図６】図１に示す実施形態においてパルス幅を伸張する場合の動作を説明するためのタイミングチャートである。
【図７】図１に示す実施形態においてパルス幅を縮小する場合の動作を説明するためのタイミングチャートである。
【図８】本発明によるディスク記録制御回路の実施形態を示すブロック図である。
【図９】実施形態におけるテーブルの記憶内容を示す説明図である。
【符号の説明】
１、１０、３０遅延回路
２ディレイライン
３ＰＬＬ回路
４ＶＣＯ
５プログラマブルデバイダ
６リファレンスデバイダ
７位相比較器
８ローパスフィルタ
１２ＡＮＤゲート
２０、１１、３１セレクタ
２１、２４Ｄ−ＦＦ
２２，３２ＯＲゲート
２３選択回路
４０遅延セル
５０ディスク
５１ＥＦＭエンコーダ
５２パルス幅制御回路
５４ディスク記録制御回路
５５レーザー装置
１０１、１０２インバータ
１０５、１０６、１０７、１０８電流制御用トランジスタ
１１０第１制御端子
１１１第２制御端子
５００演算回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a pulse width control circuit configured by using a delay circuit in which delay elements are connected in a plurality of stages, and a disk recording control circuit capable of adjusting the recording timing of a recording mark using the pulse width control circuit in a disk recording device About.
[0002]
[Prior art]
Some optical disk devices and magneto-optical disk devices can not only read data but also write data.In such a device, a recording mark corresponding to a data modulation signal is recorded on a disk by a laser device. And writing data to the recording medium.
[0003]
For example, in a CD-R, first, data to be written is modulated into an EFM signal by an EFM encoder, and the EFM signal is sent to a laser device to record a recording mark corresponding to the EFM signal on a disk.
However, since the recording state changes depending on the type of media on which data is recorded and the rotational speed of the disc, it is not possible to record a desired recording mark by simply sending an EFM signal to the laser device. Therefore, attempts have been made to record a desired recording mark by delaying the rising and falling timings of the EFM signal. In order to delay the EFM signal, a plurality of logic circuits such as D flip-flops that operate in synchronization with a clock are generally connected and used.
[0004]
[Problems to be solved by the invention]
The EFM signal is a signal synchronized with a reference signal called an EFM clock, and has a pulse width of 3 to 11 periods of the clock. Therefore, when the delay circuit is configured by the D flip-flop operating in synchronization with the clock as described above, a clock higher than the EFM clock must be used as the clock applied to the D flip-flop. If the resolution of the circuit is 16 steps, a clock 16 times faster than the EFM clock is required.
[0005]
However, this EFM clock is originally a clock with a considerably high frequency, and is “17.28 MHz” at 4 × speed and “34.56 MHz” at 8 × speed. Therefore, the clock applied to the D flip-flop becomes extremely high at "276.48 MHz" at 4 * speed and "552.96 MHz" at 8 * speed. For this reason, it is actually impossible to supply such a high-speed clock, and it is extremely difficult to produce a logic circuit that operates stably in synchronization with such a high-speed clock.
[0006]
Furthermore, since the logic circuit is susceptible to external factors such as power supply fluctuations and temperature changes, it is difficult to control with high accuracy if the pulse width to be controlled is very short.
[0007]
[Means for Solving the Problems]
The present invention provides a logic circuit that delays an input signal for a predetermined period according to a reference clock, a logic operation output signal of an output signal of the logic circuit and the input signal being input to one end, and the input signal being input to the other end. A selection circuit for selecting one of them in accordance with information indicating shortening / expansion of a pulse width, a first and a second delay circuit for connecting a plurality of delay elements to delay an input signal, and a first and a second delay circuit First and second selectors for selecting one of the output signals of each delay element stage for each delay circuit and outputting the selected signal as a delay signal, an input signal of the first delay circuit, and a delay signal of the first selector And a logic circuit that performs a logical operation of: a signal selected by the selection circuit as an input signal of the first delay circuit; and an output signal of the logic circuit to an input signal of a second delay circuit. Or select A pulse width control circuit is constituted by using a signal selected by a path as an input signal of the second delay circuit and a delay signal from the second selector as an input signal of the first delay circuit. I do.
[0008]
Also, in the present invention, the delay circuit is configured by connecting delay elements in a plurality of stages in a ring shape, and a VCO controlled by a control voltage to which a delay amount of each stage is input, and an output signal of the VCO or its output signal. A phase comparator that receives the frequency-divided signal and the reference signal and compares the phases of the two signals, a low-pass filter that generates the control voltage according to the phase difference detected by the phase comparator, and a delay element of the VCO And a delay line that delays and outputs an input signal and controls the delay amount of each stage by the control voltage.
[0009]
Further, in the present invention, a disk recording control circuit is constituted by the pulse width control circuit, a modulation signal to be recorded is supplied as an input signal, and a select signal corresponding to the type and / or rotation speed of the medium is supplied to the first and the first signals. An output signal that is input to the second selector and is output to a recording device that records a recording mark corresponding to the modulation signal on a disk, so that the recording timing of the recording mark can be adjusted.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a block diagram showing an embodiment of a pulse width control circuit according to the present invention. Two delay circuits 10 for controlling the pulse width of an input signal and for controlling the phase of a pulse width-controlled signal are shown. , 30 are used. Each of the

delay circuits

10 and 30 is configured by connecting a plurality of delay elements 40 formed of inverters in series, and selectors 11 and 31 for selecting any one of the output signals of each stage according to select signals SEL1 and SEL2. Are connected to the

delay circuits

10 and 30, respectively. Further, an AND gate 12 for inputting the delay signal selected by the selector 11 and an input signal to the delay circuit 10 is provided, and an output signal of the AND gate 12 is supplied as an input signal of the delay circuit 30.
[0011]
Here, each of the

delay circuits

10 and 30 is configured by connecting the delay elements 40 in 16 stages, and the delay amount dt of one delay element is set to 1/16 of the period T of the reference clock EFMCK. ing.
A D flip-flop (hereinafter, referred to as D-FF) 21 for delaying an input EFM signal for 1T period in synchronization with EFMCK at a stage preceding the delay circuit 10, and an output signal EFMMD1 and an EFM signal of the D-FF 21 are provided. An OR gate 22 to be input, a selection circuit 23 that inputs an output of the OR gate 22 to a B terminal, inputs a signal EFMD1 to an A terminal, and selects one of the input signals A and B according to the selection signal SW; A D-FF 24 that synchronizes the output of the selection circuit 23 with EFMCK and sends the output signal EFMD2 to the delay circuit 10 is connected.
[0012]
This embodiment can delay the rising and falling of the input EFM signal by different amounts. When the rising delay Tdf is larger than the falling delay Tdb, the final output pulse width PD When the rising delay amount Tdf is smaller than the falling delay amount Tdb, the final output pulse width PD becomes longer. Therefore, a signal indicating whether the pulse width is reduced or expanded is set as a selection signal SW. When the signal SW indicates reduction, the selection circuit 23 selects the signal EFMD1 input to the A terminal. The OR gate output input to the B terminal is selected.
[0013]
Hereinafter, the operation when the pulse width is extended will be described with reference to FIG. 6, and the operation when the pulse width is shortened will be described with reference to FIG.
First, in FIG. 6, as shown in FIG. 6B, assuming that a 6T EFM signal corresponding to six periods of the EFMCK (FIG. 6A) is input to the D-FF 21, the D-FF 21 converts the EFM signal into the D-FF 21 as shown in FIG. Delayed for 1T period. In the OR gate 22, since the logical sum of the delay signal EFMD1 and the input EFM signal is obtained, the output is a signal whose pulse width is extended by 1T period from the input EFM signal as shown in FIG. 6D. Therefore, when “0” indicating expansion of the pulse width is input as the selection signal SW, the selection circuit 23 selects the output signal expanded by 1T from the OR gate 22. Then, this signal is synchronized with EFMCK by the D-FF 24 at the next stage, becomes a signal EFMD2 (FIG. 6E), and is input to the delay circuit 10. In the delay circuit 10, each delay element sequentially delays the input EFMD2 signal by T / 16.
[0014]
Here, assuming that the difference (absolute value) between the rising delay amount Tdf and the falling delay amount Tdb is Tdd, and the amount obtained by subtracting Tdd from 1T is Td, this select signal SEL1 to the selector 11 has this delay. A signal designating the number n of delay stages corresponding to the amount Td is input. Therefore, the selector 11 outputs the delay signal EFMD3 (FIG. 6f) whose rising is delayed by Td and sends it to the AND gate 12. Since the input signal EFMD2 is directly applied to the other input terminal of the AND gate 12, the output signal of the AND gate 12 is a signal having a pulse width shorter than the signal EFMD2 by Td as shown in FIG. It becomes. Since the pulse width of the EFMD2 signal is originally extended by 1T from the pulse width of the input EFM signal, the output signal of the AND gate 12 has a desired pulse width PD which is extended by Tdd from the EFM signal.
[0015]
Next, the AND gate output becomes an input signal of the delay circuit 30 in the next stage. In the delay circuit 30, similarly to the delay circuit 10, the output signal of the AND gate 12 is sequentially delayed by T / 16 by each delay element, and the delay signal of the number n of stages specified by the SEL2 is selected by the selector 31. As SEL2, a signal designating the number of delay stages n corresponding to the fall delay amount Tdb, that is, the sum of the difference Tdd and the rise delay amount Tdf, is input. Therefore, the AND gate output in FIG. , The pulse width PD does not change, and only the phase is shifted by the addition amount (Tdd + Tdf). As a result, as the final output signal WDAT, from the rising timing t1 of the EFMCK, a desired pulse having a pulse width PD whose rising is delayed by Tdf and whose falling is delayed by Tdb is obtained.
[0016]
If the number n of stages specified by SEL1 is “10”, the pulse width PD becomes a pulse width that is (16−10) T / 16 = 6T / 16 expanded from the EFM signal pulse width 6T, and is specified by SEL2. If the number n of stages is “10”, the rising delay amount Tdf is set to Tdf = (10−6) · T / 16 = 4T / 16. Then, the fall delay amount Tdb is Tdb = 10T / 16 of the number of stages specified by SEL2.
[0017]
On the other hand, when shortening the pulse width, "1" is input as the selection signal SW, so that the selection circuit 23 outputs the signal EFMD1 having the same pulse width as the input EFM signal and a 1T delay as shown in FIG. Selected. This signal is further delayed by 1T at the D-FF 24 and becomes a signal EFMD2 shown in FIG. In this case, as SEL1, a signal designating the number of delay stages n corresponding to the difference Tdd between the rising delay amount Tdf and the falling delay amount Tdb is input. Therefore, the selector 11 outputs the delay signal EFMD3 (FIG. 7e) whose rising edge is delayed by Tdd and sends it to the AND gate 12. Since the input signal EFMD2 is directly applied to the other input terminal of the AND gate 12, the output signal of the AND gate 12 has a pulse width shorter than the signal EFMD2 by Tdd as shown in FIG. It becomes. That is, the output signal of the AND gate 12 has a desired pulse width PD shorter than the EFM signal by Tdd.
[0018]
Next, the AND gate output becomes an input signal of the delay circuit 30 in the next stage. In the delay circuit 30, similarly to the delay circuit 10, the output signal of the AND gate 12 is sequentially delayed by T / 16 by each delay element, and the delay signal of the number n of stages specified by the SEL2 is selected by the selector 31. As the signal SEL2, a signal designating the number of delay stages n corresponding to the amount of fall delay Tdb, that is, the difference Tdd and the amount of rise delay Tdf, is input. Therefore, the AND gate output of FIG. , The pulse width PD does not change, and only the phase is shifted by Tdb. As a result, as the final output signal WDAT, a desired pulse having a pulse width PD whose rising is delayed by Tdf = (Tdd + Tdb) and whose falling is delayed by Tdb is obtained from the rising timing t1 of the EFMCK.
[0019]
If the number n of stages specified by SEL1 is now “8”, the pulse width PD is a pulse width shorter than the EFM signal pulse width 6T by 8T / 16, and the number n of stages specified by SEL2 is “4”. For example, the rising delay amount Tdf is set to Tdf = (8 + 4) .T / 16 = 12T / 16. Then, the fall delay amount Tdb is Tdb = 4T / 16 of the number of stages specified by SEL2.
[0020]
In this way, the rising and falling delay amounts Tdf and Tdb can be set by the select signals SEL1 and SEL2. It is to be noted that the EFMD2 signal is input to the delay circuit 30, the delay signal of the selector 31 is input to the delay circuit 10, and the output of the AND gate 12 is used as the final output signal WDAT to obtain an output exactly the same as that of FIG. be able to. Further, a comparator may be used instead of the inverter as the delay element 40.
[0021]
Next, an example in which the pulse width control circuit described above is applied to a disk recording control circuit for a CD-R will be described with reference to FIG.
FIG. 8 is a block diagram showing the configuration of the entire disc recording apparatus for CD-R. Data to be written to the disc 50 is first modulated into an EFM signal by an EFM encoder 51, and the pulse width control circuit shown in FIG. 52 together with EFMCK. The disk recording control circuit 54 includes the pulse width control circuit 52, the register 53, and the arithmetic circuit 500. The output signal of the pulse width control circuit 52 is supplied to a laser device 55 such as a laser pickup, and the disk corresponds to the EFM signal. A recording mark is recorded. Further, information indicating the type of media and the rotation speed of the disk to be used is input to the microcomputer 56 that controls the entire disk recording device, and a table 57 connected to the microcomputer 56 stores the media as shown in FIG. A rise delay amount Tdf and a fall delay amount Tdb are stored in advance corresponding to the type and the rotation speed, respectively. Note that the stored delay amount is stored as a numerical value indicating how many times the unit delay amount T / 16.
[0022]
When the media type and the rotation speed are designated, the microcomputer reads the corresponding rising and falling delay amounts Tdf and Tdb from the table, and sets these values in the register 53. The arithmetic circuit 500 calculates the difference (Tdf-Tdb) for the delay amounts Tdf and Tdb set in the register 53, and when Tdf <Tdb, that is, when extending the pulse width as shown in FIG. “0” is output as the selection signal SW, and the select signal SEL1 specifying the delay stage number n corresponding to the delay amount Td obtained by subtracting the difference Tdd from 1T is output to the pulse width control circuit 52. On the other hand, when Tdf> Tdb, that is, when the pulse width is reduced as shown in FIG. 7, "1" is output as the selection signal SW, and the select signal SEL1 for designating the number n of delay stages corresponding to the difference Tdd is output. Output to the pulse width control circuit 52. In any case, a signal designating the number of delay stages n corresponding to the falling delay amount Tdb is output to the pulse width control circuit 52 as the select signal SEL2.
[0023]
Therefore, in the pulse width control circuit 52, the pulse width of the EFM signal input as described above is controlled to a desired pulse width by being delayed by the delay amount specified by SEL1, and the delay specified by SEL2 is controlled. By delaying by an amount, a signal whose pulse width is controlled can be controlled to a desired phase. Then, since this output signal WDAT is sent to the laser device 55, in the laser device 55, the recording timing of the EFM signal is adjusted according to the type and rotation speed of the medium, and an appropriate recording mark is recorded.
[0024]
By the way, in the delay elements 40 constituting the

delay circuits

10 and 30 shown in FIG. 1, since the characteristics of the transistors constituting the delay elements are not uniform due to manufacturing variations, the delay amount varies. Therefore, when it is desired to set the delay amount with high accuracy, the delay circuit 1 shown in FIG.
The delay circuit 1 shown in FIG. 2 includes a delay line 2 for delaying an input signal, and a PLL circuit 3 for controlling a delay amount of the delay line 2. The PLL circuit 3 includes a VCO 4 whose output signal frequency changes according to an input control voltage Vt, a programmable divider 5 that divides the output signal of the VCO 4 by 1 / N, and an input reference signal RFCK that divides the input signal by 1 / M. A reference divider 6 that circulates, a phase comparator 7 that compares the phases of the output signals of the two

dividers

5 and 6, and a low-pass filter 8 that supplies a control voltage Vt corresponding to the phase difference detected by the phase comparator 7 to the VCO 3. , And both

dividers

5 and 6 are dividers whose division ratios can be changed. The output stage of the phase comparator 7 is provided with a charge pump.
[0025]
As shown in FIG. 2, the VCO 4 in the PLL circuit 3 has a ring-shaped configuration in which a plurality of delay cells 40 are connected in series, and the output of the last-stage delay cell 41 is negatively fed back to the first stage. The output of the last stage is sent to the programmable divider 5 via the buffer 45. Each of the delay cells has first and second control terminals. The first control terminal is supplied with a constant bias Vb from the bias circuit 46, and the second control terminal is supplied with the control voltage Vt from the low-pass filter 8. Is supplied.
[0026]
On the other hand, the delay line 2 is configured by connecting a plurality of delay cells 40 having the same configuration as the delay cells forming the VCO 4 in series, and unlike the VCO 4, the input signal SIN is applied from the outside to the first delay cell. ing. Then, one of the outputs from the delay cells in each stage is selected by the selector 20, and is taken out as the delay signal SOUT. The selector 20 is a selector corresponding to the selectors 11 and 31 in FIG. The circuit shown in FIG. 2 is configured in the vicinity of the same chip, so that the delay characteristics of the delay cell are almost the same between the VCO 4 and the delay line.
[0027]
Here, a specific configuration of the delay cell 40 will be described with reference to FIG.
The delay cell 40 is basically configured by connecting two stages of

inverters

101 and 102 in which a P-channel MOS transistor and an N-channel MOS transistor are cascade-connected.

Buffers

103 and 104 are connected. Current control P-

channel MOS transistors

105 and 106 are connected between the power supply potentials of

inverters

101 and 102, and current control N-channel MOS transistor 107 is connected between the power supply potentials of

inverters

101 and 102. , 108 are connected. The gate of the current control P-channel MOS transistor 105 is connected to the first control terminal 110, and the gate of the current control N-channel MOS transistor 107 is connected to the second control terminal 111. Incidentally, reference numeral 109 denotes a parasitic capacitance.
[0028]
In the present embodiment, the constant bias Vb from the bias circuit 46 is supplied to the first control terminal 110, and the control voltage Vt from the low-pass filter 8 is supplied to the second control terminal 111. Therefore, when the control voltage Vt increases, the current flowing through the

inverters

101 and 102 increases and the delay amount dt of the input signal IN decreases. When the control voltage Vt decreases, the current flowing through the

inverters

101 and 102 decreases and the input signal IN increases. Dt increases. Thus, the delay amount dt of the delay cell 40 changes according to the magnitude of the control voltage Vt.
[0029]
By the way, the last stage of the VCO 4 includes only the first half of the delay cell 40, that is, the inverter 101, the buffer 103, and the

control transistors

105 and 107 in order to apply negative feedback. The output of the inverter 101 is the first stage of the VCO 4 It is input to the delay cell 40.
Hereinafter, the operation of the embodiment shown in FIG. 2 will be described.
[0030]
First, the output signal frequency f1 of the VCO 4 is divided by the programmable divider 5 into 1 / N to become f1 / N, and the reference signal frequency f0 is divided by the reference divider 6 to become f0 / M. The phase of these frequency-divided signals is compared by a phase comparator 7, and a control voltage Vt corresponding to the phase difference is supplied from the low-pass filter 8 to the VCO 4. As a result, the PLL circuit 3 operates so as to eliminate the phase difference between the output signals of the two dividers, and when the PLL is locked, the equation (1) holds.
[0031]
(Equation 1)

[0032]
On the other hand, in the VCO 4, the delay amount dt of each delay cell is determined by the control voltage Vt from the low-pass filter 8 as described above, and the signal dt0 input to the first-stage delay cell 40 becomes the delay dt as shown in FIG. The cells 40 are sequentially delayed by dt. Then, the signal is inverted in the delay cell 41 at the last stage, and the inverted signal is fed back to the first stage after the return delay dα. That is, assuming that the return delay dα is sufficiently smaller than dt, the half cycle T / 2 of the cycle T of the VCO 4 is a length obtained by adding the delay amount dt by the number D of stages of the delay cell 40. Therefore, the delay amount dt is represented by the equation (2).
[0033]
(Equation 2)

[0034]
Here, the period T is 1 / f1, and when the PLL circuit 3 locks as described above, the equation (1) is established. Therefore, in the locked state, the delay amount dt is expressed by the equation (3).
[0035]
[Equation 3]

[0036]
That is, if the number of delay cell stages D of the VCO and the division ratios M and N are determined, the delay amount dt of the delay cell 40 becomes a constant value that depends only on the frequency f0 of the reference signal RFCK.
By the way, in the circuit shown in FIG. 2, as described above, the delay cells constituting the delay line 2 have exactly the same configuration as the delay cells of the VCO 4, and the control voltage supplied to the delay cells in the delay line 2 is also VCO 4 Is exactly the same as the control voltage Vt supplied to the delay cell 40 of FIG. For this reason, the delay amount of the delay cell in the delay line 2 becomes exactly the same as the delay amount dt of the delay cell 40 of the VCO 4, and becomes a constant value depending on the reference signal frequency f0 when the PLL is locked.
[0037]
The delay line 2 has a configuration in which the input signal SIN is sequentially delayed by the delay cell 40, a delay output of a desired stage is selected by the selector 20, and the delay output is output as the delay signal SOUT. Since dt has a constant value when the PLL is locked, the delay amount of the delay signal output from the selector 20 in the delay line 2 also has a desired constant value. In other words, the delay line 2 does not require adjustment at the time of manufacturing, and can set the delay amount with the accuracy guaranteed by the PLL circuit 3, so that it is possible to set a high accuracy in the order of psec. Moreover, since the PLL is guaranteed against power supply fluctuations and temperature fluctuations, the delay amount of the delay line 2 is not affected by these fluctuations.
[0038]
Further, since the delay amount dt can be easily changed only by changing the frequency f0 of the reference signal RFCK and the frequency division ratios M and N, the resolution of the delay line 2 can be easily set.
For example, when the number of stages D of the VCO 4 is “16”, if the frequency division ratios M and N are each “2” and f0 is “17.28 MHz”, the delay amount dt is “1” from Expression (3). .81 nsec. " Then, if the frequency division ratios M and N are changed to “4” and f0 is changed to “34.56 MHz”, the delay amount dt becomes “0.90 nsec” and the resolution in the order of psec from the equation (3). .
[0039]
Further, as shown in the VCO characteristic of FIG. 5, the frequency range in which the PLL locks is wide, and the delay amount dt of the delay cell can be changed within this range. it can.
In the embodiment described above, an example is shown in which the delay element in the delay cell is configured by an inverter, but a configuration using a comparator instead of the inverter may be used. Further, a constant bias is applied to one of the

current control transistors

105 and 106 in the delay cell, and the control voltage Vt from the low-pass filter 8 is supplied only to the other

current control transistors

107 and 108. The control voltage Vt may be supplied to both current control transistors.
[0040]
【The invention's effect】
According to the present invention, a desired pulse waveform can be obtained without using a high-speed clock. In particular, when a PLL circuit is used, a delay amount can be set with high accuracy. Further, if the present invention is applied to a disk recording device, it becomes possible to realize appropriate recording corresponding to the type of media and the rotation speed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a pulse width control circuit according to the present invention.
FIG. 2 is a block diagram showing another embodiment of the delay circuit.
FIG. 3 is a circuit diagram showing a specific configuration of a delay cell in the embodiment.
FIG. 4 is a timing chart for explaining the operation of the VCO in the embodiment.
FIG. 5 is a characteristic diagram showing a VCO characteristic and a delay characteristic in the embodiment.
FIG. 6 is a timing chart for explaining an operation when a pulse width is extended in the embodiment shown in FIG. 1;
FIG. 7 is a timing chart for explaining an operation when the pulse width is reduced in the embodiment shown in FIG. 1;
FIG. 8 is a block diagram showing an embodiment of a disk recording control circuit according to the present invention.
FIG. 9 is an explanatory diagram showing storage contents of a table in the embodiment.
[Explanation of symbols]
1, 10, 30 delay circuit 2 delay line 3 PLL circuit 4 VCO
Reference Signs List 5 Programmable divider 6 Reference divider 7 Phase comparator 8 Low-pass filter 12 AND

gates

20, 11, 31 Selectors 21, 24 D-FF
22, 32 OR gate 23 selection circuit 40 delay cell 50 disk 51 EFM encoder 52 pulse width control circuit 54 disk recording control circuit 55

laser device

101, 102

inverters

105, 106, 107, 108 current control transistor 110 first control terminal 111 Second control terminal 500 arithmetic circuit

Claims

A logic circuit for delaying an input signal for a predetermined period according to a reference clock, a logic operation output signal of the output signal of the logic circuit and the input signal being input to one end, and the input signal being input to the other end, and a pulse width shortening. / Selection circuit for selecting one of them in accordance with information indicating expansion / decompression, first and second delay circuits for connecting a plurality of delay elements to delay an input signal, and for each of the first and second delay circuits First and second selectors for selecting one of the output signals of each delay element stage and outputting the selected signal as a delay signal, and a logical operation of an input signal of the first delay circuit and a delay signal of the first selector And a signal selected by the selection circuit as an input signal of the first delay circuit, and an output signal of the logic circuit as an input signal of a second delay circuit, or Select by the selection circuit The signal as an input signal of the second delay circuit, and the pulse width control circuit, characterized in that the input signal of the delay signal of the first delay circuit from said second selector.

A first select signal corresponding to a difference between the rising delay amount and the falling delay amount of the final output signal or a delay amount obtained by subtracting the difference from the predetermined period is supplied to the first selector, and the falling delay amount is supplied to the first selector. 2. The pulse width control circuit according to claim 1, wherein a second select signal corresponding to the following is supplied to the second selector.

The delay circuit is configured by connecting a plurality of delay elements in a ring shape in a plurality of stages, a VCO controlled by a control voltage to which a delay amount of each stage is input, an output signal of the VCO or a divided signal thereof and a reference signal. , A phase comparator for comparing the phases of both signals, a low-pass filter for generating the control voltage according to the phase difference detected by the phase comparator, and a delay element having the same configuration as the delay element of the VCO 2. The pulse width control according to claim 1, further comprising: a delay line for delaying and outputting an input signal and controlling the delay amount of each stage by the control voltage. circuit.

4. A pulse width control circuit according to claim 1, wherein a modulation signal to be recorded is supplied as an input signal, and a select signal according to a type and / or rotation speed of a medium is supplied to the first and second pulses. 2. A disk recording control circuit, wherein an output signal is sent to a recording device that inputs a recording mark corresponding to the modulation signal to a disk and is input to the selector of (2), thereby enabling the recording timing of the recording mark to be adjusted.