JP2926921B2 - パワーオンリセット回路 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、電源投入直後に電源電圧が安定するまでの
間デジタル回路の誤動作を防止するパワーオンリセット
回路に関する。

B.従来の技術 パワーオンリセット回路はその出力が例えばマイクロ
コンピュータのリセット端子に接続され、電源投入直後
はリセット端子をハイレベルにしてマイクロコンピュー
タをリセット状態にし、所定時間後、再び出力をローレ
ベルにしてマイクロコンピュータのリセットを解除す
る。このように、パワーオンリセット回路は、マイクロ
コンピュータなどが電源投入直後の不安定な電源電圧に
より誤動作するのを防止する。

このパワーオンリセット回路として第６図に示すCR検
知型のものが知られており（特開昭60−19317号公報参
照）、以下その概要を説明する。

インバータであるゲート回路106への入力回路が２系
統あり、片方は抵抗器103を介して電源Vccに接続され、
他方はコンデンサ104と抵抗器105との並列回路を介して
電源Veeに接続される。ここで、電源電圧Veeはゲート回
路106のスレッシュホールド電圧（以下、Vthと呼ぶ）よ
りも低い電圧である。電源VccおよびVeeが投入される
と、電源Vccによってコンデンサ104が充電され、その端
子電圧V104は徐々に増加する。V104＜Vthのときはゲー
ト回路106の出力端子107はハイレベル、V104≧Vthにな
ると出力端子107はローレベルになる。

このCR検知型パワーオンリセット回路では、電源が投
入されてから出力端子107がローレベルになるまでの時
間（以下、リセット時間と呼ぶ）は、コンデンサと抵抗
器のCR時定数によって決まるので電源電圧が速く立ち上
がるときはリセット時間も短くなる。そのため、マイク
ロコンピュータ側でリセット信号を検知できないおそれ
がある。これを解決するためにCR時定数を大きくするこ
とが考えられるが、基板上のコンデンサおよび抵抗器の
チップ面積が増大し集積化が困難になる。

CR検知型パワーオンリセット回路のこのような問題を
解決するため、従来から第７図に示す電圧検知型パワー
オンリセット回路が用いられている。

第７図により電圧検知型パワーオンリセット回路の概
要を説明する。

1bは電圧比較回路であり、電流源１、差動アンプ3b、
出力バッファ４により構成されている。なお、差動アン
プ3bのMOS型電界効果トランジスタ（以下、MOSFETまた
は単にトランジスタと呼ぶ）32はデプレッション型、そ
れ以外はエンハンスメント型MOSFETである。電圧比較回
路1bの入力端子14には電源電圧Vddを抵抗器11と抵抗器1
2とによって分圧した電圧Vdd′が印加され、入力端子15
には電源Vddからゲート保護用抵抗器13を介して電圧が
印加される。この入力端子15に印加される電圧は電圧比
較回路1bの基準電圧Vrefを決定する。

ここで、電源がオンしているときのトランジスタ31の
ドレイン電流Id3は、トランジスタ32のドレイン電流Id3
2とトランジスタ33のドレイン電流Id33との和で、 Id31＝Id32＋Id33 と表わされる。上述したようにトランジスタ32はデプレ
ッション型、トランジスタ33はエンハンスメント型とし
て、電源投入時はトランジスタ32のMOS抵抗がトランジ
スタ33のMOS抵抗より小さくなるようにしているので、
電源投入時はトランジスタ32のドレイン電流Id32がトラ
ンジスタ33のドレイン電流Id33よりも大きくなり、トラ
ンジスタ34,35のゲート電位がそれらのVthよりも高くな
ってトランジスタ34,35はオン側に駆動される。

Id32＞Id33であり、かつトランジスタ35がオン状態に
あると、トランジスタ35のドレインに接続されるトラン
ジスタ42のゲート電圧がそのVthまで上昇せず、トラン
ジスタ42はオフ側に駆動される。この結果、トランジス
タ42のドレイン電圧が上昇し、NOTゲート43のVthを越え
るので出力バッファ４はハイレベル信号を出力端子５へ
出力する。

このように、Id32＞Id33の間はトランジスタ42がオフ
するので出力端子５はハイレベルになることがわかる。

ここで、トランジスタ32のゲートは抵抗13を介してVd
dと接続され、そのゲート電圧Vrefの上昇速度はVddの上
昇速度に依存する。一方、トランジスタ33のゲート電圧
は抵抗11と12で分圧されたVdd′であり、その上昇速度
はVrefよりも遅い。そのため、トランジスタ32のドレイ
ンソース電圧をVref′、トランジスタ33のドレインソー
ス電圧をVdd″とするとき、Vdd、Vdd′、Vdd″、Vref′
は第８図のように経時変化し、時刻t₁においてVref′＞
Vdd″となる。

時刻t1でトランジスタ33のドレインソース電圧Vdd″
がトランジスタ32のドレインソース電圧Vref′よりも低
くなると、すなわちトランジスタ33のMOS抵抗がトラン
ジスタ32よりも小さくなると、トランジスタ33のドレイ
ン電流Idはトランジスタ32のドレイン電流Id32よりも大
きくなる。そのため、トランジスタ32のドレイン電位は
低下し、トランジスタ34,35をオフ側に駆動する一方、I
d33をトランジスタ35が流しきれず、トランジスタ35の
ドレイン電位、すなわち、トランジスタ42のゲート電位
が上昇してトランジスタ42はオン側に移行する。さらに
この結果、トランジスタ42のドレイン電位が低下してNO
Tゲート43のVth以下になり、すなわち、出力バッファ４
はローレベル信号を出力端子５へ出力する。つまり、ｔ
＝t1でこのパワーオンリセット回路の出力はローレベル
に反転する。

C.発明が解決しようとする課題 しかしながら、このような従来のパワーオンリセット
回路では、差動アンプ部にスレッシュホールド電圧Vth
の製造上のバラツキの多いデプレッション型MOSFETを用
いて基準電圧を生成する構成としているため、動作時の
電源電圧の変動と電源投入時の電源電圧の立ち上がり時
間の変動とによってパワーオンリセット回路のリセット
時間が大きく変化するという問題がある上、デプレッシ
ョン型MOSFETは製造工数が多くかかるという問題があ
る。

本発明の技術的課題は、MOSFETのスレッシュホールド
電圧のバラツキの影響が少なくしてパワーオンリセット
回路のリセット時間を一定にし、さらに、パワーオンリ
セット回路の製造工数を低減することにある。

D.課題を解決するための手段および作用 一実施例を示す第１図に対応づけて本発明を説明する
と、本発明は電源電圧に応じてゲートに印加されるゲー
ト電圧に従ったドレイン電流を得る第１のMOSFET33と、
この第１のMOSFET33とソースが並列に接続され、基準電
圧に応じてゲートに印加されるゲート電圧に従ったドレ
イン電流を得る第２のMOSFET32と、電源の投入に伴う第
１のMOSFETのゲート電圧の上昇により第１および第２の
MOSFETのドレイン電流の大きさが反転するまではリセッ
ト信号を出力する出力手段4,51とを備えるMOSFETを用い
たパワーオンリセット回路に適用し、第１および第２の
MOSFET33,32をエンハンスメント型で形成し、第１のMOS
FET33または第２のMOSFET32の基板にバイアス電圧を印
加することにより、上記技術的課題を達成する。

なお、本発明の構成を説明する上記Ｄ項では、本発明
を分かり易くするために実施例の図を用いたが、これに
より本発明が実施例に限定されるものではない。

E.実施例 −第１の実施例− 第１図は、本発明の第１の実施例を示す回路図であ
る。

１は電圧比較回路であり、電流源２と、差動アンプ３
および出力バッファ４から構成される。電流源２はトラ
ンジスタ21と22から構成され、差動アンプ３のトランジ
スタ31と出力バッファ４のトランジスタ41のゲートに一
定電圧を供給する。

差動アンプ３はエンハンスメント型MOSFETトランジス
タ31〜35により構成され、トランジスタ32の基板電位は
電源Vddに、トランジスタ33の基板電位は同トランジス
タのソース電位に接続される。すなわち、トランジスタ
32の基板が逆バイアスされる。このように、トランジス
タ32の基板にのみバイアスをかけるのは次の理由によ
る。

第２図は基板バイアス電圧Vbsとスレッシュホールド
電圧Vthの関係を示し、図示するように基板バイアス電
圧Vbsの絶対値が増加するにつれてスレッシュホールド
電圧Vthも増加する。しかし、Vthの増加率は、Vbsの絶
対値が増加すると減少する。すなわち、ΔVth1＞ΔVth2
となる。したがって、予め半導体基板にバイアス電圧Vb
sをかけておけば、回路の動作中に何らかの影響で実効
的なバイアス値に変動が生じても、Vthは大きく変動す
ることはない。つまり、電圧比較回路１の基板電圧Vre
f′を決定するトランジスタ32のVthの安定化が図れる。

さらに、差動アンプ３のトランジスタ33のゲートには
電源電圧Vddを抵抗器11と12とによって分圧した電圧Vd
d′が入力端子14を介して印加される。また、差動アン
プ３のトランジスタ32のゲートは抵抗器13と入力端子15
とを介して接地電位Vssに接続され、基準電位Vrefが印
加される。

トランジスタ31は、トランジスタ32とトランジスタ33
のドレイン電流を供給し、トランジスタ32とトランジス
タ33のドレイン電流の和が常に一定となるように制御す
る。

出力バッファ４はトランジスタ41,42とNOTゲート43.4
4から構成され、差動アンプ３からの出力を増幅してイ
ンバータ51へ出力し、出力端子５にパワーオンリセット
信号が出力される。

次に、第１図に示す回路の各部の電圧変化を示す第３
図を参照して第１の実施例の動作を説明する。

第８図の説明と同様、電源電圧をVdd、トランジスタ3
3のゲート電圧をVdd′、ドレインソース電圧をVdd″，
トランジスタ32のドレインソース電圧をVref′とすると
き、これらの経時変化は第３図のように示すことができ
る。

第３図において、トランジスタ32のドレインソース電
圧Vref′は一定値をとり、トランジスタ33のドレインソ
ース電圧Vdd″はそのゲート電圧Vdd′に依存する。時刻
ｔ＝０で電源Vddが投入されると、電圧比較回路１の入
力端子14の電圧Vdd′は第３図に示すように上昇する。
時刻ｔ＝t2まではトランジスタ33のドレインソース電圧
Vdd″はトランジスタ32のドレインソース電圧Vref′よ
り低く、すなわち、トランジスタ33のMOS抵抗はトラン
ジスタ32のMOS抵抗より小さいので、トランジスタ33の
ドレイン電流Idはトランジスタ32のドレイン電流Idより
も大きい。この結果、トランジスタ35のドレイン電流Id
はトランジスタ33のドレイン電流Idを流しきれず、トラ
ンジスタ33のドレイン電位は高くなり、トランジスタ42
のゲート電圧が上昇してトランジスタ42はオン側に移行
する。これによってトランジスタ42のドレイン電位は低
下し、NOTゲート43のVth以下になる。すなわち、出力バ
ッファ４はローレベル信号をインバータ51へ出力する。
インバータ51はこの入力信号をローレベルからハイレベ
ルに反転して出力端子５へ出力する。つまり、時刻ｔ＝
t2まではパワーオンリセット回路の出力はハイレベルと
なる。

次にｔ＝t2になると、トランジスタ33のドレインソー
ス電圧Vdd″がトランジスタ32のドレインソース電圧Vre
f′を越えるので、トランジスタ32のMOS抵抗はトランジ
スタ33のMOS抵抗より小さくなり、トランジスタ32のド
レイン電流Idがトランジスタ33のドレイン電流より増加
する。従って、トランジスタ32のドレイン電位、すなわ
ち、トランジスタ35のゲート電圧が上昇し、トランジス
タ35はオン側に駆動される。そして、トランジスタ42の
ゲート電圧が低下してトランジスタ42がオフ側に移行す
ると、トランジスタ42のドレイン電位が上昇し、NOTゲ
ート43のVthを越える。すなわち、出力バッファ４はハ
イレベル信号をインバータ51へ出力する。インバータ51
はこの入力のハイレベル信号をローレベルに反転して出
力端子５へ出力する。

このように、第１の実施例のパワーオンリセット回路
の出力は、時刻ｔ＝t2まではハイレベル、ｔ＝t2以後は
ローレベルになる。そしてこのとき、基準電圧Vref′を
形成するMOSトランジスタ32をエンハンスメント型とし
かつその基板にバイアス電圧を印加しているから、基準
電圧Vref′が電源電圧の影響を受けることがなく、所定
のリセットパルスを生成できる。

−第２の実施例− 第４図は第２の実施例を示す回路図である。第１の実
施例と同一の部材に対しては同符号を付して相違点を中
心に説明する。

第１の実施例と同様に、差動アンプ3aは全てエンハン
スメント型MOSFETにより構成し、トランジスタ133の基
板電位は電源Vddに、トランジスタ132の基板電位は同ト
ランジスタのソース電位にされる。すなわち、上述した
と同様の理由によりトランジスタ133の基板のみを逆バ
イアスする。さらに、トランジスタ132のゲートには電
源電圧Vddを抵抗器11と12とによって分圧した電圧Vdd′
が、電圧比較回路1aの入力端子15を介して印加され、ト
ランジスタ1332のゲートには抵抗器13および入力端子14
を介して接地電圧Vssが印加される。

第５図は、第４図に示す回路各部の電圧の経時変化を
示すタイムチャートであり、第４図，第５図により第２
の実施例の動作を説明する。

電源Vddが投入されてからｔ＝t3まではトランジスタ1
33のドレインソース電圧Vref′がトランジスタ132のド
レインソース電圧Vdd″より高い、すなわちトランジス
タ133のMOS抵抗はトランジスタ132のMOS抵抗より大き
く、トランジスタ132のドレイン電流Idはトランジスタ1
33のドレイン電流Idより大きい。したがって、トランジ
スタ34,35のゲート電圧を決定するトランジスタ132のド
レイン電位が高くなり、トランジスタ34,35はオン側に
駆動される。そして、トランジスタ35のドレイン電位が
低くなり、トランジスタ42をオフ側に駆動する。これに
よってトランジスタ42のドレイン電位が上昇してNOTゲ
ート43のVthを越えると、出力バッファ４はハイレベル
信号を出力端子５へ出力する。

次に、ｔ＝t3になると、トランジスタ133のドレイン
ソース電圧Vref′がトランジスタ132のドレインソース
電圧Vdd″より低くなると、トランジスタ132よりもトラ
ンジスタ133のMOS抵抗が小さくなり、トランジスタ133
のドレイン電流Idがトランジスタ132のドレイン電流Id
よりも大きくなる。トランジスタ132のドレイン電流Id
が減少すると、そのドレイン電位が低下してトランジス
タ35をオフ側に駆動するので、トランジスタ35はトラン
ジスタ133のドレイン電流を流しきれず、ドレイン電位
が上昇してトランジスタ43がオン状態になる。さらに、
トランジスタ42のドレイン電位が低下してNOTゲート43
のVthよりも低くなり、出力バッファ４は出力端子５か
らローレベル信号を出力する。

このように、第２の実施例のパワーオンリセット回路
は、時刻ｔ＝t3まではハイレベル信号を、ｔ＝t3以後は
ローレベルを出力し、上述したと同様の理由により電源
電圧に影響を受けずに安定したりリセットパルスを出力
できる。

なお、第1,第２の実施例では、トランジスタ32,132に
基板バイアスをかけたが、逆にトランジスタ33,133に基
板バイアスをかけても同様な効果が得られる。また、差
動アンプ3,3aのトランジスタ32,33,132,133にＰチャネ
ルMOSFETを用いたが、ＮチャネルMOSFETを用いて構成し
てもよい。なおこのとき、トランジスタ21,22,31,41も
ＮチャネルMOSFETにし、トランジスタ34,35,42はＰチャ
ネルMOSFETにするとともに、電源とグランドを逆にする
必要がある。

F.発明の効果 以上説明したように本発明によれは、エンハンスメン
ト型MOSFETを用いて差動増幅器を構成し、さらに基準電
圧が印加されるトランジスタまたは電源電圧が印加され
るトランジスタのいずれか一方の基板をバイアスする回
路としたので、動作中のスレッシュホールド電圧の変動
による影響が少なくなり、電源の立ち上がり時間によっ
てパワーオンリセット回路のリセット時間の変動が減少
する。また、エンハンスメント型MOSFETにより構成した
ことにより、製造工数が低減される。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
基板バイアス電圧とスレッシュホールド電圧の関係を示
す図、第３図は第１の実施例を示す第１図の回路各部の
電圧の経時変化を示すタイムチャート、第４図は第２の
実施例を示す回路図、第５図は第４図に示す回路各部の
電圧の経時変化を示すタイムチャート、第６図は従来の
CR型パワーオンリセット回路の回路図、第７図は従来の
電圧検知型パワーオンリセット回路の回路図、第８図は
第７図に示す回路各部の電圧の経時変化を示すタイムチ
ャートである。 1:電圧比較回路、2:電流源 3:差動アンプ、4:出力バッファ 5:出力、11,12,13:抵抗器 21,22,31〜35,41,42:MOSFET 43,44:NOTゲート、51:インバータ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】電源電圧に応じてゲートに印加されるゲー
   ト電圧に従ったドレイン電流を得る第１のMOSFETと、 この第１のMOSFETとソースが並列に接続され、基準電圧
   に応じてゲートに印加されるゲート電圧に従ったドレイ
   ン電流を得る第２のMOSFETと、 電源の投入を伴う第１のMOSFETのゲート電圧の上昇によ
   り第１および第２のMOSFETのドレイン電流の大きさが反
   転するまではリセット信号を出力する出力手段とを具備
   するMOSFETを用いたパワーオンリセット回路において、 前記第１および第２のMOSFETをエンハンスメント型で形
   成し、第１または第２のMOSFETの基板にバイアス電圧を
   印加することを特徴とするMOSFETを用いたパワーオンリ
   セット回路。