JP2017168720A

JP2017168720A - Method for manufacturing silicon carbide semiconductor device

Info

Publication number: JP2017168720A
Application number: JP2016053689A
Authority: JP
Inventors: 玲子蛭田; Reiko Hiruta
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2016-03-17
Filing date: 2016-03-17
Publication date: 2017-09-21

Abstract

【課題】結晶欠陥による特性劣化を抑制することができる炭化珪素半導体装置の製造方法を提供すること。
【解決手段】炭化珪素基板上に炭化珪素層２をエピタキシャル成長させて炭化珪素基体１０を形成する。次に、炭化珪素層２の内部に平板状の平面レイアウトに空洞を形成する。その後、炭化珪素基体１０のおもて面におもて面素子構造を形成し、裏面に裏面電極などを形成する。
【選択図】図２A method of manufacturing a silicon carbide semiconductor device capable of suppressing deterioration of characteristics due to crystal defects is provided.
A silicon carbide substrate is formed by epitaxially growing a silicon carbide layer on a silicon carbide substrate. Next, a cavity is formed in a flat planar layout inside the silicon carbide layer 2. Thereafter, a front surface element structure is formed on the front surface of the silicon carbide substrate 10, and a back electrode or the like is formed on the back surface.
[Selection] Figure 2

Description

この発明は、炭化珪素半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a silicon carbide semiconductor device.

炭化珪素（ＳｉＣ）の単結晶基板（以下、炭化珪素基板とする）には、多くの結晶欠陥や転位が存在しており、代表的な欠陥としてマイクロパイプや積層欠陥などが知られている。マイクロパイプとは、バーガースベクトル（Ｂｕｒｇｅｒｓｖｅｃｔｏｒ）の大きい中空状の貫通らせん転位（ＴＳＤ：ＴｈｒｅａｄｉｎｇＳｃｒｅｗＤｉｓｌｏｃａｔｉｏｎ）欠陥である。積層欠陥とは、結晶格子面の配列構造が乱れることで生じる面状の格子欠陥である。図２５は、従来の炭化珪素半導体装置に形成された結晶欠陥の状態を示す断面図である。 Many crystal defects and dislocations exist in a silicon carbide (SiC) single crystal substrate (hereinafter referred to as a silicon carbide substrate), and micropipes and stacking faults are known as typical defects. A micropipe is a hollow threading screw dislocation (TSD) defect having a large Burgers vector. A stacking fault is a planar lattice defect that occurs when the arrangement structure of crystal lattice planes is disturbed. FIG. 25 is a cross sectional view showing a state of crystal defects formed in a conventional silicon carbide semiconductor device.

図２５に示す従来の炭化珪素半導体装置は、炭化珪素基板１０１上に炭化珪素層１０２にエピタキシャル成長させた炭化珪素基体２００を用いて作製（製造）された例えばショットキーバリアダイオード（ＳＢＤ：ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）やＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）である。おもて面電極１０３は、アノード電極やソース電極に相当する。 The conventional silicon carbide semiconductor device shown in FIG. 25 is manufactured (manufactured) using a silicon carbide substrate 200 epitaxially grown on a silicon carbide layer 102 on a silicon carbide substrate 101, for example, a Schottky barrier diode (SBD: Schottky Barrier Diode). ) And MOSFET (Metal Oxide Semiconductor Field Effect Transistor: Insulated Gate Field Effect Transistor). The front surface electrode 103 corresponds to an anode electrode or a source electrode.

貫通転位欠陥１０４は、炭化珪素基体２００を深さ方向（縦方向）に貫通して複数個存在する（図２５には１つのみ図示）。貫通転位欠陥１０４は、おもて面電極１０３に接触する部分１１１での耐圧低下や漏れ（リーク）電流増加の要因となる。また、炭化珪素層１０２には、エピタキシャル成長時に結晶格子面の配列構造の乱れにより積層欠陥１０５などが形成される。図２５の破線で囲む部分は、積層欠陥１０５の形成過程で結晶格子面に配列構造の乱れが生じている部分である。積層欠陥１０５は、おもて面電極１０３に接触する部分１１２での炭化珪素半導体装置の信頼性低下の要因となる。 A plurality of threading dislocation defects 104 exist through the silicon carbide substrate 200 in the depth direction (longitudinal direction) (only one is shown in FIG. 25). The threading dislocation defect 104 causes a decrease in breakdown voltage and an increase in leakage (leakage) current in the portion 111 in contact with the front electrode 103. In addition, a stacking fault 105 or the like is formed in the silicon carbide layer 102 due to disorder of the arrangement structure of the crystal lattice plane during epitaxial growth. A portion surrounded by a broken line in FIG. 25 is a portion where the disorder of the arrangement structure occurs in the crystal lattice plane in the process of forming the stacking fault 105. Stacking fault 105 causes a decrease in the reliability of the silicon carbide semiconductor device at portion 112 in contact with front surface electrode 103.

この問題を解消する方法として、レーザー光を用いる光学式表面検査装置や、測定対象物から発生したフォトルミネッセンス（Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ：ＰＬ）光を分光して結晶欠陥を評価する評価装置などにより、不良チップを除外する方法がある。また、別の方法として、エピタキシャル成長処理前に、化学機械的研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）装置などによる表面研磨により、炭化珪素基板１０１の表面下の損傷や結晶欠陥などを除去する方法がある。 As a method for solving this problem, an optical surface inspection apparatus using laser light, an evaluation apparatus for evaluating crystal defects by spectroscopically analyzing photoluminescence (PL) light generated from an object to be measured, and the like are used. There is a way to exclude it. As another method, there is a method of removing damage or crystal defects under the surface of the silicon carbide substrate 101 by surface polishing using a chemical mechanical polishing (CMP) apparatus or the like before the epitaxial growth process.

また、別の方法として、水酸化カリウム（ＫＯＨ）溶液を用いたエッチングにより、結晶欠陥とおもて面電極とが接触する部分で半導体基体にエッチピット（窪み）を形成し、エッチピットや貫通転位欠陥の内部に酸化膜（ＳｉＯ₂膜）を充填する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、結晶欠陥とおもて面電極とが直接接触することを防止し、炭化珪素基体とおもて面電極との界面での電界強度を緩和することで、結晶欠陥に起因する耐圧不良率を低減させている。 As another method, etching using a potassium hydroxide (KOH) solution forms etch pits (dents) in the semiconductor substrate at the portions where the crystal defects contact the front electrode, and etch pits or threading dislocations. A method for filling an oxide film (SiO ₂ film) in a defect has been proposed (see, for example, Patent Document 1 below). In the following Patent Document 1, the crystal defect and the front electrode are prevented from coming into direct contact, and the electric field strength at the interface between the silicon carbide substrate and the front electrode is relaxed, whereby the withstand voltage due to the crystal defect is reduced. The defective rate is reduced.

また、別の方法として、両主面間に温度差をつけて炭化珪素体を加熱し、炭化珪素の昇華および結晶化により炭化珪素体の内部の空洞を一方の主面側から他方の主面側に移動させて結晶欠陥を低減させる方法が提案されている（例えば、下記特許文献２（第００２３〜００２４段落、第１図）参照。）。炭化珪素基体に空洞を形成する方法として、半導体基板に所定間隔で複数のトレンチを形成し、これらのトレンチを熱処理により連結して１つの平板状の空洞にする方法が提案されている（例えば、下記特許文献３参照。）。 As another method, the silicon carbide body is heated with a temperature difference between the two main surfaces, and the internal cavity of the silicon carbide body is changed from one main surface side to the other main surface by sublimation and crystallization of silicon carbide. There has been proposed a method of reducing the crystal defects by moving to the side (see, for example, Patent Document 2 (paragraphs 0023 to 0024, FIG. 1) below). As a method for forming cavities in a silicon carbide substrate, a method has been proposed in which a plurality of trenches are formed at a predetermined interval in a semiconductor substrate, and these trenches are connected by heat treatment to form one flat cavity (for example, (See Patent Document 3 below.)

特開２００３−３３２５６２号公報JP 2003-332562 A 特開２００３−０９５７９７号公報JP 2003-095797 A 特開２００１−１４４２７６号公報JP 2001-144276 A

この発明は、結晶欠陥による特性劣化を抑制することができる炭化珪素半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device capable of suppressing characteristic deterioration due to crystal defects.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基体のおもて面側から所定深さの複数のトレンチを形成する第１工程を行う。次に、非酸化性の減圧雰囲気下での熱処理により、複数の前記トレンチの各開口部を塞ぐとともに、前記炭化珪素基体の所定領域に位置するすべての前記トレンチを連結させて一体化させることで、前記所定領域に１つの空洞を形成する第２工程を行う。次に、前記炭化珪素基体のおもて面側におもて面素子構造を形成する第３工程を行う。 In order to solve the above-described problems and achieve the object of the present invention, a method for manufacturing a silicon carbide semiconductor device according to the present invention has the following characteristics. First, a first step of forming a plurality of trenches having a predetermined depth from the front surface side of the silicon carbide substrate is performed. Next, by opening each of the plurality of trenches by heat treatment under a non-oxidizing reduced-pressure atmosphere, and connecting and integrating all the trenches located in a predetermined region of the silicon carbide substrate. Then, a second step of forming one cavity in the predetermined region is performed. Next, a third step of forming a front surface element structure on the front surface side of the silicon carbide substrate is performed.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、異方性エッチングにより前記トレンチを形成することを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, in the first step, the trench is formed by anisotropic etching.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程の後、前記第２工程の前に、前記トレンチの底部の炭化珪素部を除去して、前記トレンチの底部に連続して、前記トレンチよりも幅の広い幅広トレンチを形成する第４工程をさらに含む。前記第２工程では、前記所定領域に位置するすべての前記幅広トレンチを連結させて、前記所定領域に１つの前記空洞を形成することを特徴とする。 In the method for manufacturing a silicon carbide semiconductor device according to the present invention, the silicon carbide portion at the bottom of the trench is removed after the first step and before the second step in the above-described invention, And a fourth step of forming a wide trench having a width wider than that of the trench. In the second step, all the wide trenches located in the predetermined region are connected to form one cavity in the predetermined region.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程では、等方性エッチングにより略球状の前記幅広トレンチを形成することを特徴とする。 In addition, the method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, in the fourth step, the substantially spherical wide trench is formed by isotropic etching.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、前記炭化珪素基体を除去して前記トレンチとなる溝を形成する工程と、前記トレンチの側壁に保護膜を形成する工程と、を交互に繰り返し行うことで、前記炭化珪素基体のおもて面に垂直な側壁を有する前記トレンチを形成する。前記第４工程では、前記保護膜をマスクとして前記トレンチの形状を維持した状態で、前記幅広トレンチを形成することを特徴とする。 In the method of manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, in the first step, the silicon carbide substrate is removed to form a trench to be the trench, and a trench is formed on the sidewall of the trench. The trench having a side wall perpendicular to the front surface of the silicon carbide substrate is formed by alternately and repeatedly performing the step of forming the protective film. In the fourth step, the wide trench is formed in a state where the shape of the trench is maintained using the protective film as a mask.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記所定領域は、前記炭化珪素基体のおもて面に結晶欠陥が露出した領域であることを特徴とする。 In the method for manufacturing a silicon carbide semiconductor device according to the present invention as set forth in the invention described above, the predetermined region is a region where a crystal defect is exposed on a front surface of the silicon carbide substrate.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記炭化珪素基体は、おもて面に炭化珪素エピタキシャル層が露出したエピタキシャル成長基板である。そして、前記第１工程では、前記炭化珪素エピタキシャル層に前記トレンチを形成する。前記第２工程では、前記炭化珪素エピタキシャル層の内部に前記空洞を形成することを特徴とする。 In the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, the silicon carbide substrate is an epitaxial growth substrate in which a silicon carbide epitaxial layer is exposed on a front surface. In the first step, the trench is formed in the silicon carbide epitaxial layer. In the second step, the cavity is formed in the silicon carbide epitaxial layer.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記炭化珪素基体は、炭化珪素基板上に第１の炭化珪素エピタキシャル層が形成されたエピタキシャル成長基板である。そして、前記第１工程では、前記第１の炭化珪素エピタキシャル層のおもて面に前記トレンチを形成する。前記第２工程の後、前記第１の炭化珪素エピタキシャル層上に第２の炭化珪素エピタキシャル層を形成することを特徴とする。 In the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, the silicon carbide substrate is an epitaxial growth substrate in which a first silicon carbide epitaxial layer is formed on a silicon carbide substrate. In the first step, the trench is formed on the front surface of the first silicon carbide epitaxial layer. After the second step, a second silicon carbide epitaxial layer is formed on the first silicon carbide epitaxial layer.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１の炭化珪素エピタキシャル層よりも前記第２の炭化珪素エピタキシャル層を厚くすることを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the second silicon carbide epitaxial layer is made thicker than the first silicon carbide epitaxial layer.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記おもて面素子構造がＭＯＳゲート構造であることを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the front surface element structure is a MOS gate structure.

上述した発明によれば、第２工程時に空洞が形成される過程で生じるマイグレーションにより、炭化珪素基体の、空洞よりも基体おもて面側の部分の結晶欠陥を低減させることができる。結晶欠陥に起因したリーク電流不良や耐圧不良等が発生することを低減することができる。また、炭化珪素基体の、空洞よりも基体おもて面側への結晶欠陥の成長を物理的に遮断することができる。 According to the above-described invention, due to migration that occurs in the process of forming cavities in the second step, it is possible to reduce crystal defects in the portion of the silicon carbide substrate that is closer to the front surface of the substrate than the cavities. It is possible to reduce the occurrence of a leakage current failure, a breakdown voltage failure, and the like due to crystal defects. Further, it is possible to physically block the growth of crystal defects from the silicon carbide substrate toward the front surface of the substrate rather than the cavity.

本発明にかかる炭化珪素半導体装置の製造方法によれば、結晶欠陥による特性劣化を抑制することができるという効果を奏する。 According to the method for manufacturing a silicon carbide semiconductor device of the present invention, there is an effect that characteristic deterioration due to crystal defects can be suppressed.

実施の形態１にかかる炭化珪素半導体装置の要部の構造を示す断面図である。1 is a cross sectional view showing a structure of a main part of a silicon carbide semiconductor device according to a first embodiment. 実施の形態１にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。FIG. 3 is a cross sectional view showing a state of a main part during the manufacture of the silicon carbide semiconductor device according to the first embodiment. 実施の形態１にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。FIG. 3 is a cross sectional view showing a state of a main part during the manufacture of the silicon carbide semiconductor device according to the first embodiment. 実施の形態１にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。FIG. 3 is a cross sectional view showing a state of a main part during the manufacture of the silicon carbide semiconductor device according to the first embodiment. 実施の形態２にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。FIG. 7 is a cross sectional view showing a state of a main part in the middle of manufacturing a silicon carbide semiconductor device according to a second embodiment. 実施の形態２にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。FIG. 7 is a cross sectional view showing a state of a main part in the middle of manufacturing a silicon carbide semiconductor device according to a second embodiment. 実施の形態３にかかる半導体装置の構造を示す断面図である。FIG. 6 is a cross-sectional view illustrating a structure of a semiconductor device according to a third embodiment. 実施の形態４にかかる半導体装置の構造を示す断面図である。FIG. 6 is a sectional view showing a structure of a semiconductor device according to a fourth embodiment. 実施の形態５にかかる半導体装置の構造を示す断面図である。FIG. 9 is a cross-sectional view showing a structure of a semiconductor device according to a fifth embodiment. 図９において結晶欠陥によるリーク電流経路が形成された状態を示す断面図である。FIG. 10 is a cross-sectional view illustrating a state where a leakage current path due to crystal defects is formed in FIG. 9. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIG. 従来の炭化珪素半導体装置に形成された結晶欠陥の状態を示す断面図である。It is sectional drawing which shows the state of the crystal defect formed in the conventional silicon carbide semiconductor device.

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Exemplary embodiments of a method for manufacturing a silicon carbide semiconductor device according to the present invention will be described below in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Further, + and − attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region where it is not attached. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の要部の構造を示す断面図である。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素基体１０を用いて作製（製造）された例えばＳＢＤやＭＯＳＦＥＴである。炭化珪素基体１０は、炭化珪素基板１上に炭化珪素層２をエピタキシャル成長させてなる。炭化珪素基体１０のおもて面（炭化珪素層２側の面）側には、図示省略する素子構造が設けられている。炭化珪素基板１および炭化珪素層２は素子構造に応じた導電型を有する。 (Embodiment 1)
A structure of the silicon carbide semiconductor device according to the first embodiment will be described. FIG. 1 is a cross-sectional view showing a structure of a main part of the silicon carbide semiconductor device according to the first embodiment. The silicon carbide semiconductor device according to the first embodiment shown in FIG. 1 is, for example, an SBD or a MOSFET manufactured (manufactured) using a silicon carbide substrate 10. Silicon carbide substrate 10 is obtained by epitaxially growing silicon carbide layer 2 on silicon carbide substrate 1. An element structure (not shown) is provided on the front surface (surface on the silicon carbide layer 2 side) side of the silicon carbide substrate 10. Silicon carbide substrate 1 and silicon carbide layer 2 have a conductivity type corresponding to the element structure.

炭化珪素基体１０のおもて面には、アノード電極やソース電極などのおもて面電極３が設けられている。炭化珪素層２の内部には、エピタキシャル成長の過程で貫通転位欠陥４や積層欠陥５などの結晶欠陥が形成され深さ方向に伸びている。貫通転位欠陥４とは、バーガースベクトルの大きい中空状の貫通らせん転位欠陥である。積層欠陥５とは、結晶格子面の配列構造が乱れることで生じる面状の格子欠陥である。図１の破線で囲む部分は、積層欠陥５の形成過程で結晶格子面に配列構造の乱れが生じている部分である。炭化珪素層２のエピタキシャル成長時に基体おもて面に貫通転位欠陥４や積層欠陥５などの結晶欠陥が露出した領域には、炭化珪素層２の内部に、基体おもて面に平行な方向（横方向）に所定の間隔ｘ２で複数の空洞６が設けられている。 A front surface electrode 3 such as an anode electrode or a source electrode is provided on the front surface of the silicon carbide substrate 10. Inside the silicon carbide layer 2, crystal defects such as threading dislocation defects 4 and stacking faults 5 are formed in the process of epitaxial growth and extend in the depth direction. The threading dislocation defect 4 is a hollow threading screw dislocation defect having a large Burgers vector. The stacking fault 5 is a planar lattice defect that occurs when the arrangement structure of the crystal lattice plane is disturbed. A portion surrounded by a broken line in FIG. 1 is a portion where the arrangement structure is disturbed on the crystal lattice plane in the process of forming the stacking fault 5. In a region where crystal defects such as threading dislocation defects 4 and stacking faults 5 are exposed on the front surface of the substrate during the epitaxial growth of the silicon carbide layer 2, a direction parallel to the front surface of the substrate (inside the silicon carbide layer 2) A plurality of cavities 6 are provided at a predetermined interval x2 in the lateral direction).

炭化珪素層２の内部の結晶欠陥の成長は、炭化珪素層２の内部の空洞６で物理的に遮断されており、炭化珪素基体１０のおもて面（炭化珪素基体１０とおもて面電極３との界面）にほぼ達していない。これにより、炭化珪素基体１０のおもて面に達する欠陥を大幅に低減することができる。この炭化珪素層２の内部の空洞６は、例えば所定幅ｘ１の略矩形状の平面形状を有していてもよい。具体的には、空洞６の平面形状は、例えば数十μｍ四方の略正方形状であってもよい。また、空洞６は、ドリフト領域となる炭化珪素層２の内部において裏面寄り（すなわち炭化珪素基板１寄り）に設けられていることがドリフト領域内の欠陥をより削減できるため、好ましい。この場合、炭化珪素層２は、複数のエピタキシャル層の積層層により形成される。例えば、炭化珪素基板１のおもて面上に第１のエピタキシャル層を形成後、空洞６を形成し、この上に第１のエピタキシャル層よりも厚さの厚い第２のエピタキシャル層を形成し炭化珪素層２を形成する。これら複数の空洞６は、例えば１０μｍ程度の間隔ｘ２を空けてマトリクス状の平面レイアウトに配置されていてもよい。 The growth of crystal defects inside silicon carbide layer 2 is physically blocked by cavity 6 inside silicon carbide layer 2, and the front surface of silicon carbide substrate 10 (silicon carbide substrate 10 and front electrode) (Interface with 3) is almost not reached. Thereby, defects reaching the front surface of silicon carbide substrate 10 can be greatly reduced. The cavity 6 inside the silicon carbide layer 2 may have, for example, a substantially rectangular planar shape with a predetermined width x1. Specifically, the planar shape of the cavity 6 may be, for example, a substantially square shape of several tens of μm square. In addition, it is preferable that cavity 6 is provided closer to the back surface (that is, closer to silicon carbide substrate 1) inside silicon carbide layer 2 serving as a drift region because defects in the drift region can be further reduced. In this case, silicon carbide layer 2 is formed by a stacked layer of a plurality of epitaxial layers. For example, after forming the first epitaxial layer on the front surface of the silicon carbide substrate 1, the cavity 6 is formed, and the second epitaxial layer thicker than the first epitaxial layer is formed thereon. Silicon carbide layer 2 is formed. The plurality of cavities 6 may be arranged in a matrix-like plane layout with an interval x2 of about 10 μm, for example.

次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図２〜４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。図２〜４には、図１に示す複数の空洞６のうちの１つの空洞６の形成領域６ａを示すが、すべての空洞６は同様の方法で同時に形成される。まず、炭化珪素基板１上に炭化珪素層２をエピタキシャル成長させて炭化珪素基体（半導体ウエハ）１０を形成する。次に、図２に示すように、炭化珪素層２の表面（炭化珪素基板１側に対して反対側の表面）全面にマスク膜７を形成する。次に、フォトリソグラフィにより、マスク膜７上に所定パターンのレジストマスク（不図示）を形成する。 Next, a method for manufacturing the silicon carbide semiconductor device according to the first embodiment will be described. 2-4 is sectional drawing which shows the state of the principal part in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 1. FIG. 2 to 4 show a formation region 6a of one of the plurality of cavities 6 shown in FIG. 1, all the cavities 6 are simultaneously formed in the same manner. First, silicon carbide layer 2 is epitaxially grown on silicon carbide substrate 1 to form silicon carbide substrate (semiconductor wafer) 10. Next, as shown in FIG. 2, mask film 7 is formed on the entire surface of silicon carbide layer 2 (surface opposite to the silicon carbide substrate 1 side). Next, a resist mask (not shown) having a predetermined pattern is formed on the mask film 7 by photolithography.

次に、レジストマスクをマスクとして例えば反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチングを行い、マスク膜７をパターニングする。次に、レジストマスクをアッシング（灰化処理）により除去する。次に、マスク膜７をマスクとして異方性エッチングを行い、各空洞６の形成領域６ａ内にそれぞれ所定幅ｘ３の複数のトレンチ８を形成する。このとき、炭化珪素のエッチングと、当該エッチングで形成したトレンチ８となる溝の側壁でのエッチングの進行を抑制する例えば酸化膜などの保護膜（以下、側壁保護膜とする）の形成と、を交互に繰り返し行い、炭化珪素層２の表面に略垂直な側壁を有するトレンチ８を形成する。 Next, using the resist mask as a mask, anisotropic etching such as reactive ion etching (RIE) is performed to pattern the mask film 7. Next, the resist mask is removed by ashing (ashing treatment). Next, anisotropic etching is performed using the mask film 7 as a mask to form a plurality of trenches 8 each having a predetermined width x3 in the formation region 6 a of each cavity 6. At this time, etching of silicon carbide and formation of a protective film such as an oxide film (hereinafter referred to as a side wall protective film) that suppresses the progress of etching on the side wall of the groove to be the trench 8 formed by the etching are performed. Trench 8 having sidewalls substantially perpendicular to the surface of silicon carbide layer 2 is formed by repeating alternately.

トレンチ８を形成するための異方性エッチングには、例えば、六フッ化硫黄（ＳＦ₆）、酸素（Ｏ₂）、アルゴン（Ａｒ）または四フッ化ケイ素（ＳｉＦ₄）などのエッチングガスを用いてもよい。マスク膜７は、トレンチ８を形成するための異方性エッチングにおいて炭化珪素との選択比の高い材料で形成されることが好ましく、例えば、熱酸化膜やアルミニウム（Ａｌ）膜などであってもよい。また、マスク膜７は、レジスト膜であってもよい。マスク膜７がレジスト膜である場合、マスク膜７をフォトリソグラフィにより直接所定パターンに加工すればよい。同一の空洞６の形成領域６ａに形成された複数のトレンチ８は、後の熱処理により互いに連結して一体化可能な間隔ｘ４で配置される。次に、炭化珪素基体１０を清浄して側壁保護膜を除去する。 For the anisotropic etching for forming the trench 8, for example, an etching gas such as sulfur hexafluoride (SF ₆ ), oxygen (O ₂ ), argon (Ar), or silicon tetrafluoride (SiF ₄ ) is used. May be. The mask film 7 is preferably formed of a material having a high selection ratio with silicon carbide in anisotropic etching for forming the trench 8, for example, a thermal oxide film or an aluminum (Al) film. Good. The mask film 7 may be a resist film. When the mask film 7 is a resist film, the mask film 7 may be directly processed into a predetermined pattern by photolithography. The plurality of trenches 8 formed in the formation region 6a of the same cavity 6 are arranged at an interval x4 that can be connected and integrated with each other by a subsequent heat treatment. Next, the silicon carbide substrate 10 is cleaned to remove the side wall protective film.

次に、図３に示すように、マスク膜７を例えばフッ化水素（ＨＦ）溶液により除去する。次に、炭化珪素基体１０のおもて面の自然酸化膜除去のための高温度の熱処理（以下、第１高温アニールとする）を行う。次に、図４に示すように、例えば、非酸化性の減圧雰囲気下（具体的には８０Ｔｏｒｒの圧力の水素ガス（Ｈ₂）にモノシラン（ＳｉＨ₄）ガスを数％添加したガス雰囲気下）で１５００℃の高温度の熱処理（以下、第２高温アニールとする）を１０分間行う。この第２高温アニールにより各トレンチ８の開口部側（底部側に対して反対側）がそれぞれ塞がれ、トレンチ８の幅ｘ３と略同じ幅の複数の微細な空洞（不図示：以下、小空洞とする）が形成される。そして、さらに第２高温アニールを続けることで、１つの空洞６の形成領域６ａ内のすべての小空洞が連結されて一体化し、図４に示すように、数十μｍ四方の幅ｘ１を有する平板状の平面レイアウトに所定厚さｔ１の１つの空洞６が形成される。 Next, as shown in FIG. 3, the mask film 7 is removed by, for example, a hydrogen fluoride (HF) solution. Next, high-temperature heat treatment (hereinafter referred to as first high-temperature annealing) for removing the natural oxide film on the front surface of the silicon carbide substrate 10 is performed. Next, as shown in FIG. 4, for example, in a non-oxidizing reduced-pressure atmosphere (specifically, in a gas atmosphere in which several percent of monosilane (SiH ₄ ) gas is added to hydrogen gas (H ₂ ) at a pressure of 80 Torr) Then, a high temperature heat treatment at 1500 ° C. (hereinafter referred to as second high temperature annealing) is performed for 10 minutes. By this second high temperature annealing, the opening side of each trench 8 (opposite side to the bottom side) is closed, and a plurality of fine cavities (not shown: small in size hereinafter) having substantially the same width as the width x3 of the trench 8 are respectively closed. A cavity) is formed. Further, by continuing the second high temperature annealing, all the small cavities in the formation region 6a of one cavity 6 are connected and integrated, and as shown in FIG. 4, a flat plate having a width x1 of several tens of μm square. One cavity 6 having a predetermined thickness t1 is formed in a planar layout.

この第２高温アニールには、例えば、水素ガス、アルゴンガスまたはモノシランガスなどの非酸化性ガスを用いてもよい。第２高温アニールの温度は、例えば１５００℃以上１７００℃以下程度であってもよい。また、第２高温アニールのガス雰囲気は、２Ｔｏｒｒ以上７６０Ｔｏｒｒ以下程度の範囲で減圧してもよい。第２高温アニール時に空洞６が形成される過程で生じるマイグレーションにより、炭化珪素層２の、空洞６よりも基体おもて面側の部分の貫通転位欠陥４や積層欠陥５（図１参照）を低減させることができる。 For the second high-temperature annealing, for example, a non-oxidizing gas such as hydrogen gas, argon gas, or monosilane gas may be used. The temperature of the second high temperature annealing may be, for example, about 1500 ° C. or more and 1700 ° C. or less. Further, the gas atmosphere of the second high temperature annealing may be depressurized in a range of about 2 Torr to 760 Torr. Due to migration that occurs in the process of forming the cavities 6 during the second high-temperature annealing, the threading dislocation defects 4 and the stacking faults 5 (see FIG. 1) in the portion of the silicon carbide layer 2 closer to the base surface than the cavities 6 are formed. Can be reduced.

第２高温アニールの後、炭化珪素層２の表面に、さらに炭化珪素層２と同導電型または異なる導電型の炭化珪素層をエピタキシャル成長させて、炭化珪素基体１０の、空洞６よりもおもて面側の炭化珪素層の厚さｔ２を増やしてもよい。上述したように炭化珪素層２の結晶欠陥の成長は空洞６で遮断されているため、炭化珪素層２上にエピタキシャル成長させる炭化珪素層に炭化珪素層２中の結晶欠陥の悪影響が及ぶことを抑制することができる。このため、炭化珪素層２上にエピタキシャル成長させる炭化珪素層の内部に炭化珪素層２内の結晶欠陥が成長することを低減できる。 After the second high-temperature annealing, a silicon carbide layer having the same conductivity type as that of the silicon carbide layer 2 or a different conductivity type is further epitaxially grown on the surface of the silicon carbide layer 2 so as to face the cavity 6 of the silicon carbide substrate 10. The thickness t2 of the silicon carbide layer on the surface side may be increased. Since the growth of crystal defects in silicon carbide layer 2 is blocked by cavity 6 as described above, it is possible to suppress the adverse effects of crystal defects in silicon carbide layer 2 on the silicon carbide layer epitaxially grown on silicon carbide layer 2. can do. For this reason, it can reduce that the crystal defect in the silicon carbide layer 2 grows inside the silicon carbide layer epitaxially grown on the silicon carbide layer 2.

次に、炭化珪素基体１０のおもて面（炭化珪素層２の側の面）側に所定の素子構造を形成し、おもて面電極３を形成する。炭化珪素基体１０の裏面（炭化珪素基板１の裏面）に図示省略する裏面電極を形成する。その後、半導体ウェハをチップ状にダイシング（切断）して個片化することで、図１に示す半導体装置が完成する。 Next, a predetermined element structure is formed on the front surface (surface on the silicon carbide layer 2 side) side of the silicon carbide substrate 10, and the front electrode 3 is formed. A back electrode (not shown) is formed on the back surface of silicon carbide substrate 10 (the back surface of silicon carbide substrate 1). Then, the semiconductor device shown in FIG. 1 is completed by dicing (cutting) the semiconductor wafer into chips and dividing it into individual pieces.

以上、説明したように、実施の形態１によれば、炭化珪素層に複数のトレンチを形成し、熱処理により所定領域に位置するすべてのトレンチを連結させて１つの空洞を形成することで、炭化珪素層の、空洞よりも基体おもて面側の結晶欠陥を低減させることができる。これにより、結晶欠陥に起因したリーク電流不良や耐圧不良等が発生することを低減することができる。また、実施の形態１によれば、炭化珪素層の、空洞よりも基体おもて面側への結晶欠陥の成長を物理的に遮断することができる。このため、デバイス使用環境下での結晶欠陥による特性劣化を抑制することができる。また、実施の形態によれば、基体おもて面の結晶欠陥を除去するためにＣＭＰ装置による表面研磨を行う必要がないため、製造コストを抑制することができる。したがって、コストの増加を抑制して、結晶欠陥による特性劣化を抑制することができる。 As described above, according to the first embodiment, a plurality of trenches are formed in the silicon carbide layer, and all the trenches located in a predetermined region are connected by heat treatment to form one cavity, thereby performing carbonization. It is possible to reduce crystal defects in the silicon layer closer to the front surface of the substrate than the cavity. Thereby, it is possible to reduce the occurrence of a leakage current failure or a breakdown voltage failure due to crystal defects. Further, according to the first embodiment, the growth of crystal defects in the silicon carbide layer on the side of the substrate front surface rather than the cavity can be physically blocked. For this reason, the characteristic deterioration by the crystal defect in a device use environment can be suppressed. In addition, according to the embodiment, since it is not necessary to perform surface polishing by a CMP apparatus in order to remove crystal defects on the front surface of the base, manufacturing costs can be suppressed. Therefore, an increase in cost can be suppressed and characteristic deterioration due to crystal defects can be suppressed.

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図５，６は、実施の形態２にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。実施の形態２にかかる半導体装置の構造は、実施の形態１と同様である（図１参照）。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、トレンチ８の形成後、トレンチ８の底部をさらにエッチングし、空洞６の深さ位置に対応する部分におけるトレンチ８の幅ｘ５を広くした後に、トレンチ８を空洞６にするための第２高温アニールを行う点である。 (Embodiment 2)
Next, a method for manufacturing the silicon carbide semiconductor device according to the second embodiment will be described. 5 and 6 are cross-sectional views showing states of main parts in the middle of manufacturing the silicon carbide semiconductor device according to the second embodiment. The structure of the semiconductor device according to the second embodiment is the same as that of the first embodiment (see FIG. 1). The manufacturing method of the semiconductor device according to the second embodiment is different from the manufacturing method of the semiconductor device according to the first embodiment in that after the trench 8 is formed, the bottom of the trench 8 is further etched to the depth of the cavity 6. The second high temperature annealing for making the trench 8 into the cavity 6 is performed after the width x5 of the trench 8 in the corresponding portion is widened.

具体的には、まず、実施の形態１と同様に、炭化珪素基体１０の形成から、トレンチ８の形成までの工程を順に行う。次に、図５に示すように、トレンチ８を形成するための異方性エッチングに続けて同じエッチングチャンバー（反応炉）内で、マスク膜７および側壁保護膜（不図示）をマスクとして等方性エッチングを行い、各トレンチ８の底部の炭化珪素部を除去し、各トレンチ８の底部にそれぞれ連続するトレンチ（幅広トレンチ）９を形成する。トレンチ９は、例えば、実施の形態１において、第２高温アニールの初期に形成される小空洞と略同じ形状を有する。具体的には、トレンチ９は、例えば、空洞６の深さ位置に対応する部分に形成された、トレンチ８の幅ｘ３よりも幅ｘ５の広い略球状の溝である。トレンチ９の深さ方向の幅（長さ）ｘ６は、例えば空洞６の厚さｔ１と略同じであってもよい。また、１つの空洞６の形成領域６ａにおいて隣り合うトレンチ９同士が連結されていてもよい。 Specifically, first, the steps from the formation of the silicon carbide substrate 10 to the formation of the trench 8 are sequentially performed as in the first embodiment. Next, as shown in FIG. 5, in the same etching chamber (reactor) following the anisotropic etching for forming the trench 8, isotropic using the mask film 7 and the sidewall protective film (not shown) as a mask. Etching is performed to remove the silicon carbide portion at the bottom of each trench 8 to form a continuous trench (wide trench) 9 at the bottom of each trench 8. For example, the trench 9 has substantially the same shape as the small cavity formed in the initial stage of the second high-temperature annealing in the first embodiment. Specifically, the trench 9 is a substantially spherical groove having a width x5 wider than the width x3 of the trench 8 formed in a portion corresponding to the depth position of the cavity 6, for example. The width (length) x6 in the depth direction of the trench 9 may be substantially the same as the thickness t1 of the cavity 6, for example. Further, adjacent trenches 9 may be connected in the formation region 6 a of one cavity 6.

トレンチ９を形成するための等方性エッチングには、例えば、六フッ化硫黄または臭化水素（ＨＢｒ）などのエッチングガスを用いてもよい。トレンチ８を形成するための異方性エッチングと、トレンチ９を形成するための等方性エッチングと、を同じチャンバー内で連続して行う。これにより、生産性を向上させることができる。また、１つの空洞６の形成領域６ａに形成された複数のトレンチ８は、トレンチ９の部分で、互いに近づいたまたは連続した状態となる。このため、第２高温アニールにおいてすべてのトレンチ９が連結されやすく、空洞６を容易に形成することができる。 For the isotropic etching for forming the trench 9, for example, an etching gas such as sulfur hexafluoride or hydrogen bromide (HBr) may be used. Anisotropic etching for forming the trench 8 and isotropic etching for forming the trench 9 are continuously performed in the same chamber. Thereby, productivity can be improved. In addition, the plurality of trenches 8 formed in the formation region 6 a of one cavity 6 are close to each other or continuous at the trench 9 portion. For this reason, all the trenches 9 are easily connected in the second high-temperature annealing, and the cavity 6 can be easily formed.

次に、炭化珪素基体１０を清浄して側壁保護膜を除去する。その後、実施の形態１と同様に、マスク膜７を除去する工程（図６）以降の工程を順に行うことで、図１に示す半導体装置が完成する。 Next, the silicon carbide substrate 10 is cleaned to remove the side wall protective film. Thereafter, similarly to the first embodiment, the steps after the step of removing the mask film 7 (FIG. 6) are sequentially performed, whereby the semiconductor device shown in FIG. 1 is completed.

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第２高温アニールを行う前に、すでに、トレンチ底部の部分で複数のトレンチが互いに近づいたまたは連続した状態であるため、第２高温アニールにおいて容易に空洞６を形成することができる。これにより、第２高温アニール時間を短縮することができ、生産性を向上させることができる。 As described above, according to the second embodiment, the same effect as in the first embodiment can be obtained. Further, according to the second embodiment, before the second high temperature annealing, the plurality of trenches are already close to each other or continuous at the bottom portion of the trench, so that the cavity 6 can be easily formed in the second high temperature annealing. Can be formed. Thereby, the second high temperature annealing time can be shortened, and the productivity can be improved.

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置について説明する。図７は、実施の形態３にかかる半導体装置の構造を示す断面図である。図７には、１つの単位セル（素子の機能単位）のみを示すが、当該単位セルに隣接して１つ以上の単位セルが配置されていてもよい。実施の形態３にかかる半導体装置は、実施の形態１を適用したプレーナゲート構造の縦型ＭＯＳＦＥＴである。実施の形態３にかかる半導体装置のｎ⁺型ドレイン領域となるｎ⁺型の炭化珪素基板、ｎ^-型ドリフト領域２１となるｎ^-型の炭化珪素層、およびソース電極は、それぞれ、実施の形態１の炭化珪素基板１、炭化珪素層２およびおもて面電極３に相当する。 (Embodiment 3)
Next, a silicon carbide semiconductor device according to the third embodiment will be described. FIG. 7 is a cross-sectional view illustrating the structure of the semiconductor device according to the third embodiment. Although FIG. 7 shows only one unit cell (functional unit of element), one or more unit cells may be arranged adjacent to the unit cell. The semiconductor device according to the third embodiment is a planar MOSFET having a planar gate structure to which the first embodiment is applied. The n ⁺ -type silicon carbide substrate to be the n ⁺ -type drain region, the n ⁻ -type silicon carbide layer to be the n ⁻ -type drift region 21 and the source electrode of the semiconductor device according to the third embodiment are respectively This corresponds to one silicon carbide substrate 1, silicon carbide layer 2, and front electrode 3.

具体的には、ｎ⁺型の炭化珪素基体１０のおもて面（ｎ^-型の炭化珪素層２側の面）側には、ｐ型ベース領域２２、ｎ⁺型ソース領域２３、ｐ⁺型コンタクト領域２４、ゲート絶縁膜２５およびゲート電極２６からなる一般的なプレーナゲート構造のＭＯＳゲート構造２０（おもて面素子構造）が設けられている。ｐ型ベース領域２２は、炭化珪素層２の基体おもて面側の表面層に選択的に設けられている。ｎ⁺型ソース領域２３およびｐ⁺型コンタクト領域２４は、ｐ型ベース領域２２の内部に選択的に設けられている。炭化珪素層２の、ｐ型ベース領域２２、ｎ⁺型ソース領域２３およびｐ⁺型コンタクト領域２４以外の部分がｎ^-型ドリフト領域２１である。 Specifically, on the front surface (surface on the n ⁻ -type silicon carbide layer 2 side) side of n ⁺ -type silicon carbide substrate 10, p-type base region 22, n ⁺ -type source region 23, p ⁺ A MOS gate structure 20 (front surface element structure) having a general planar gate structure including a type contact region 24, a gate insulating film 25, and a gate electrode 26 is provided. The p-type base region 22 is selectively provided in the surface layer on the substrate front surface side of the silicon carbide layer 2. The n ⁺ type source region 23 and the p ⁺ type contact region 24 are selectively provided inside the p type base region 22. A portion of silicon carbide layer 2 other than p-type base region 22, n ⁺ -type source region 23 and p ⁺ -type contact region 24 is n ⁻ -type drift region 21.

ｎ^-型ドリフト領域２１の、隣り合うｐ型ベース領域２２間に挟まれた部分は、ｎ^-型のＪＦＥＴ（ＪｕｎｃｔｉｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）領域２１ａである。ＪＦＥＴ領域２１ａの不純物濃度をｎ^-型ドリフト領域２１の不純物濃度よりも高くすることで、低ＪＦＥＴ抵抗化を図ることができる。炭化珪素層２上に、ｐ型ベース領域２２となるｐ型炭化珪素層がエピタキシャル成長されていてもよい。この場合、当該ｐ型炭化珪素層の内部に、ｎ⁺型ソース領域２３、ｐ⁺型コンタクト領域２４およびＪＦＥＴ領域２１ａがそれぞれ選択的に設けられ、これらの領域以外の部分のｐ型炭化珪素層がｐ型ベース領域２２となる。 A portion of the n ⁻ type drift region 21 sandwiched between the adjacent p type base regions 22 is an n ⁻ type JFET (Junction Field Effect Transistor) region 21 a. By making the impurity concentration of the JFET region 21 a higher than the impurity concentration of the n ⁻ -type drift region 21, it is possible to reduce the JFET resistance. A p-type silicon carbide layer that becomes p-type base region 22 may be epitaxially grown on silicon carbide layer 2. In this case, n ⁺ -type source region 23, p ⁺ -type contact region 24, and JFET region 21a are selectively provided inside the p-type silicon carbide layer, and the p-type silicon carbide layer in portions other than these regions is provided. Becomes the p-type base region 22.

ゲート絶縁膜２５は、ｐ型ベース領域２２の、ｎ⁺型ソース領域２３とＪＦＥＴ領域２１ａとに挟まれた部分の表面上に設けられ、ＪＦＥＴ領域２１ａ上に延在している。ゲート電極２６は、ゲート絶縁膜２５上に設けられている。おもて面電極３は、ソースコンタクト部２８を介してｎ⁺型ソース領域２３およびｐ⁺型コンタクト領域２４に接し、ソース電極として機能する。また、おもて面電極３は、層間絶縁膜２７によりゲート電極２６と電気的に絶縁されている。裏面電極２９は、炭化珪素基体１０の裏面（ｎ⁺型の炭化珪素基板１の裏面）全面に設けられ、ドレイン領域として機能する。 The gate insulating film 25 is provided on the surface of the portion of the p-type base region 22 sandwiched between the n ⁺ -type source region 23 and the JFET region 21a, and extends on the JFET region 21a. The gate electrode 26 is provided on the gate insulating film 25. The front surface electrode 3 is in contact with the n ⁺ -type source region 23 and the p ⁺ -type contact region 24 via the source contact portion 28 and functions as a source electrode. The front surface electrode 3 is electrically insulated from the gate electrode 26 by the interlayer insulating film 27. Back electrode 29 is provided on the entire back surface of silicon carbide substrate 10 (the back surface of n ⁺ -type silicon carbide substrate 1) and functions as a drain region.

空洞６は、例えば単位セルごとに配置されている。また、空洞６は、ｎ^-型ドリフト領域２１の内部の、ＭＯＳゲート構造２０寄りの深さ位置に配置されていることが好ましい。その理由は、空洞６の深さ位置を基体おもて面に近づけるほど、ｎ^-型の炭化珪素層２のエピタキシャル成長時に炭化珪素層２の内部に発生する結晶欠陥がおもて面電極３に達することを抑制することができるからである。 The cavities 6 are arranged, for example, for each unit cell. In addition, the cavity 6 is preferably arranged at a depth position near the MOS gate structure 20 inside the n ⁻ type drift region 21. The reason is that the closer the depth position of the cavity 6 is to the surface of the base body, the more crystal defects generated in the silicon carbide layer 2 during the epitaxial growth of the n ⁻ -type silicon carbide layer 2 occur on the front electrode 3. It is because it can suppress reaching.

また、空洞６は、オン時におもて面電極３からｎ⁺型ソース領域２３、ｐ型ベース領域２２の表面反転層（チャネル）、ＪＦＥＴ領域２１ａ、ｎ^-型ドリフト領域２１および炭化珪素基板１を通って裏面電極２９に至る電子の経路３０上に配置されることが好ましい。すなわち、空洞６は、例えば、深さ方向にＪＦＥＴ領域２１ａに対向する位置に配置されていればよい。これにより、オフ時にドレイン−ソース間に流れるリーク電流を抑制することができる。また、空洞６は、深さ方向にｐ型ベース領域２２の表面反転層に対向してもよい。 In addition, the cavity 6 is turned on from the front electrode 3 to the n ⁺ type source region 23, the surface inversion layer (channel) of the p type base region 22, the JFET region 21 a, the n ⁻ type drift region 21, and the silicon carbide substrate 1. It is preferably disposed on an electron path 30 that passes through and reaches the back electrode 29. That is, the cavity 6 only needs to be arranged at a position facing the JFET region 21a in the depth direction, for example. Thereby, the leak current flowing between the drain and the source at the time of OFF can be suppressed. The cavity 6 may face the surface inversion layer of the p-type base region 22 in the depth direction.

具体的には、空洞６の幅ｘ１は、例えば、ｐ型ベース領域２２の表面反転層の幅ｘ１２と、ＪＦＥＴ領域２１ａの幅ｘ１１と、を合計した寸法以上であってもよい（ｘ１≧２×ｘ１２＋ｘ１１）。特に限定しないが、具体的には、例えば、空洞６の幅ｘ１は４．５μｍ程度である。ＪＦＥＴ領域２１ａの幅ｘ１１は２μｍ程度である。ｐ型ベース領域２２の表面反転層の幅ｘ１２は１μｍ程度である。ｎ⁺型ソース領域２３の幅ｘ１３は２．５μｍ程度である。 Specifically, the width x1 of the cavity 6 may be equal to or greater than the total dimension of the width x12 of the surface inversion layer of the p-type base region 22 and the width x11 of the JFET region 21a (x1 ≧ 2), for example. Xx12 + x11). Although not particularly limited, specifically, for example, the width x1 of the cavity 6 is about 4.5 μm. The width x11 of the JFET region 21a is about 2 μm. The width x12 of the surface inversion layer of the p-type base region 22 is about 1 μm. The width x13 of the n ⁺ type source region 23 is about 2.5 μm.

以上、説明したように、実施の形態３によれば、プレーナゲート構造の縦型ＭＯＳＦＥＴに適用した場合においても、実施の形態１，２と同様の効果を得ることができる。 As described above, according to the third embodiment, the same effects as in the first and second embodiments can be obtained even when applied to a vertical MOSFET having a planar gate structure.

（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置について説明する。図８は、実施の形態４にかかる半導体装置の構造を示す断面図である。図８には、複数の単位セルを隣接して配置した状態を示す。実施の形態４にかかる半導体装置は、実施の形態１を適用したトレンチゲート構造の縦型ＭＯＳＦＥＴである。実施の形態４にかかる半導体装置のｎ⁺型ドレイン領域となるｎ⁺型の炭化珪素基板、ｎ^-型ドリフト領域４１となるｎ^-型の炭化珪素層、およびソース電極は、それぞれ、実施の形態１の炭化珪素基板１、炭化珪素層２およびおもて面電極３に相当する。 (Embodiment 4)
Next, a silicon carbide semiconductor device according to the fourth embodiment will be described. FIG. 8 is a sectional view showing the structure of the semiconductor device according to the fourth embodiment. FIG. 8 shows a state in which a plurality of unit cells are arranged adjacent to each other. The semiconductor device according to the fourth embodiment is a vertical MOSFET having a trench gate structure to which the first embodiment is applied. The n ⁺ -type silicon carbide substrate that becomes the n ⁺ -type drain region, the n ⁻ -type silicon carbide layer that becomes the n ⁻ -type drift region 41, and the source electrode of the semiconductor device according to the fourth embodiment are respectively This corresponds to one silicon carbide substrate 1, silicon carbide layer 2, and front electrode 3.

具体的には、ｎ⁺型の炭化珪素基体１０のおもて面（ｎ^-型の炭化珪素層２側の面）側には、ｐ型ベース領域４２、ｎ⁺型ソース領域４３、トレンチ４５、ゲート絶縁膜４６およびゲート電極４７からなる一般的なトレンチゲート構造のＭＯＳゲート構造４０（おもて面素子構造）が設けられている。ｐ型ベース領域４２は、炭化珪素層２の基体おもて面側の表面層に設けられている。ｎ⁺型ソース領域４３およびｐ⁺型コンタクト領域（不図示）は、ｐ型ベース領域４２の内部にそれぞれ選択的に設けられている。炭化珪素層２の、ｐ型ベース領域４２およびｎ⁺型ソース領域４３以外の部分がｎ^-型ドリフト領域４１である。 Specifically, on the front surface (surface on the n ⁻ -type silicon carbide layer 2 side) side of the n ⁺ -type silicon carbide substrate 10, a p-type base region 42, an n ⁺ -type source region 43, and a trench 45 are provided. A MOS gate structure 40 (front surface element structure) having a general trench gate structure including a gate insulating film 46 and a gate electrode 47 is provided. The p-type base region 42 is provided in the surface layer on the substrate front surface side of the silicon carbide layer 2. An n ⁺ type source region 43 and a p ⁺ type contact region (not shown) are selectively provided inside the p type base region 42, respectively. A portion of silicon carbide layer 2 other than p type base region 42 and n ⁺ type source region 43 is n ⁻ type drift region 41.

炭化珪素層２上に、ｐ型ベース領域４２となるｐ型炭化珪素層がエピタキシャル成長されていてもよい。この場合、後述する実施の形態５のように、当該ｐ型炭化珪素層の内部にｎ⁺型ソース領域４３およびｐ⁺型コンタクト領域が選択的に設けられ、その残りの部分がｐ型ベース領域４２となる。トレンチ４５は、ｎ⁺型ソース領域４３およびｐ型ベース領域４２を貫通してｎ^-型ドリフト領域４１に達する。トレンチ４５の内部には、ゲート絶縁膜４６を介してゲート電極４７が設けられている。トレンチ４５の中心間に配置されたＭＯＳゲート構造４０で１つの単位セル４８が構成される。 A p-type silicon carbide layer that becomes p-type base region 42 may be epitaxially grown on silicon carbide layer 2. In this case, as in the fifth embodiment to be described later, an n ⁺ type source region 43 and a p ⁺ type contact region are selectively provided inside the p type silicon carbide layer, and the remaining portion is a p type base region. 42. Trench 45 passes through n ⁺ -type source region 43 and p-type base region 42 and reaches n ⁻ -type drift region 41. A gate electrode 47 is provided inside the trench 45 via a gate insulating film 46. One unit cell 48 is constituted by the MOS gate structure 40 disposed between the centers of the trenches 45.

層間絶縁膜４９は、トレンチ４５の内部の、ゲート電極４７上の部分を埋め込むように設けられていてもよい。層間絶縁膜４９のコンタクトホールに連続して、ｎ⁺型ソース領域４３に溝５０が設けられていてもよい。おもて面電極３は、溝５０に埋め込むように設けられ、ソースコンタクト部５１を介してｎ⁺型ソース領域４３に接し、ソース電極として機能する。また、おもて面電極３は、層間絶縁膜４９によりゲート電極４７と電気的に絶縁されている。裏面電極５３は、炭化珪素基体１０の裏面（ｎ⁺型の炭化珪素基板１の裏面）全面に設けられ、ドレイン領域として機能する。符号５２は、ポリイミド樹脂などからなるパッシベーション膜である。 The interlayer insulating film 49 may be provided so as to fill a portion on the gate electrode 47 inside the trench 45. A groove 50 may be provided in the n ⁺ -type source region 43 continuously to the contact hole of the interlayer insulating film 49. The front surface electrode 3 is provided so as to be embedded in the groove 50, is in contact with the n ⁺ type source region 43 through the source contact portion 51, and functions as a source electrode. The front surface electrode 3 is electrically insulated from the gate electrode 47 by the interlayer insulating film 49. Back electrode 53 is provided on the entire back surface of silicon carbide substrate 10 (the back surface of n ⁺ -type silicon carbide substrate 1) and functions as a drain region. Reference numeral 52 denotes a passivation film made of polyimide resin or the like.

空洞６は、例えば単位セル４８ごとに配置されている。空洞６は、実施の形態３と同様に、ｎ^-型ドリフト領域４１の内部の、ＭＯＳゲート構造４０寄りの深さ位置に配置されていることが好ましい。また、空洞６は、実施の形態３と同様に、オン時におもて面電極３からｎ⁺型ソース領域４３、トレンチ４５側壁に沿ったｐ型ベース領域４２の表面反転層、ｎ^-型ドリフト領域４１および炭化珪素基板１を通って裏面電極５３に至る電子の経路上に配置されることが好ましい。すなわち、空洞６は、例えば、深さ方向にトレンチ４５間（メサ部）のｐ型ベース領域４２に対向する位置に配置されていればよい。これにより、実施の形態３と同様に、オフ時にドレイン−ソース間に流れるリーク電流を抑制することができる。 The cavity 6 is arranged for each unit cell 48, for example. As in the third embodiment, the cavity 6 is preferably disposed at a depth near the MOS gate structure 40 inside the n ⁻ type drift region 41. Similarly to the third embodiment, the cavity 6 has a surface inversion layer of the p-type base region 42 extending from the front surface electrode 3 to the n ⁺ -type source region 43 and the side wall of the trench 45, and an n ⁻ -type drift. It is preferable to be arranged on the electron path passing through region 41 and silicon carbide substrate 1 to back electrode 53. That is, the cavity 6 may be disposed at a position facing the p-type base region 42 between the trenches 45 (mesa portion) in the depth direction, for example. Thereby, similarly to the third embodiment, it is possible to suppress a leakage current flowing between the drain and the source at the time of OFF.

以上、説明したように、実施の形態４によれば、トレンチゲート構造の縦型ＭＯＳＦＥＴに適用した場合においても、実施の形態１〜３と同様の効果を得ることができる。 As described above, according to the fourth embodiment, even when applied to a vertical MOSFET having a trench gate structure, the same effects as in the first to third embodiments can be obtained.

（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図９は、実施の形態５にかかる半導体装置の構造を示す断面図である。図１０は、図９において結晶欠陥によるリーク電流経路が形成された状態を示す断面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、ｎ^-型ドリフト領域４１の内部に設けられた第１，２ｐ⁺型領域５７，５８とｎ型電流拡散領域５９とで、トレンチ４５の底部よりもドレイン側に深い位置にｐｎ接合が形成されている点である。 (Embodiment 5)
Next, the structure of the semiconductor device according to the fifth embodiment will be described. FIG. 9 is a cross-sectional view illustrating the structure of the semiconductor device according to the fifth embodiment. FIG. 10 is a cross-sectional view showing a state in which a leakage current path due to crystal defects is formed in FIG. The semiconductor device according to the fifth embodiment is different from the semiconductor device according to the fourth embodiment in that first and second p ⁺ -type regions 57 and 58 provided in the n ⁻ -type drift region 41 and an n-type current diffusion region 59, a pn junction is formed at a deeper position on the drain side than the bottom of the trench 45.

具体的には、実施の形態５において、炭化珪素基体１０は、炭化珪素基板１上に炭化珪素層２としてｎ^-型ドリフト領域４１およびｐ型ベース領域４２となる各炭化珪素層２ａ，２ｂを順にエピタキシャル成長させてなる。ｎ^-型炭化珪素層２ａの、基体おもて面側の表面層には、ｎ型電流拡散領域５９が設けられている。ｎ型電流拡散領域５９の内部には、第１，２ｐ⁺型領域５７，５８がそれぞれ選択的に設けられている。 Specifically, in the fifth embodiment, silicon carbide substrate 10 has silicon carbide layers 2 formed on silicon carbide substrate 1 as silicon carbide layer 2 with n ⁻ type drift region 41 and p type base region 42. Epitaxially grown in order. An n-type current diffusion region 59 is provided in the surface layer of the n ⁻ -type silicon carbide layer 2a on the front surface side of the substrate. Inside the n-type current diffusion region 59, first and second p ⁺ -type regions 57 and 58 are selectively provided, respectively.

第１ｐ⁺型領域５７は、隣り合うトレンチ４５間に、ｐ型ベース領域４２に接するように設けられている。また、第１ｐ⁺型領域５７は、例えば、基体おもて面側から、ｎ型電流拡散領域５９とｎ^-型ドリフト領域４１との界面に達しない深さで設けられている。第２ｐ⁺型領域５８は、第１ｐ⁺型領域５７およびｐ型ベース領域４２と離して設けられ、かつ深さ方向にトレンチ４５の底部および底部コーナー部に対向する。 The first p ⁺ -type region 57 is provided between the adjacent trenches 45 so as to be in contact with the p-type base region 42. The first p ⁺ -type region 57 is provided, for example, at a depth that does not reach the interface between the n-type current diffusion region 59 and the n ⁻ -type drift region 41 from the substrate front surface side. Second p ⁺ -type region 58 is provided apart from first p ⁺ -type region 57 and p-type base region 42 and faces the bottom and bottom corner of trench 45 in the depth direction.

すなわち、第２ｐ⁺型領域５８の幅は、トレンチ４５の幅以上である。第２ｐ⁺型領域５８は、ゲート絶縁膜４６のトレンチ４５の底部および底部コーナー部の部分を覆うように設けられていてもよい。トレンチ４５の底部コーナー部とは、トレンチ９の底部と側壁との境界である。図９には、ゲート絶縁膜４６のトレンチ４５底部および底部コーナー部の部分を第２ｐ⁺型領域５８で覆った状態を示す（図１７〜２４においても同様）。 That is, the width of the second p ⁺ -type region 58 is equal to or greater than the width of the trench 45. The second p ⁺ -type region 58 may be provided so as to cover the bottom and bottom corner portions of the trench 45 of the gate insulating film 46. The bottom corner of the trench 45 is the boundary between the bottom of the trench 9 and the side wall. FIG. 9 shows a state where the bottom portion and bottom corner portion of the trench 45 of the gate insulating film 46 are covered with the second p ⁺ -type region 58 (the same applies to FIGS. 17 to 24).

このように第１，２ｐ⁺型領域５７，５８を設けることで、隣り合うトレンチ４５間において、トレンチ４５の底部よりもドレイン側に深い位置に、第１ｐ⁺型領域５７とｎ型電流拡散領域５９との間のｐｎ接合が形成される。かつ、トレンチ４５の底部付近に、第１ｐ⁺型領域５８とｎ型電流拡散領域５９との間のｐｎ接合が形成される。これにより、ゲート絶縁膜４６のトレンチ４５底部の部分に高電界が印加されることを防止することができる。 By providing the first and second p ⁺ -type regions 57 and 58 in this way, between the adjacent trenches 45, the first p ⁺ -type region 57 and the n-type current diffusion region are located deeper on the drain side than the bottom of the trench 45. 59 is formed. In addition, a pn junction between the first p ⁺ -type region 58 and the n-type current diffusion region 59 is formed near the bottom of the trench 45. Thereby, it is possible to prevent a high electric field from being applied to the bottom portion of the trench 45 of the gate insulating film 46.

ｎ^-型炭化珪素層２ａの、第１，２ｐ⁺型領域５７，５８およびｎ型電流拡散領域５９以外の部分がｎ^-型ドリフト領域４１である。ｐ型炭化珪素層２ｂの内部には、ｎ⁺型ソース領域４３およびｐ⁺型コンタクト領域４４がそれぞれ選択的に設けられている。ｐ型炭化珪素層２ｂの、ｎ⁺型ソース領域４３およびｐ⁺型コンタクト領域４４以外の部分がｐ型ベース領域４２である。ｎ^-型ドリフト領域４１の内部には、空洞６が設けられている。空洞６は、例えば単位セルごとに配置されている。 A portion of n ⁻ type silicon carbide layer 2 a other than first and second p ⁺ type regions 57 and 58 and n type current diffusion region 59 is n ⁻ type drift region 41. An n ⁺ type source region 43 and a p ⁺ type contact region 44 are selectively provided inside the p type silicon carbide layer 2b. A portion of p-type silicon carbide layer 2 b other than n ⁺ -type source region 43 and p ⁺ -type contact region 44 is p-type base region 42. A cavity 6 is provided inside the n ⁻ -type drift region 41. The cavities 6 are arranged, for example, for each unit cell.

空洞６は、実施の形態４と同様に、ｎ^-型ドリフト領域４１の内部の、ＭＯＳゲート構造４０寄りの深さ位置に配置されていることが好ましい。また、空洞６は、オン時におもて面電極３からｎ⁺型ソース領域４３、トレンチ４５側壁に沿ったｐ型ベース領域４２の表面反転層、第１，２ｐ⁺型領域５７，５８間におけるｎ型電流拡散領域５９、ｎ^-型ドリフト領域４１および炭化珪素基板１を通って裏面電極５３に至る電子の経路６０上に配置されることが好ましい。例えば、空洞６は、深さ方向にトレンチ４５に対向する位置から、ｎ型電流拡散領域５９の、第１，２ｐ⁺型領域５７，５８間に挟まれた部分に対向する位置にわたって配置されている。 As in the fourth embodiment, the cavity 6 is preferably arranged at a depth near the MOS gate structure 40 inside the n ⁻ -type drift region 41. The cavity 6 is formed between the front surface electrode 3 to the n ⁺ type source region 43, the surface inversion layer of the p type base region 42 along the sidewall of the trench 45, and the first and second p ⁺ type regions 57 and 58. It is preferably arranged on electron path 60 that passes through n-type current diffusion region 59, n ⁻ -type drift region 41 and silicon carbide substrate 1 to back electrode 53. For example, the cavity 6 is arranged from a position facing the trench 45 in the depth direction to a position facing the portion of the n-type current diffusion region 59 sandwiched between the first and second p ⁺ -type regions 57 and 58. Yes.

例えば、図１０に示すように、ｎ⁺型ソース領域４３中の例えばリン（Ｐ）などのｎ型不純物がｐ型炭化珪素層２ｂ中の結晶欠陥６１を介してｐ型炭化珪素層２ｂを貫通しｎ^-型ドリフト領域４１に達した場合、おもて面電極３から結晶欠陥６１を通って裏面電極５３に至るリーク電流経路６２が形成される。結晶欠陥６１は、貫通転位欠陥やスワール（Ｓｗｉｒｌ：円形状の欠陥）などである。このため、このリーク電流経路６２上に空洞６が配置されていることが好ましい。なお、次の理由から、空洞６は、少なくとも、深さ方向にｎ型電流拡散領域５９の、第１，２ｐ⁺型領域５７，５８間に挟まれた部分に対向する位置に配置されていればよい。 For example, as shown in FIG. 10, an n-type impurity such as phosphorus (P) in n ⁺ -type source region 43 penetrates p-type silicon carbide layer 2b through crystal defect 61 in p-type silicon carbide layer 2b. When the n ⁻ type drift region 41 is reached, a leakage current path 62 from the front electrode 3 through the crystal defect 61 to the back electrode 53 is formed. The crystal defect 61 is a threading dislocation defect, a swirl (Swirl: circular defect), or the like. For this reason, it is preferable that the cavity 6 is disposed on the leakage current path 62. For the following reason, the cavity 6 is disposed at least at a position facing the portion sandwiched between the first and second p ⁺ -type regions 57 and 58 in the n-type current diffusion region 59 in the depth direction. That's fine.

深さ方向にｐ型炭化珪素層２ｂを貫通して第１，２ｐ⁺型領域５７，５８に達したｎ型不純物は第１，２ｐ⁺型領域５７，５８中に拡散するが、第１，２ｐ⁺型領域５７，５８の不純物濃度が高いため、この場合、当該ｎ型不純物はｎ^-型ドリフト領域４１に到達しないと推測される。すなわち、おもて面電極３から結晶欠陥６１および第１，２ｐ⁺型領域５７，５８を通って裏面電極５３に至るリーク電流経路６３は形成されないと推測される。したがって、空洞６は、少なくとも、リーク電流経路６２となるｎ型電流拡散領域５９の、第１，２ｐ⁺型領域５７，５８間に挟まれた部分に、深さ方向に対向していればよい。 Through the p-type silicon carbide layer 2b in the depth direction n-type impurity reaches the first 1,2P ⁺ -type region 57 and 58 is diffused into the first 1,2P ⁺ -type region 57 and 58, first, Since the impurity concentration of the 2p ⁺ -type regions 57 and 58 is high, it is assumed that the n-type impurity does not reach the n ⁻ -type drift region 41 in this case. That is, it is estimated that the leakage current path 63 from the front surface electrode 3 to the back surface electrode 53 through the crystal defect 61 and the first and second p ⁺ type regions 57 and 58 is not formed. Therefore, the cavity 6 only has to face at least a portion of the n-type current diffusion region 59 to be the leakage current path 62 between the first and second p ⁺ -type regions 57 and 58 in the depth direction. .

特に限定しないが、空洞６、トレンチ４５および第１，２ｐ⁺型領域５７，５８は、例えば、次の寸法で配置される。空洞６の幅ｘ１は、５μｍである。隣り合う空洞６間の間隔ｘ２は、３μｍである。トレンチ４５の幅ｘ２１は、１μｍである。隣り合うトレンチ４５間の幅（メサ部の幅）ｘ２２は、３．５μｍである。第１ｐ⁺型領域５７の幅ｘ３１は３．５μｍである。隣り合う第１ｐ⁺型領域５７間の幅ｘ３２は４．５μｍである。 Although not particularly limited, the cavity 6, the trench 45, and the first and second p ⁺ -type regions 57 and 58 are arranged with the following dimensions, for example. The width x1 of the cavity 6 is 5 μm. The interval x2 between the adjacent cavities 6 is 3 μm. The width x21 of the trench 45 is 1 μm. The width (mesa portion width) x22 between adjacent trenches 45 is 3.5 μm. The width x31 of the first p ⁺ -type region 57 is 3.5 μm. A width x32 between adjacent first p ⁺ -type regions 57 is 4.5 μm.

基体おもて面側には、実施の形態４と同様にトレンチ４５、ゲート絶縁膜４６、ゲート電極４７、層間絶縁膜４９、ソースコンタクト部５１、おもて面電極３およびソースパッド（不図示）が設けられている。実施の形態４と同様に、層間絶縁膜４９のコンタクトホールに連続して、ｎ⁺型ソース領域４３に溝が設けられていてもよい。符号５４〜５６はバリアメタルであり、層間絶縁膜４９側から順にチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびチタン膜であってもよい。バリアメタルは、おもて面電極３側から層間絶縁膜４９側への金属原子の拡散を抑制したり、バリアメタルを挟んで対向する領域間での相互反応を抑制する機能を有する。基体裏面側には、実施の形態４と同様に裏面電極５３が設けられている。 Similar to the fourth embodiment, the trench 45, the gate insulating film 46, the gate electrode 47, the interlayer insulating film 49, the source contact portion 51, the front surface electrode 3 and the source pad (not shown) ) Is provided. Similarly to the fourth embodiment, a groove may be provided in the n ⁺ -type source region 43 continuously to the contact hole of the interlayer insulating film 49. Reference numerals 54 to 56 denote barrier metals, which may be a titanium (Ti) film, a titanium nitride (TiN) film, and a titanium film in this order from the interlayer insulating film 49 side. The barrier metal has a function of suppressing diffusion of metal atoms from the front surface electrode 3 side to the interlayer insulating film 49 side and suppressing interaction between regions facing each other across the barrier metal. A back surface electrode 53 is provided on the back surface side of the substrate as in the fourth embodiment.

以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。 As described above, according to the fifth embodiment, the same effects as in the first to fourth embodiments can be obtained.

（実施の形態６）
次に、実施の形態６において、実施の形態１を適用してＭＯＳＦＥＴの製造方法について、実施の形態５にかかる半導体装置（図９参照）を製造する場合を例に説明する。図１１〜２４は、実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図１１に示すように、ｎ⁺型ドレイン領域となるｎ⁺型の炭化珪素基板１のおもて面に、ｎ^-型ドリフト領域４１となるｎ^-型炭化珪素層２ｃをエピタキシャル成長させる。次に、実施の形態２と同様の方法で、ｎ^-型炭化珪素層２ｃの内部に空洞６を形成する。 (Embodiment 6)
Next, in the sixth embodiment, a method for manufacturing a MOSFET by applying the first embodiment will be described by taking a case of manufacturing a semiconductor device according to the fifth embodiment (see FIG. 9) as an example. FIGS. 11-24 is sectional drawing which shows the state in the middle of manufacture of the silicon carbide semiconductor device concerning Embodiment 6. FIGS. First, as shown in FIG. 11, the front surface of the silicon carbide substrate 1 of n ⁺ -type which is a n ⁺ -type drain region, n ^- the type drift region 41 n ^- type silicon carbide layer 2c is epitaxially grown. Next, cavity 6 is formed in n ⁻ -type silicon carbide layer 2c by the same method as in the second embodiment.

次に、図１２に示すように、ｐ型不純物のイオン注入により、ｎ^-型炭化珪素層２ｃの表面層に、ｐ⁺型領域（以下、ｐ⁺型部分領域とする）５７ａおよび第２ｐ⁺型領域５８をそれぞれ選択的に形成する。このｐ⁺型部分領域５７ａは、第１ｐ⁺型領域５７の一部である。ｐ⁺型部分領域５７ａと第２ｐ⁺型領域５８とは、基体おもて面に平行な方向に交互に繰り返し配置される。ｐ⁺型部分領域５７ａと第２ｐ⁺型領域５８とを異なるイオン注入工程で形成してもよい。 Next, as shown in FIG. 12, p ⁺ type regions (hereinafter referred to as p ⁺ type partial regions) 57a and second p ⁺ are formed on the surface layer of n ⁻ type silicon carbide layer 2c by ion implantation of p type impurities. Each mold region 58 is selectively formed. This p ⁺ type partial region 57 a is a part of the first p ⁺ type region 57. The p ⁺ type partial regions 57a and the second p ⁺ type regions 58 are alternately and repeatedly arranged in a direction parallel to the front surface of the substrate. The p ⁺ type partial region 57a and the second p ⁺ type region 58 may be formed by different ion implantation processes.

次に、図１３に示すように、ｎ^-型炭化珪素層２ｃ上に、ｎ^-型炭化珪素層２ｄをエピタキシャル成長させる。ｎ^-型炭化珪素層２ｃ，２ｄで上述したｎ^-型炭化珪素層２ａとなる。次に、ｐ型不純物のイオン注入により、ｎ^-型炭化珪素層２ｄの、ｐ⁺型部分領域５７ａに対向する部分に、ｐ⁺型部分領域５７ａに達する深さでｐ⁺型部分領域５７ｂを選択的に形成する。このｐ⁺型部分領域５７ｂは、第１ｐ⁺型領域５７の一部である。 Next, as shown in FIG. 13, n ⁻ type silicon carbide layer 2d is epitaxially grown on n ⁻ type silicon carbide layer 2c. The n ⁻ type silicon carbide layers 2c and 2d become the n ⁻ type silicon carbide layer 2a described above. Next, by ion implantation of p-type impurities, a p ⁺ -type partial region 57b is formed at a depth reaching the p ⁺ -type partial region 57a in a portion of the n ⁻ -type silicon carbide layer 2d facing the p ⁺ -type partial region 57a. Selectively form. This p ⁺ type partial region 57 b is a part of the first p ⁺ type region 57.

ｐ⁺型部分領域５７ａ，５７ｂが深さ方向に連結されることで、第１ｐ⁺型領域５７が形成される。ｐ⁺型部分領域５７ｂの幅は、例えばｐ⁺型部分領域５７ａと略同じであってもよい。ｐ⁺型部分領域５７ｂの不純物濃度は、例えば、ｐ⁺型部分領域５７ａの不純物濃度と同じであってもよい。ｐ⁺型部分領域５７ａ，５７ｂを異なる不純物濃度とする場合、ｐ⁺型部分領域５７ｂの不純物濃度は、ｐ⁺型部分領域５７ａの不純物濃度よりも低くする。 The first p ⁺ type regions 57 are formed by connecting the p ⁺ type partial regions 57a and 57b in the depth direction. The width of the p ⁺ type partial region 57b may be substantially the same as that of the p ⁺ type partial region 57a, for example. The impurity concentration of the p ⁺ type partial region 57b may be the same as the impurity concentration of the p ⁺ type partial region 57a, for example. When p ⁺ type partial regions 57a and 57b have different impurity concentrations, the impurity concentration of p ⁺ type partial region 57b is set lower than the impurity concentration of p ⁺ type partial region 57a.

図１４に示すように、ｎ^-型炭化珪素層２ａ全体にｎ型不純物をイオン注入し、ｎ^-型炭化珪素層２ａの表面層全体にｎ型電流拡散領域５９を形成する。このｎ型電流拡散領域５９を形成するためのイオン注入は、第１，２ｐ⁺型領域５７，５８をｎ型に打ち返さない（反転させない）程度のドーズ量で行う。ｐ⁺型部分領域５７ｂと、ｎ型電流拡散領域５９と、の形成順序を入れ替えてもよい。ｎ型電流拡散領域５９を形成するためのイオン注入は、ｎ^-型炭化珪素層２ｃ，２ｄをエピタキシャル成長させるごとに行ってもよい。 As shown in FIG. 14, n ^- a n-type impurity ions are implanted into the entire mold silicon carbide layer 2a, n ^- the entire surface layer of the -type silicon carbide layer 2a to form an n-type current diffusion region 59. The ion implantation for forming the n-type current diffusion region 59 is performed with a dose amount such that the first and second p ⁺ -type regions 57 and 58 are not returned (reversed) to the n-type. The order of forming the p ⁺ -type partial region 57b and the n-type current diffusion region 59 may be switched. Ion implantation for forming n-type current diffusion region 59 may be performed every time n ⁻ -type silicon carbide layers 2c and 2d are epitaxially grown.

次に、図１５に示すように、ｎ^-型炭化珪素層２ａ上に、ｐ型ベース領域４２となるｐ型炭化珪素層２ｂをエピタキシャル成長させる。ここまでの工程により、炭化珪素基板１上にｎ^-型炭化珪素層２ａおよびｐ型炭化珪素層２ｂを順に堆積した炭化珪素基体（半導体ウエハ）１０が形成される。次に、図１６に示すように、異なる条件でイオン注入を繰り返し行い、ｐ型炭化珪素層２ｂの内部に、ｎ⁺型ソース領域４３およびｐ⁺型コンタクト領域４４をそれぞれ選択的に形成する。 Next, as shown in FIG. 15, p type silicon carbide layer 2b to be p type base region 42 is epitaxially grown on n ⁻ type silicon carbide layer 2a. Through the steps so far, silicon carbide substrate (semiconductor wafer) 10 in which n ⁻ type silicon carbide layer 2a and p type silicon carbide layer 2b are sequentially deposited on silicon carbide substrate 1 is formed. Next, as shown in FIG. 16, ion implantation is repeatedly performed under different conditions, and an n ⁺ type source region 43 and a p ⁺ type contact region 44 are selectively formed inside the p type silicon carbide layer 2b.

次に、図１７に示すように、エッチングにより、ｎ⁺型ソース領域４３およびｐ型ベース領域４２を貫通してｎ型電流拡散領域５９に達するトレンチ４５を形成する。トレンチ４５は、ｎ型電流拡散領域５９の内部の第２ｐ⁺型領域５８に達していてもよい。次に、図１８に示すように、炭化珪素基体１０のおもて面（ｐ型炭化珪素層２ｂの表面）およびトレンチ４５の内壁に沿ってゲート絶縁膜４６を形成する。 Next, as shown in FIG. 17, a trench 45 is formed by etching so as to penetrate the n ⁺ -type source region 43 and the p-type base region 42 and reach the n-type current diffusion region 59. The trench 45 may reach the second p ⁺ -type region 58 inside the n-type current diffusion region 59. Next, as shown in FIG. 18, gate insulating film 46 is formed along the front surface of silicon carbide substrate 10 (the surface of p-type silicon carbide layer 2 b) and the inner wall of trench 45.

次に、図１９に示すように、トレンチ４５に埋め込むように、ゲート絶縁膜４６上に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積してパターニングすることで、トレンチ４５の内部にゲート電極４７となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。図１９には、ゲート絶縁膜４６となるポリシリコンが基体表部より外側に突出している状態を示す（図９，１０，２０〜２４においても同様）。 Next, as shown in FIG. 19, for example, polysilicon (poly-Si) is deposited and patterned on the gate insulating film 46 so as to be embedded in the trench 45, thereby forming the gate electrode 47 inside the trench 45. Leave the polysilicon. At that time, etching may be performed so as to leave the polysilicon inside the surface of the substrate, and the polysilicon may protrude from the surface of the substrate by patterning and etching. FIG. 19 shows a state in which polysilicon serving as the gate insulating film 46 protrudes outward from the substrate surface (the same applies to FIGS. 9, 10, and 20 to 24).

次に、図２０に示すように、ゲート電極４７を覆うように、炭化珪素基体１０のおもて面全面に層間絶縁膜４９を形成する。次に、層間絶縁膜４９およびゲート絶縁膜４６をパターニングしてコンタクトホールを形成し、ｎ⁺型ソース領域４３およびｐ⁺型コンタクト領域４４を露出させる。次に、熱処理（リフロー）により層間絶縁膜４９を平坦化する。 Next, as shown in FIG. 20, an interlayer insulating film 49 is formed on the entire front surface of the silicon carbide substrate 10 so as to cover the gate electrode 47. Next, the interlayer insulating film 49 and the gate insulating film 46 are patterned to form contact holes, and the n ⁺ type source region 43 and the p ⁺ type contact region 44 are exposed. Next, the interlayer insulating film 49 is planarized by heat treatment (reflow).

次に、図２１に示すように、コンタクトホールの内壁および層間絶縁膜４９の表面に沿ってバリアメタルとなるチタン膜５４を形成してパターニングし、コンタクトホールに再度ｎ⁺型ソース領域４３およびｐ⁺型コンタクト領域４４を露出させる。次に、図２２に示すように、ｎ⁺型ソース領域４３およびｐ⁺型コンタクト領域４４に接する導電性膜を形成し、炭化珪素部とのオーミックコンタクトを形成する。そして、この導電性膜をパターニングしてコンタクトホール内にのみソースコンタクト部５１として残す。 Next, as shown in FIG. 21, a titanium film 54 serving as a barrier metal is formed along the inner wall of the contact hole and the surface of the interlayer insulating film 49 and patterned, and the n ⁺ -type source region 43 and p are again formed in the contact hole. ^{The +} type contact region 44 is exposed. Next, as shown in FIG. 22, a conductive film in contact with n ⁺ type source region 43 and p ⁺ type contact region 44 is formed, and ohmic contact with the silicon carbide portion is formed. Then, this conductive film is patterned and left as the source contact portion 51 only in the contact hole.

図２３に示すように、チタン膜５４およびソースコンタクト部５１の表面に沿ってバリアメタルとなる窒化チタン膜５５を形成してパターニングし、コンタクトホールにソースコンタクト部５１を露出させる。次に、図２４に示すように、窒化チタン膜５５およびソースコンタクト部５１の表面に沿ってバリアメタルとなるチタン膜５６を形成してパターニングし、コンタクトホールに再度ソースコンタクト部５１を露出させる。 As shown in FIG. 23, a titanium nitride film 55 serving as a barrier metal is formed and patterned along the surfaces of the titanium film 54 and the source contact part 51 to expose the source contact part 51 in the contact hole. Next, as shown in FIG. 24, a titanium film 56 serving as a barrier metal is formed and patterned along the surfaces of the titanium nitride film 55 and the source contact portion 51, and the source contact portion 51 is exposed again to the contact hole.

次に、コンタクトホールを埋め込むようにソースコンタクト部５１およびチタン膜５６上に、例えばアルミニウム−シリコン（Ａｌ−Ｓｉ）膜を形成する。そして、このアルミニウム−シリコン膜をパターニングしてソース電極となるおもて面電極３を残す。上述した各工程においてイオン注入やエッチングに用いるマスクは、レジスト膜であってもよいし、酸化膜であってもよい。 Next, for example, an aluminum-silicon (Al—Si) film is formed on the source contact portion 51 and the titanium film 56 so as to fill the contact hole. Then, this aluminum-silicon film is patterned to leave the front surface electrode 3 which becomes the source electrode. The mask used for ion implantation and etching in each of the above-described steps may be a resist film or an oxide film.

次に、炭化珪素基体１０の裏面（ｎ⁺型の炭化珪素基板１の裏面）に、ドレイン電極となる裏面電極５３を形成する。その後、半導体ウェハを切断してチップ状に個片化することで、図９に示すＭＯＳＦＥＴが完成する。 Next, back electrode 53 serving as a drain electrode is formed on the back surface of silicon carbide substrate 10 (the back surface of n ⁺ -type silicon carbide substrate 1). Thereafter, the semiconductor wafer is cut and separated into chips, thereby completing the MOSFET shown in FIG.

以上、説明したように、実施の形態６によれば、実施の形態１〜５に適用可能である。 As described above, the sixth embodiment can be applied to the first to fifth embodiments.

以上において本発明では、ＳＢＤやＭＯＳＦＥＴを例に説明しているが、上述した各実施の形態に限らず、例えばＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などさまざまな構成の半導体装置に適用することが可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 In the above description, the SBD and the MOSFET are described as examples in the present invention. However, the present invention is not limited to the above-described embodiments. For example, the present invention is applied to semiconductor devices having various configurations such as an IGBT (Insulated Gate Bipolar Transistor). It is possible to apply. In each embodiment, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type is p-type and the second conductivity type is n-type. It holds.

以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、エピタキシャル成長させた炭化珪素層を備えた炭化珪素半導体装置に有用である。 As described above, the method for manufacturing a silicon carbide semiconductor device according to the present invention is useful for a silicon carbide semiconductor device including an epitaxially grown silicon carbide layer.

１炭化珪素基板
２，２ａ〜２ｄ炭化珪素層
３おもて面電極
４貫通転位欠陥
５積層欠陥
６空洞
６ａ１つの空洞の形成領域
７マスク膜
８，９，空洞を形成するためのトレンチ
１０炭化珪素基体
２０，４０ＭＯＳゲート構造
２１，４１ｎ^-型ドリフト領域
２１ａＪＦＥＴ領域
２２，４２ｐ型ベース領域
２３、４３ｎ⁺型ソース領域
２４，４４ｐ⁺型コンタクト領域
２５，４６ゲート絶縁膜
２６，４７ゲート電極
２７，４９層間絶縁膜
２８，５１ソースコンタクト部
２９，５３裏面電極
３０，６０電子の経路
４５ＭＯＳゲート用のトレンチ
４８単位セル
５０溝
５４，５６チタン膜
５５窒化チタン膜
５７第１ｐ⁺型領域
５８第２ｐ⁺型領域
５７ａ，５７ｂｐ⁺型部分領域
５９ｎ型電流拡散領域
６１結晶欠陥
６２，６３リーク電流経路
ｘ１空洞の幅
ｘ２隣り合う空洞間の間隔
ｘ３空洞を形成するためのトレンチの幅
ｘ４空洞を形成するためのトレンチの間隔
ｘ５空洞を形成するためのトレンチの、空洞の深さ位置に対応する部分の幅
ｘ６空洞を形成するためのトレンチの深さ方向の幅
ｘ１１ＪＦＥＴ領域の幅
ｘ１２ｐ型ベース領域の表面反転層の幅
ｘ１３ｎ⁺型ソース領域の幅
ｘ２１ＭＯＳゲート用のトレンチの幅
ｘ２２隣り合うＭＯＳゲート用のトレンチ間の幅
ｘ３１第１ｐ⁺型領域の幅
ｘ３２隣り合う第１ｐ⁺型領域間の幅 DESCRIPTION OF SYMBOLS 1 Silicon carbide substrate 2, 2a-2d Silicon carbide layer 3 Front surface electrode 4 Threading dislocation defect 5 Stacking defect 6 Cavity 6a One cavity formation area 7 Mask film | membrane 8,9, Trench for forming a cavity 10 Carbonization Silicon base 20, 40 MOS gate structure 21, 41 n ⁻ type drift region 21a JFET region 22, 42 p type base region 23, 43 n ⁺ type source region 24, 44 p ⁺ type contact region 25, 46 Gate insulating film 26, 47 Gate electrode 27, 49 Interlayer insulating film 28, 51 Source contact portion 29, 53 Back electrode 30, 60 Electron path 45 Trench for MOS gate 48 Unit cell 50 Groove 54, 56 Titanium film 55 Titanium nitride film 57 1st p ⁺ Type region 58 Second p ⁺ type region 57a, 57b p ⁺ type partial region 59 n type current diffusion region 61 crystal defect 62 , 63 Leakage current path x1 Cavity width x2 Spacing between adjacent cavities x3 Trench width for forming a cavity x4 Trench spacing for forming a cavity x5 Cavity depth of a trench for forming a cavity Width of portion corresponding to position x6 Width of trench for forming cavity x11 Width of JFET region x12 Width of surface inversion layer of p-type base region x13 Width of n ⁺ -type source region x21 For MOS gate Width of trench x22 Width between adjacent trenches for MOS gate x31 Width of first p ⁺ type region x32 Width between adjacent first p ⁺ type regions

Claims

A first step of forming a plurality of trenches having a predetermined depth from the front surface side of the silicon carbide substrate;
The heat treatment in a non-oxidizing reduced-pressure atmosphere closes each opening of the plurality of trenches and connects and integrates all the trenches located in a predetermined region of the silicon carbide substrate, thereby A second step of forming one cavity in the region;
After the second step, a third step of forming a front surface element structure on the front side of the silicon carbide substrate;
The manufacturing method of the silicon carbide semiconductor device characterized by the above-mentioned.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the first step, the trench is formed by anisotropic etching.

After the first step and before the second step, the silicon carbide portion at the bottom of the trench is removed, and a wide trench having a width wider than the trench is formed continuously from the bottom of the trench. Further comprising four steps,
3. The silicon carbide semiconductor device according to claim 1, wherein in the second step, all the wide trenches located in the predetermined region are connected to form one of the cavities in the predetermined region. 4. Manufacturing method.

The method for manufacturing a silicon carbide semiconductor device according to claim 3, wherein in the fourth step, the substantially spherical wide trench is formed by isotropic etching.

In the first step,
Removing the silicon carbide substrate to form a trench to be the trench;
Forming the protective film on the side wall of the trench alternately and repeatedly to form the trench having a side wall perpendicular to the front surface of the silicon carbide substrate,
5. The method of manufacturing a silicon carbide semiconductor device according to claim 3, wherein, in the fourth step, the wide trench is formed in a state where the shape of the trench is maintained using the protective film as a mask.

6. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the predetermined region is a region in which crystal defects are exposed on a front surface of the silicon carbide substrate.

The silicon carbide substrate is an epitaxial growth substrate having a silicon carbide epitaxial layer exposed on the front surface,
In the first step, the trench is formed in the silicon carbide epitaxial layer,
6. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the second step, the cavity is formed inside the silicon carbide epitaxial layer.

The silicon carbide substrate is an epitaxial growth substrate in which a first silicon carbide epitaxial layer is formed on a silicon carbide substrate,
In the first step, the trench is formed on the front surface of the first silicon carbide epitaxial layer,
The silicon carbide semiconductor device according to claim 1, wherein a second silicon carbide epitaxial layer is formed on the first silicon carbide epitaxial layer after the second step. Production method.

9. The method for manufacturing a silicon carbide semiconductor device according to claim 8, wherein the second silicon carbide epitaxial layer is thicker than the first silicon carbide epitaxial layer.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the front surface element structure is a MOS gate structure.