JP2012004466A - 半導体装置 - Google Patents

Abstract

【課題】確実に高絶縁耐圧化できる半導体装置１００を提供する。
【解決手段】能動領域１２を取り囲むように形成された第１導電型の複数のガードリング３ａ〜３ｅと、ガードリング３ａ〜３ｅを取り囲むように形成された第２導電型のチャネルストッパ４ａ、４ｂとを備え、能動領域１２に接合し第１絶縁膜８ａ上に形成された第１電極５と、複数のガードリング３ａ〜３ｅ毎に１つずつ接合し第２絶縁膜８ｂ〜８ｅ上に形成された複数の第２電極６ａ〜６ｅと、チャネルストッパ４ａ、４ｂに接合し第３絶縁膜８ｆ上に形成された第３電極７とを有し、チャネルストッパ４ａ、４ｂは、第３電極７に接合し半導体基板１の側方に露出している第２導電型の第１半導体層４ａと、第３絶縁膜８ｆに接し第１半導体層４ａの直下に配置され半導体基板１の側方に露出し不純物濃度が第１半導体層４ａより低く半導体基板１より高い第２導電型の第２半導体層４ｂとを有する。
【選択図】図２

Description

本発明は、能動領域を囲むガードリングを囲むチャネルストッパを有する半導体装置に関する。

半導体装置は、モータ・発電機等の電気機器の制御や電力を変換するために用いられ、このような半導体装置は、大電力のスイッチング制御が可能なので、パワー半導体装置と呼ばれている。そして、近年、モータ・発電機等の電気機器の高効率化や大容量化のため、パワー半導体装置の使用環境性能の高電圧・大電流化（大電力化）が推し進められている（特許文献１、２等参照）。

パワー半導体装置では、電気的な高耐圧（高い絶縁耐圧）が必要とされるので、半導体素子となる能動領域を取り囲むように複数本のガードリング（フィールドリミティングリングとも言う）が配設されている。ガードリングは、自身及びその周辺に空乏層を広げ耐圧を確保する。ガードリングの本数を増加させることにより、高絶縁耐圧化に対応でき、隣り合うガードリングの間隙ごとに電界を分散させ、半導体装置の中央から端部に向かって電界を徐々に緩和させる。そして、ガードリング、特に、ガードリングの角部への電界集中を防止するために、ガードリング上には導電材によるフィールド電極が形成されている。

また、パワー半導体装置には、複数のガードリングを取り囲むようにチャネルストッパが配設されている。チャネルストッパは、ガードリングによって半導体装置の中央に配置された能動領域から端部に向かって延びた空乏層をその端部に達しないように確実に止め、端部に電界が集中し耐圧が低下するのを抑制する。そして、チャネルストッパ、特に、チャネルストッパの角部への電界集中を防止するために、チャネルストッパ上には導電材によるストッパ電極が形成されている。

特開２００１−４４４１４号公報 特開２００７−３２４２６１号公報

近年、ガードリングとその周辺の空乏化をより確実に行うために、隣り合うガードリングの間隔よりも、隣り合うフィールド電極の間隔を狭く加工し、フィールド電極の電界効果によりフィールド電極直下の半導体基板表面の空乏化をアシストさせている。そして、フィールド電極の間隔を狭く加工するために、ドライエッチングが用いられている。

しかしながら、このドライエッチングの際に、チャネルストッパの一部がエッチングされる可能性があり、この場合、チャネルストッパで空乏層の半導体装置の端部への伸びを止めることができない。チャネルストッパの電位が所定の高電位に安定して設定できなくなるので、その高電界を複数のガードリングに確実に印加できず、耐圧が低下する場合があると考えられた。ドライエッチングによるチャネルストッパのエッチング量がばらついても、チャネルストッパで空乏層を確実に止められ高絶縁耐圧化できることが望ましい。

そこで、本発明の目的は、確実に高絶縁耐圧化できる半導体装置を提供することにある。

前記目的を達成するために、本発明は、
半導体基板の一方の主表面に形成された能動領域と、
前記能動領域を取り囲むように前記一方の主表面に第１導電型の複数のガードリングが形成されたガードリング領域と、
前記ガードリング領域を取り囲むように前記一方の主表面に第２導電型のチャネルストッパが形成されたチャネルストッパ領域と、
前記能動領域と前記ガードリング領域と前記チャネルストッパ領域に対向して、前記半導体基板の他方の主表面に形成された第１導電型の下面半導体層とを備え、
前記能動領域と前記複数のガードリングの内の最内周のガードリングとに跨り前記一方の主表面上に形成された第１絶縁膜と、
隣り合う２つの前記ガードリングに跨り前記主表面上に形成された第２絶縁膜と、
前記複数のガードリングの内の最外周のガードリングと前記チャネルストッパとに跨り前記一方の主表面上に形成された第３絶縁膜と、
前記能動領域に接合し、前記第１絶縁膜上に形成された第１電極と、
前記複数のガードリング毎に１つずつ接合し、前記第２絶縁膜上に形成された複数の第２電極と、
前記チャネルストッパに接合し、前記第３絶縁膜上に形成された第３電極と、
前記下面半導体層に接合する第４電極とを有する半導体装置であって、
前記チャネルストッパは、
前記一方の主表面に形成され、前記第３電極に接合し、前記半導体基板の側方に露出している第２導電型の第１半導体層と、
前記一方の主表面において前記第３絶縁膜に接し、前記第１半導体層の直下に配置され、前記半導体基板の側方に露出し、不純物濃度が前記第１半導体層より低く前記半導体基板より高い第２導電型の第２半導体層とを有することを特徴としている。

本発明によれば、確実に高絶縁耐圧化できる半導体装置を提供することができる。

本発明の実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ方向の矢視断面図である。 図２のチャネルストッパ領域周辺の拡大図（その１：第１半導体層の全部が残っている場合）である。 図２のチャネルストッパ領域周辺の拡大図（その２：第１半導体層の一部が残っている場合）である。 図２のチャネルストッパ領域周辺の拡大図（その３：第１半導体層と第２半導体層の一部が残っている場合）である。 主表面から第２半導体層の底面までの深さＸと主耐圧との関係を示すグラフである。

次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。ただし、本発明はここで取り上げた実施の形態に限定されることはない。すなわち、本実施形態では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を例に説明するが、本発明は、ＩＧＢＴ以外のパワー半導体装置、例えば、パワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）や、ダイオードにも適用できるのである。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略している。

（半導体装置の構造）
図１に、本発明の実施形態に係る半導体装置（ＩＧＢＴ）１００の平面図を示す。半導体装置１００の中央の能動領域１２には、エミッタ電極として機能する第１電極（上面主電極）５が設けられている。能動領域１２の第１電極（上面主電極）５を取り囲むように、複数本、図１では５本の第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅが、多重（５重）に設けられている。第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅは、能動領域１２を取り囲むガードリング領域１３に設けられている。そして、複数本の第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅを取り囲むように、１本の第３電極（ストッパ電極）７が、一回り設けられている。第３電極７は、能動領域１２とガードリング領域１３を取り囲む、半導体装置１００の最外周のチャネルストッパ領域１４に設けられている。

第１電極５と、複数の第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅの内の最内周の第２電極６ａとの間の領域には、第１絶縁膜８ａが設けられている。隣り合う第２電極６ａと６ｂの間の領域には、第２絶縁膜８ｂが設けられている。隣り合う第２電極６ｂと６ｃの間の領域には、第２絶縁膜８ｃが設けられている。隣り合う第２電極６ｃと６ｄの間の領域には、第２絶縁膜８ｄが設けられている。隣り合う第２電極６ｄと６ｅの間の領域には、第２絶縁膜８ｅが設けられている。複数の第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅの内の最外周の第２電極６ｅと、第３電極７との間の領域には、第３絶縁膜８ｆが設けられている。第３電極７の外側の領域には、チャネルストッパとなる第１半導体層４ａ又は第２半導体層４ｂが露出している。

図２に、図１のＡ−Ａ方向の矢視断面図を示す。前記能動領域１２には、実質的にＩＧＢＴとして機能する主機能素子部２が形成されている。なお、“ｎ”または“ｐ”を冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域を意味し、“ｎ”または“ｐ”に対して、上付きの“＋”または“−”は、その層または領域の多数キャリアの濃度（不純物濃度）が比較的高い、或いは比較的低いことを意味するものとする。

主機能素子部２では、ｎ⁻型の半導体基板１の一方の主表面（上面）Ｓ１に、ｐ型のベース層２１が形成されている。そして、互いに離れた一対のエミッタ層２２が、ベース層２１の中の前記主表面（上面）Ｓ１に形成されている。前記主表面（上面）Ｓ１上に、エミッタ層２２からベース層２１を経てｎ⁻型の半導体基板１に跨るように、一対のゲート絶縁膜２３が形成されている。対となるそれぞれのゲート絶縁膜２３の上には、ドープドポリシリコン等からなるゲート電極２４が形成されている。一対のゲート電極２４の内の一方のゲート電極２４は、第１絶縁膜８ａで覆われ、エミッタ電極として機能する第１電極（上面主電極）５から絶縁されている。一対のゲート電極２４の内の他方のゲート電極２４は、第４絶縁膜８ｇで覆われ、第１電極（上面主電極）５から絶縁されている。第１電極（上面主電極）５は、一対のエミッタ層２２の両方と、一対のエミッタ層２２に挟まれた前記主表面（上面）Ｓ１の領域のベース層２１とに接している。また、第１電極（上面主電極）５は、第１絶縁膜８ａ又は第４絶縁膜８ｇを介して、ゲート電極２４の上方に配置されている。

ｎ⁻型の半導体基板１の他方の主表面（下面）Ｓ２には、その全面に亘って、ｐ^＋型の下面半導体層（コレクタ層）９が形成されている。下面半導体層（コレクタ層）９には、その下面の全面に亘って、コレクタ電極として機能する第４電極（下面主電極）１０が形成されている。第４電極（下面主電極）１０は、下面半導体層（コレクタ層）９にオーミック接合している。

能動領域１２の外側（端部側）には、ガードリング領域１３が設けられている。ガードリング領域１３には、ｎ⁻型の半導体基板１の一方の主表面（上面）Ｓ１に、ｐ型（第１導電型）の複数（図２の例では５個）のガードリング３ａ〜３ｅが形成されている。ガードリング３ａ〜３ｅの下方には、ガードリング３ａ〜３ｅに対向するように、主表面（下面）Ｓ２に下面半導体層９が設けられている。

ガードリング領域１３の外側（端部側）には、チャネルストッパ領域１４が設けられている。チャネルストッパ領域１４には、ｎ⁻型の半導体基板１の一方の主表面（上面）Ｓ１に、チャネルストッパとして機能するｎ^＋型（第２導電型）の第１半導体層４ａとｎ型（第２導電型）の第２半導体層４ｂが形成されている。第２半導体層４ｂの下方には、第２半導体層４ｂに対向するように、主表面（下面）Ｓ２に下面半導体層９が設けられている。

第１半導体層４ａは、主表面（上面）Ｓ１に形成され、半導体基板１の上方と側方に露出している。第１半導体層４ａは、第２半導体層４ｂによって、ｎ⁻型の半導体基板１から分離している。第１半導体層４ａとｎ⁻型の半導体基板１の間に、第２半導体層４ｂが挟まっている。

第２半導体層４ｂは、第１半導体層４ａの直下に配置され、半導体基板１の側方に露出している。また、第２半導体層４ｂのガードリング領域１３側の端は、第１半導体層４ａのガードリング領域１３側の端より、ガードリング領域１３に近接している。第２半導体層４ｂは、ｎ⁻型の半導体基板１を介すことで、ガードリング３ｅから離れている。第２半導体層４ｂは、前記主表面（上面）Ｓ１から前記主表面（下面）Ｓ２に縦断する方向に第１半導体層４ａを取り囲んでいる。ｎ型の第２半導体層４ｂの不純物濃度は、ｎ^＋型の第１半導体層４ａの不純物濃度より低く、ｎ⁻型の半導体基板１の不純物濃度より高くなっている。

第１絶縁膜８ａは、能動領域１２から、複数のガードリング３ａ〜３ｅの内の最内周のガードリング３ａに跨り、前記主表面（上面）Ｓ１上に形成されている。

第２絶縁膜８ｂは、隣り合う２つのガードリング３ａと３ｂに跨り、前記主表面（上面）Ｓ１上に形成されている。第２絶縁膜８ｃは、隣り合う２つのガードリング３ｂと３ｃに跨り、前記主表面（上面）Ｓ１上に形成されている。第２絶縁膜８ｄは、隣り合う２つのガードリング３ｃと３ｄに跨り、前記主表面（上面）Ｓ１上に形成されている。第２絶縁膜８ｅは、隣り合う２つのガードリング３ｄと３ｅに跨り、前記主表面（上面）Ｓ１上に形成されている。

第３絶縁膜８ｆは、複数のガードリング３ａ〜３ｅの内の最外周のガードリング３ｅと、チャネルストッパとして機能する第１半導体層４ａと第２半導体層４ｂに跨り、前記主表面（上面）Ｓ１上に形成されている。第３絶縁膜８ｆは、前記主表面（上面）Ｓ１において、第１半導体層４ａと第２半導体層４ｂに接している。

複数の第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅは、複数のガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅ毎に１つずつオーミック接合し、第２絶縁膜８ｂ、８ｃ、８ｄ、８ｅ上に形成されている。

第２電極６ａは、前記主表面（上面）Ｓ１上でガードリング３ａにオーミック接合している。かつ、第２電極６ａは、第１絶縁膜８ａと第２絶縁膜８ｂ上に形成されている。第２電極６ｂは、前記主表面（上面）Ｓ１上でガードリング３ｂにオーミック接合している。かつ、第２電極６ｂは、第２絶縁膜８ｂと８ｃ上に形成されている。第２電極６ｃは、前記主表面（上面）Ｓ１上でガードリング３ｃにオーミック接合している。かつ、第２電極６ｃは、第２絶縁膜８ｃと８ｄ上に形成されている。第２電極６ｄは、前記主表面（上面）Ｓ１上でガードリング３ｄにオーミック接合している。かつ、第２電極６ｄは、第２絶縁膜８ｄと８ｅ上に形成されている。第２電極６ｅは、前記主表面（上面）Ｓ１上でガードリング３ｅにオーミック接合している。かつ、第２電極６ｅは、第２絶縁膜８ｅと第３絶縁膜８ｆ上に形成されている。

第３電極（ストッパ電極）７は、前記主表面（上面）Ｓ１上で第１半導体層４ａ（チャネルストッパ）にオーミック接合している。第３電極７は、第３絶縁膜８ｆ上に形成されている。

このような半導体装置１００に対し、例えば、第１電極（上面主電極）５を０（ゼロ）Ｖに設定し、第４電極（下面主電極）１０に１２００Ｖを印加する。第４電極（下面主電極）１０にオーミック接合する下面半導体層（コレクタ層）９と、チャネルストッパの第１半導体層４ａと第２半導体層４ｂとは、順バイアスの状態となり、チャネルストッパの第１半導体層４ａ、第２半導体層４ｂは、第４電極（下面主電極）１０（下面半導体層（コレクタ層）９）と略同電位の略１２００Ｖとなる。

一方、０（ゼロ）Ｖに設定された第１電極（上面主電極）５にオーミック接合するｐ型のベース層２１と、１２００Ｖに昇圧されたチャネルストッパの第１半導体層４ａ、第２半導体層４ｂとは、逆バイアスの状態になる。ベース層２１と第２半導体層４ｂの間には、複数のガードリング３ａ〜３ｅが設けられている。前記逆バイアスの状態により、ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅは、自身及びその周辺に空乏層を広げる。ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅ毎に空乏層を形成することで、隣り合うガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅの間隙毎に電界（電圧）を分散させ、強電界を徐々に緩和させる。具体的に、各ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅの電位は、それぞれ略２００Ｖ、略４００Ｖ、略６００Ｖ、略８００Ｖ、略１０００Ｖとなる。なお、本実施形態では、ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅが５本の場合を例示しているが、５本に限定されるものではなく、耐圧設計に応じて適宜選択されるものである。

ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅにオーミック接合する第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅの電位も、それぞれ略２００Ｖ、略４００Ｖ、略６００Ｖ、略８００Ｖ、略１０００Ｖとなる。

第１電極（上面主電極）５、第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅ、第３電極（ストッパ電極）７は、絶縁膜８ａ〜８ｆを介した電界効果により、半導体基板１に形成される空乏層を拡げ、ベース層２１、ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅ、チャネルストッパの第１半導体層４ａと第２半導体層４ｂの、角部に掛かる電界集中を緩和する役割を果たす。そのため、絶縁膜８ａ〜８ｆの上をできるだけ第１電極（上面主電極）５、第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅ、第３電極（ストッパ電極）７で覆うことが好ましい。しかし、隣接する電極間には電位差が存在することから必要最低限の幅の間隙による絶縁が要求されることになる。このような要求に対し、電極のサイドエッチ量が少なく、加工精度の高いドライエッチングが利用される。ドライエッチングの詳細については後記する。

なお、本実施形態では、半導体基板１として、ｎ⁻型の半導体基板を用いた場合を説明したが、これに限らず、ｐ⁻型の半導体基板を用いてもよい。この場合、他部分の導電型のｐ型とｎ型を全て逆にすればよい。

（半導体装置の製造方法）
本発明の実施形態に係る半導体装置の製造方法は、結果として所望の構造が形成できれば、その製造方法に特段の限定は無く従前の方法を用いることができる。後記では一例を挙げて本発明の実施形態に係る半導体装置の製造方法を説明するが、説明のない工程については、従前の方法を用いることができるのである。

まず、能動領域１２のベース層２１とエミッタ層２２と、チャネルストッパ領域１４の第１半導体層４ａと第２半導体層４ｂの形成について説明する。最初に、ｐ型のベース層２１用のホトレジストパターンを設けて不純物としてボロン（Ｂ）をイオン注入し、次に、ｎ型の第２半導体層４ｂ用のホトレジストパターンを設けて不純物としてリン（Ｐ）をイオン注入し、その後、熱処理して不純物を活性化させる。これにより、ｐ型のベース層２１とｎ型の第２半導体層４ｂを形成できる。ｎ^＋型のエミッタ層２２とｎ^＋型の第１半導体層４ａ兼用のホトレジストパターンを設けて不純物として砒素（Ａｓ）をイオン注入し、その後、熱処理して不純物を活性化させる。これにより、ｎ^＋型のエミッタ層２２とｎ^＋型の第１半導体層４ａを形成できる。

次に、ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅと下面半導体層９を形成し、第１絶縁膜８ａ、第２絶縁膜８ｂ、８ｃ、８ｄ、８ｅ、第３絶縁膜８ｆ、第４絶縁膜８ｇを、主表面（上面）Ｓ１上に形成する。

次に、主表面（上面）Ｓ１上に、第１電極（上面主電極、エミッタ電極）５と、第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極（ストッパ電極）７を、前記ドライエッチングにより形成し、最後に、主表面（下面）Ｓ２上に、第４電極（下面主電極、コレクタ電極）１０を形成する。なお、第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７は、その素材として従前のものを利用することができるが、アルミニウム（Ａｌ）もしくはアルミニウムにケイ素（Ｓｉ）および/または銅（Ｃｕ）が添加された合金を用いることは好ましい。また、必要に応じて、第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７の下部にバリアメタル層を形成してもよい。バリアメタル層の素材としては、二珪化モリブデン（ＭｏＳｉ_２）、チタン・タングステン合金（ＴｉＷ）、窒化チタン（ＴｉＮ）またはチタン（Ｔｉ）を用いることが好ましい。

第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７は、厚さが３〜７μｍと厚いため、ホトレジストパターンをマスクに、ウェットエッチでハーフエッチした後に、異方性のドライエッチングにより形成する。異方性のドライエッチングを使用することでホトレジストパターンと同寸法で、第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７をエッチングすることができるため、電極間隔を精度良く形成することができる。

図３に、図２のチャネルストッパ領域１４周辺の拡大図を示す。前記ドライエッチングで、第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７をエッチングする際には、電極間を確実に分離するため、オーバーエッチングを行う。このため、第１半導体層４ａは、前記ドライエッチングによって露出した後も、オーバーエッチングによって、更にエッチングされることになる。

この結果、図４に示すように、第１半導体層４ａを詳細に記載すると、オーバーエッチングにより、第１半導体層４ａの一部がエッチングされ、主表面（上面）Ｓ１からの深さＹの段差が生じている。そして、前記ドライエッチングのエッチング条件の変動により、オーバーエッチングによるエッチング量が増加した場合には、図５に示すように、段差の底面は、第２半導体層４ｂに達し、第２半導体層４ｂが主表面（上面）Ｓ１側に露出する。

ただ、主表面（上面）Ｓ１から第２半導体層４ｂの底面までの深さＸは、２μｍ以上に設定されているので、エッチング条件がばらついても、オーバーエッチングにより、段差の深さＹが、第２半導体層４ｂの底面に達することはない。

図６のグラフに、主表面（上面）Ｓ１から第２半導体層４ｂの底面までの深さＸと、半導体装置１００の主耐圧との関係を示す。この関係は、発明者らがシミュレーション解析と実証試験により得られた結果である。主耐圧の必要最小耐圧Ｖｍｉｎを確保するためには、主表面（上面）Ｓ１から第２半導体層４ｂの底面までの深さＸを、２μｍより小さい最小深さＸｍｉｎ以上に設定すればよいことがわかる。しかし、エッチング条件がばらつくと、段差の深さＹが最小深さＸｍｉｎを下回る場合があると考えられる。そこで、エッチング条件がばらついて段差の深さＹが最大になった場合でも（Ｙ＝Ｙｍａｘ）、深さＹが最小深さＸｍｉｎに達しないように、深さＸを２μｍ以上に設定している。なお、２μｍ以上の深さＸは、厚さが３〜７μｍの第３電極７等のオーバーエッチングに対応した深さＸであるので、深さＸは、第３電極７等の厚さに応じて適宜変更されることになる。

図５のように、段差の深さＹが第１半導体層４ａの深さより深くなっても、側方に露出するように半導体装置１００の端部（端面）に第２半導体層４ｂが配置されているので、半導体装置１００の端部（端面）に沿って、下面半導体層９から、ｎ⁻型の半導体基板１を経て、第２半導体層４ｂまで、高電位の等電位に設定することができ、ガードリング３ｅから伸びる空乏層が、ｎ⁻型の半導体基板１における半導体装置１００の端部（端面）に達するのを防止することができる。そして、半導体装置１００の耐圧の低下を抑制することができる。そして、図４のように、段差の深さＹが第１半導体層４ａの深さより浅く、半導体装置１００の端部（端面）に第２半導体層４ｂだけでなく第１半導体層４ａが配置されていれば、図５の場合以上に、ガードリング３ｅから伸びる空乏層が、ｎ⁻型の半導体基板１における半導体装置１００の端部（端面）に達するのを防止することができ、半導体装置１００の耐圧の低下を抑制することができる。逆に、図５の場合は、図４の場合に比べて、側方に露出する第１半導体層４ａの端面が、半導体装置１００の端部（端面）や第２半導体層４ｂの端面より、半導体装置１００の内側にシフトしたと考えられる。したがって、第１半導体層４ａの端面も、第２半導体層４ｂを介して、高電位の等電位に設定することができ、ガードリング３ｅから伸びる空乏層が、半導体装置１００の端部（端面）に達するのを防止することができるのである。

１ 半導体基板
２ 主機能素子部
３ａ、３ｂ、３ｃ、３ｄ、３ｅ ガードリング
４ａ 第１半導体層（チャネルストッパ）
４ｂ 第２半導体層（チャネルストッパ）
５ 第１電極（上面主電極、エミッタ電極）
６ａ、６ｂ、６ｃ、６ｄ、６ｅ 第２電極（フィールド電極）
７ 第３電極（ストッパ電極）
８ａ 第１絶縁膜
８ｂ、８ｃ、８ｄ、８ｅ 第２絶縁膜
８ｆ 第３絶縁膜
８ｇ 第４絶縁膜
９ 下面半導体層（コレクタ層）
１０ 第４電極（下面主電極、コレクタ電極）
１２ 能動領域
１３ ガードリング領域
１４ チャネルストッパ領域
２１ ベース層
２２ エミッタ層
２３ ゲート絶縁膜
２４ ゲート電極
１００ （パワー）半導体装置
Ｓ１ 主表面（上面）
Ｓ２ 主表面（下面）

Claims (2)

1. 半導体基板の一方の主表面に形成された能動領域と、
   前記能動領域を取り囲むように前記一方の主表面に第１導電型の複数のガードリングが形成されたガードリング領域と、
   前記ガードリング領域を取り囲むように前記一方の主表面に第２導電型のチャネルストッパが形成されたチャネルストッパ領域と、
   前記能動領域と前記ガードリング領域と前記チャネルストッパ領域に対向して、前記半導体基板の他方の主表面に形成された第１導電型の下面半導体層とを備え、
   前記能動領域と前記複数のガードリングの内の最内周のガードリングとに跨り前記一方の主表面上に形成された第１絶縁膜と、
   隣り合う２つの前記ガードリングに跨り前記主表面上に形成された第２絶縁膜と、
   前記複数のガードリングの内の最外周のガードリングと前記チャネルストッパとに跨り前記一方の主表面上に形成された第３絶縁膜と、
   前記能動領域に接合し、前記第１絶縁膜上に形成された第１電極と、
   前記複数のガードリング毎に１つずつ接合し、前記第２絶縁膜上に形成された複数の第２電極と、
   前記チャネルストッパに接合し、前記第３絶縁膜上に形成された第３電極と、
   前記下面半導体層に接合する第４電極とを有する半導体装置であって、
   前記チャネルストッパは、
   前記一方の主表面に形成され、前記第３電極に接合し、前記半導体基板の側方に露出している第２導電型の第１半導体層と、
   前記一方の主表面において前記第３絶縁膜に接し、前記第１半導体層の直下に配置され、前記半導体基板の側方に露出し、不純物濃度が前記第１半導体層より低く前記半導体基板より高い第２導電型の第２半導体層とを有することを特徴とする半導体装置。
2. 前記一方の主表面から前記第２半導体層の底面までの深さは、２μｍ以上あることを特徴とする請求項１に記載の半導体装置。

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