JP2010153435A - 薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置 - Google Patents

Abstract

【課題】工程を簡素化することが可能な薄膜トランジスタの製造方法を提供する。
【解決手段】ゲート絶縁膜１３の上に、チャネル形成予定領域３１Ａ、ソース電極形成予定領域３２ＳＡおよびドレイン電極形成予定領域３２ＤＡを含む形状の酸化物半導体膜３０を、その全体がチャネル形成予定領域３１Ａのキャリア密度と同じキャリア密度を有するように形成する。チャネル形成予定領域３１Ａの上に、伝熱を抑えるマスク３３を形成し、酸化物半導体膜３０を大気中で１００℃以上２００℃以下の温度で加熱する。チャネル形成予定領域３１Ａは、マスク３３により伝熱が抑えられ、加熱前のキャリア密度が維持されたチャネル領域となる。一方、酸化物半導体膜３０のマスク３３で覆われていない領域は、加熱により酸素欠損などが生じて、高キャリア密度・低抵抗のソース電極領域およびドレイン電極領域となる。
【選択図】図６

Description

本発明は、酸化物半導体を用いた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）の製造方法、薄膜トランジスタおよびこれを備えた表示装置に関する。

従来、薄膜トランジスタのチャネル層には、シリコン（Ｓｉ）に代表される半導体が用いられ、ドナーまたはアクセプタなどのイオンインプランテーションによりキャリア密度の制御が行われている。また、近年では、このシリコンと比較して電子移動度が大きく、優れた電気特性を有する半導体として、酸化亜鉛（ＺｎＯ）等の金属酸化物を主成分とした半導体（以下、酸化物半導体という）が注目されている。酸化物半導体は、薄膜トランジスタのチャネル層への適用も検討されている（例えば、特許文献１参照。）。
特開２００７−７３６９７号公報

しかしながら、特許文献１のような従来の薄膜トランジスタでは、ゲート電極、ゲート絶縁膜、酸化物半導体よりなるチャネル層、およびソース・ドレイン電極を、それぞれ個別の工程で成膜およびパターニングする必要があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、工程を簡素化することが可能な薄膜トランジスタの製造方法、簡素な工程で製造可能な薄膜トランジスタおよびこれを備えた表示装置を提供することにある。

本発明による薄膜トランジスタの製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）基板上に、ゲート電極およびゲート絶縁膜を順に形成する工程
（Ｂ）ゲート絶縁膜の上に、チャネル形成予定領域、ソース電極形成予定領域およびドレイン電極形成予定領域を含む形状の酸化物半導体膜を、前記酸化物半導体膜の全体がチャネル形成予定領域のキャリア密度と同じキャリア密度を有するように形成する工程
（Ｃ）チャネル形成予定領域の上に、伝熱を抑えるマスクを形成する工程
（Ｄ）酸化物半導体膜を大気中で加熱することにより、酸化物半導体膜のマスクで覆われていない領域のキャリア密度を、チャネル形成予定領域のキャリア密度よりも高くする工程

本発明による薄膜トランジスタは、以下の（Ａ）〜（Ｃ）の構成要件を備えたものである。
（Ａ）酸化物半導体よりなるチャネル領域、並びにチャネル領域と同じ酸化物半導体により構成され、チャネル領域よりも高いキャリア密度を有するソース電極領域およびドレイン電極領域を含む酸化物半導体膜
（Ｂ）ゲート絶縁膜
（Ｃ）ゲート電極

本発明による表示装置は、薄膜トランジスタおよび画素を備え、薄膜トランジスタは、上記本発明の薄膜トランジスタにより構成されたものである。

本発明の薄膜トランジスタの製造方法では、まず、基板上に、ゲート電極およびゲート絶縁膜が順に形成される。次いで、このゲート絶縁膜の上に、チャネル形成予定領域、ソース電極形成予定領域およびドレイン電極形成予定領域を含む形状の酸化物半導体膜が形成される。その際、酸化物半導体膜は、その全体がチャネル形成予定領域のキャリア密度と同じキャリア密度を有するように形成される。続いて、チャネル形成予定領域の上に、伝熱を抑えるマスクが形成される。そののち、酸化物半導体膜が大気中で加熱される。このとき、チャネル形成予定領域は、マスクにより伝熱が抑えられ、加熱前のキャリア密度が維持されたチャネル領域となる。一方、酸化物半導体膜のマスクで覆われていない領域は、加熱により酸素欠損などが生じて、キャリア密度が高くなり、抵抗値も低下して、ソース電極領域およびドレイン電極領域となる。

本発明の薄膜トランジスタでは、酸化物半導体膜が、同一の酸化物半導体よりなるチャネル領域、並びにソース電極領域およびドレイン電極領域を含んでおり、ソース電極領域およびドレイン電極領域のキャリア密度がチャネル領域よりも高くなっているので、簡素な工程で製造可能でありながら、ソース電極領域およびドレイン電極領域には電極として十分な機能をもたせることが可能となる。

本発明の表示装置では、上記本発明の薄膜トランジスタによって画素が駆動され、画像表示がなされる。

本発明の薄膜トランジスタの製造方法によれば、チャネル形成予定領域、ソース電極形成予定領域およびドレイン電極形成予定領域を含む形状の酸化物半導体膜を、その全体がチャネル形成予定領域のキャリア密度と同じキャリア密度を有するように形成し、チャネル形成予定領域の上に、伝熱を抑えるマスクを形成したのち、酸化物半導体膜を大気中で加熱することにより、酸化物半導体膜のマスクで覆われていない領域のキャリア密度を、チャネル形成予定領域のキャリア密度よりも高くするようにしたので、簡素な工程で酸化物半導体膜にチャネル領域、並びにソース電極領域およびドレイン電極領域を形成することが可能となる。

本発明の薄膜トランジスタ、または本発明の表示装置によれば、酸化物半導体膜が、酸化物半導体よりなるチャネル領域と、このチャネル領域と同じ酸化物半導体により構成され、チャネル領域よりも高いキャリア密度を有するソース電極領域およびドレイン電極領域とを含むようにしたので、薄膜トランジスタを簡素な工程で製造することが可能となる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．薄膜トランジスタ
２．適用例

＜薄膜トランジスタ＞
図１は、本発明の一実施の形態に係る薄膜トランジスタ１の断面構造を表すものである。薄膜トランジスタ１は、例えば液晶ディスプレイや有機ＥＬ（Electro Luminescence）ディスプレイなどの駆動素子として機能し、例えばボトムゲート型の構造（逆スタガー構造）を有している。

薄膜トランジスタ１は、基板１１上の選択的な領域にゲート電極１２を有し、このゲート電極１２の上に、ゲート絶縁膜１３を間にして酸化物半導体膜３０が形成されたものである。この酸化物半導体膜３０は、チャネル領域３１、ソース電極領域３２Ｓおよびドレイン電極領域３２Ｄを含んでいる。

基板１１は、ガラス基板やプラスチックフィルムなどにより構成されている。プラスチック材料としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などが挙げられる。後述のスパッタ法において、基板１１を加熱することなく酸化物半導体膜３０を成膜するため、安価なプラスチックフィルムを用いることができる。

ゲート電極１２は、薄膜トランジスタ１にゲート電圧を印加するための電極である。このゲート電極１２は、例えばＩＴＯ（酸化インジウム錫）、ＡＺＯ（アルミニウムドープ酸化亜鉛）、ＧＺＯ（ガリウムドープ酸化亜鉛）などの透明導電膜から構成されている。ゲート電極１２の厚みは、例えば５０ｎｍ〜２００ｎｍである。

ゲート絶縁膜１３は、シリコン酸化膜、シリコン窒化膜またはシリコン窒化酸化膜などにより構成され、厚みは例えば５０ｎｍ〜２００ｎｍである。

酸化物半導体膜３０は、チャネル領域３１と、ソース電極領域３２Ｓおよびドレイン電極領域３２Ｄを含んでいる。チャネル領域３１は、酸化亜鉛を主成分とする透明な酸化物半導体、例えばアルミニウムがドープされたＡＺＯ、またはガリウムがドープされたＧＺＯにより構成されている。ソース電極領域３２Ｓおよびドレイン電極領域３２Ｄは、チャネル領域３１と同じ酸化物半導体、例えばＡＺＯまたはＧＺＯにより構成され、チャネル領域３１とは異なるキャリア密度を有している。これにより、この薄膜トランジスタ１では、チャネル層とソース電極およびドレイン電極とを個別の工程で形成する必要がなくなっており、簡素な工程で製造することが可能となっている。

具体的には、ソース電極領域３２Ｓおよびドレイン電極領域３２Ｄのキャリア密度は、例えば１．０×１０^１９／ｃｍ^３以上１．０×１０^２１／ｃｍ^３未満、チャネル領域３１のキャリア密度は、例えば１．０×１０^１３／ｃｍ^３以上１．０×１０^１８／ｃｍ^３未満であることが好ましい。酸化物半導体膜３０の厚みは例えば２０ｎｍ〜２００ｎｍである。

この薄膜トランジスタ１は、例えば次のようにして製造することができる。

すなわち、まず、基板１１上の全面に例えばスパッタ法や蒸着法を用いて、ゲート電極１２の材料となる透明導電膜を形成する。次いで、図２に示したように、基板１１上に形成した透明導電膜を、例えばフォトリソグラフィ法を用いてパターニングすることにより、ゲート電極１２を形成する。

続いて、同じく図２に示したように、基板１１上に、ゲート電極１２を覆うようにして、上述した材料よりなるゲート絶縁膜１３を例えばスパッタ法を用いて形成する。

そののち、同じく図２に示したように、ゲート絶縁膜１３上に、上述した材料および厚みからなる酸化物半導体膜３０を、その全体がチャネル形成予定領域３１Ａのキャリア密度と同じキャリア密度を有するように形成する。酸化物半導体膜３０は、例えばスパッタ法を用いて形成することが好ましい。スパッタ法としては、ＤＣ（直流）スパッタ法が望ましく、この際、例えば図３に示したようなＤＣスパッタ装置２を利用することができる。

ＤＣスパッタ装置２は、電源２０、真空チャンバー２１、排気ポンプ２２、基板ホルダ２３、ターゲット装着台２４およびこれらの駆動制御を行う制御装置（図示せず）を備えたＤＣマグネトロンスパッタ装置である。このＤＣスパッタ装置２では、基板ホルダ２３に被成膜対象としての基板Ａを、ターゲット装着台２４上に成膜原料となるターゲットＢを、それぞれ互いに向かい合うように設置できるようになっている。

電源２０は、直流電圧Ｖdcを出力する直流電源である。真空チャンバー２１には、反応性ガスやスパッタリングガスをチャンバー内部へ導入するためのガス導入口２５が設けられている。ここでは、反応性ガスとして酸素ガス、スパッタリングガスとしてはアルゴンガスをそれぞれ用いる。ガス導入口２５は、Ｏ₂ガス流量コントローラ２５ａおよびＡｒガス流量コントローラ２５ｂを介して、酸素ガス供給源およびアルゴンガス供給源（いずれも図示せず）に接続されている。これらの酸素ガスおよびアルゴンガスは、混合ガスとして真空チャンバー２１内に導入される。排気ポンプ２２は、ゲートバルブ２２ａと共に真空チャンバー２１の排気を行うものである。ターゲット装着台２４の下方には、カソード冷却水を循環させるための冷却管２６や、図示しない磁石などが配設されている。

このようなＤＣスパッタ装置２を用いて、酸化物半導体膜３０を成膜する際には、まず、基板ＡおよびターゲットＢを上述した所定の位置に設置する。このとき、基板Ａとして、ゲート電極１２およびゲート絶縁膜１３が形成された基板１１を用いると共に、ターゲットＢとして、例えば酸化亜鉛にアルミナ（Ａｌ₂Ｏ₃）を２重量％ドープしたＡＺＯ焼成体を使用する。続いて、真空チャンバー２１内を、真空度が例えば１．０×１０^-4Ｐａ以下となるまで排気したのち、酸素とアルゴンとの混合ガスを真空チャンバー２１内に導入する。このとき、ＤＣスパッタ装置２内における酸素ガスの比率を例えば１．０％〜５．０％程度とし、この比率を例えばＭＦＣ（Mass Flow Controller）を用いて成膜中一定に保つようにする。

次いで、基板ＡとターゲットＢとの間に直流電圧Ｖdcを印加する。この際、ＤＣパワー（電力）を、所望のキャリア密度Ｄに応じて設定することが好ましい。例えば、酸化物半導体膜３０の全体がチャネル形成予定領域３１Ａのキャリア密度と同じキャリア密度を有するようにするためには、ＤＣパワーを、チャネル形成予定領域３１Ａのキャリア密度に応じて設定する。ここで、ＤＣパワーとキャリア密度Ｄとの間には相関があり、この関係は線形性（比例関係）を示す。その一例を図４に示す。具体的には、キャリア密度Ｄを１．０×１０^１３／ｃｍ^３以上１．０×１０^１８／ｃｍ^３以下とするためには、そのキャリア密度Ｄの値に応じてＤＣパワーを５０Ｗ以上５００Ｗ以下の範囲で選択すればよい。例えば、チャネル領域３１またはチャネル形成予定領域３１Ａとして好適なキャリア密度Ｄ（１．０×１０^１６／ｃｍ^３）を得るためには、ＤＣパワーを約２５０Ｗに設定すればよい。

これに対して、従来では、このキャリア密度を、スパッタ法における酸素ガスの流量（分圧）を調節することにより制御する手法が用いられていた。この手法は、キャリア密度と酸素分圧との間に相関があることを利用したものであるが、キャリア密度と酸素分圧との関係は、一般に曲線となり、線形性に欠けるものである。本実施の形態では、ＤＣパワーとキャリア密度Ｄとの比例関係を利用することにより、従来に比べキャリア密度Ｄを制御し易くなる。

また、従来のように酸素分圧によってキャリア密度を制御する場合には、ＭＦＣを用いて酸素流量を調節する必要があるため、その制御結果がＭＦＣの精度に左右され易い。この点、本実施の形態では、ＤＣパワーの調節によりキャリア密度Ｄを制御するため、制御結果がスパッタ装置以外の機器の精度に左右されにくい。以上により、プロセスの再現性を向上させることが可能となる。

このような電圧印加により、基板ＡとターゲットＢとの間にはプラズマ放電Ｐが生じ、このプラズマ放電Ｐにより、ターゲットＢの粒子が弾き飛ばされて基板Ａの表面、すなわち基板１１上のゲート絶縁膜１３の表面に付着する。これにより、ＡＺＯよりなる酸化物半導体膜３０を形成する。

そののち、図５に示したように、成膜した酸化物半導体膜３０を、例えばフォトリソグラフィ法を用いて、チャネル形成予定領域３１Ａと、ソース電極形成予定領域３２ＳＡおよびドレイン電極形成予定領域３２ＤＡとを含む形状にパターニングする。

酸化物半導体膜３０をパターニングしたのち、図６に示したように、酸化物半導体膜３０のチャネル形成予定領域３１Ａの上にマスク３３を形成する。マスク３３は、後述する加熱工程においてチャネル形成予定領域３１Ａへの伝熱を抑えるものであり、熱抵抗が高く、加工性に優れた材料を用いることが望ましい。具体的には、マスク３３は、例えばフォトレジストにより構成することが好ましい。フォトレジストは容易にパターニングが可能であり、工程を簡単にすることができるからである。なお、マスク３３は、印刷法により形成してもよい。また、マスク３３は、スパッタ，真空蒸着あるいはＣＶＤなどの真空成膜により絶縁膜を形成したのち、この絶縁膜上にフォトレジスト膜を形成し、このフォトレジスト膜を用いたフォトリソグラフィを行って絶縁膜をパターニングすることにより形成するようにしてもよい。

マスク２３を形成したのち、図７に示したように、ゲート電極１２，ゲート絶縁膜１３および酸化物半導体膜３０を形成した基板１１を炉３４内に設置し、大気中で加熱する。加熱の温度は例えば１００℃以上２００℃以下とすることが好ましい。このとき、チャネル形成予定領域３１Ａは、マスク３３により伝熱が抑えられ、図８に示したように、加熱前のキャリア密度が維持されたチャネル領域３１となる。一方、酸化物半導体膜３０のマスク３３で覆われていない領域、すなわちソース電極形成予定領域３２ＳＡおよびドレイン電極形成予定領域３２ＤＡは、加熱により酸素欠損などが生じて、キャリア密度が高くなり、抵抗値も低下して、ソース電極領域３２Ｓおよびドレイン電極領域３２Ｄとなる。

図９は、加熱前と、１００℃で加熱した後との、酸化物半導体膜３０のマスク３３で覆われていない領域のキャリア密度の変化を表したものである。図９から分かるように、加熱前にはＤＣパワーとキャリア密度Ｄとの相関関係は線形性（比例関係）を示すのに対して、１００℃で加熱した後には、ＤＣパワーによらず一様に１．０×１０^１９／ｃｍ^３以上の高キャリア密度となる。

具体的には、酸化物半導体膜３０を大気中で加熱する工程を行うことにより、酸化物半導体膜３０のマスク３３で覆われていない領域のキャリア密度を、例えば１．０×１０^１９／ｃｍ^３以上１．０×１０^２１／ｃｍ^３未満、チャネル形成予定領域３１Ａ（すなわち、チャネル領域３１）のキャリア密度を、例えば１．０×１０^１３／ｃｍ^３以上１．０×１０^１８／ｃｍ^３未満とすることが好ましい。

そののち、基板１１を炉３４から取り出し、同じく図８に示したように、マスク３３を除去する。なお、マスク３３は必ずしも除去する必要はなく、残しておいてもよい。以上により、図１に示した薄膜トランジスタ１を完成する。

この薄膜トランジスタ１では、図示しない配線層を通じてゲート電極１２に所定のしきい値電圧以上の電圧（ゲート電圧）が印加されると、ソース電極領域３２Ｓとドレイン電極領域３２Ｄとの間のチャネル領域３１中に電流（ドレイン電流）が生じる。

このように本実施の形態では、チャネル形成予定領域３１Ａ、ソース電極形成予定領域３２ＳＡおよびドレイン電極形成予定領域３２ＤＡを含む形状の酸化物半導体膜３０を、その全体がチャネル形成予定領域３１Ａのキャリア密度と同じキャリア密度を有するように形成し、チャネル形成予定領域３１Ａの上に、伝熱を抑えるマスク３３を形成したのち、酸化物半導体膜３０を大気中で加熱することにより、酸化物半導体膜３０のマスク３３で覆われていない領域のキャリア密度を、チャネル形成予定領域３１Ａのキャリア密度よりも高くするようにしたので、チャネル層とソース電極およびドレイン電極とを個別の工程で形成する必要をなくし、簡素な工程で酸化物半導体膜３０にチャネル領域３１、並びにソース電極領域３２Ｓおよびドレイン電極領域３２Ｄを形成することが可能となる。よって、薄膜トランジスタ１を簡素な工程で製造することが可能となる。また、ソース電極およびドレイン電極の材料や製造プロセスを新規に開発する時間を省くことも可能となる。

＜適用例＞
図１０は、この薄膜トランジスタ１を駆動素子として備えた表示装置の回路構成を表すものである。表示装置４０は、例えば液晶ディスプレイや有機ＥＬディスプレイなどであり、駆動パネル５０上に、マトリクス状に配設された複数の画素１０Ｒ，１０Ｇ，１０Ｂと、これらの画素１０Ｒ，１０Ｇ，１０Ｂを駆動するための各種駆動回路とが形成されたものである。画素１０Ｒ，１０Ｇ，１０Ｂはそれぞれ、赤色（Ｒ：Red），緑色（Ｇ：Green）および青色（Ｂ：Blue）の色光を発する液晶表示素子や有機ＥＬ素子などである。これら３つの画素１０Ｒ，１０Ｇ，１０Ｂを一つのピクセルとして、複数のピクセルにより表示領域１１０が構成されている。駆動パネル５０上には、駆動回路として、例えば映像表示用のドライバである信号線駆動回路１２０および走査線駆動回路１３０と、画素駆動回路１５０とが配設されている。この駆動パネル５０には、図示しない封止パネルが貼り合わせられ、この封止パネルにより画素１０Ｒ，１０Ｇ，１０Ｂおよび上記駆動回路が封止されている。

図１１は、画素駆動回路１５０の等価回路図である。画素駆動回路１５０は、上記薄膜トランジスタ１として、トランジスタＴｒ１，Ｔｒ２が配設されたアクティブ型の駆動回路である。トランジスタＴｒ１，Ｔｒ２の間にはキャパシタＣｓが設けられ、第１の電源ライン（Ｖcc）および第２の電源ライン（ＧＮＤ）の間において、画素１０Ｒ（または画素１０Ｇ，１０Ｂ）がトランジスタＴｒ１に直列に接続されている。このような画素駆動回路１５０では、列方向に信号線１２０Ａが複数配置され、行方向に走査線１３０Ａが複数配置されている。各信号線１２０Ａは、信号線駆動回路１２０に接続され、この信号線駆動回路１２０から信号線１２０Ａを介してトランジスタＴｒ２のソース電極に画像信号が供給されるようになっている。各走査線１３０Ａは走査線駆動回路１３０に接続され、この走査線駆動回路１３０から走査線１３０Ａを介してトランジスタＴｒ２のゲート電極に走査信号が順次供給されるようになっている。このような表示装置４０は、例えば次の適用例２〜６に示した電子機器に搭載することができる。

＜適用例２＞
図１２は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有している。

＜適用例３＞
図１３は、デジタルスチルカメラの外観を表したものである。このデジタルスチルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有している。

＜適用例４＞
図１４は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有している。

＜適用例５＞
図１５は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。

＜適用例６＞
図１６は、携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。

以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、薄膜トランジスタとして、ボトムゲート構造を例に挙げて説明したが、これに限定されず、トップゲート構造であってもよい。

また、例えば、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。

更に、本発明は、液晶ディスプレイおよび有機ＥＬディスプレイのほか、無機エレクトロルミネッセンス素子、またはエレクトロデポジション型もしくエレクトロクロミック型の表示素子などの他の表示素子を用いた表示装置にも適用可能である。

本発明の一実施の形態に係る薄膜トランジスタの構造を表す断面図である。 図１に示した薄膜トランジスタの製造方法を工程順に表す断面図である。 図１に示した酸化物半導体膜を形成する際に用いるＤＣスパッタ装置の概略構成を表す模式図である。 ＤＣパワーとキャリア密度との関係を表す特性図である。 図２に続く工程を表す断面図である。 図５に続く工程を表す断面図である。 図６に続く工程を表す断面図である。 図７に続く工程を表す断面図である。 加熱前と、１００℃で加熱した後との、酸化物半導体膜のマスクで覆われていない領域のキャリア密度の変化を表す図である。 適用例１に係る表示装置の回路構成を表す図である。 図１０に示した画素駆動回路の一例を表す等価回路図である。 適用例２の外観を表す斜視図である。 （Ａ）は適用例３の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例４の外観を表す斜視図である。 適用例５の外観を表す斜視図である。 （Ａ）は適用例６の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。

符号の説明

１…薄膜トランジスタ、２…ＤＣスパッタ装置、１１…基板、１２…ゲート電極、１３…ゲート絶縁膜、３０…酸化物半導体膜、３１…チャネル領域、３１Ａ…チャネル形成予定領域、３２Ｓ…ソース電極領域、３２ＳＡ…ソース電極形成予定領域、３２Ｄ…ドレイン電極領域、３２ＤＡ…ドレイン電極形成予定領域、３３…マスク、４０…表示装置、５０…駆動パネル、１０Ｒ，１０Ｇ，１０Ｂ…画素、１１０…表示領域、１２０…信号線駆動回路、１３０…走査線駆動回路、１５０…画素駆動回路、Ｔｒ１，Ｔｒ２…トランジスタ。

Claims (10)

1. 基板上に、ゲート電極およびゲート絶縁膜を順に形成する工程と、
   前記ゲート絶縁膜の上に、チャネル形成予定領域、ソース電極形成予定領域およびドレイン電極形成予定領域を含む形状の酸化物半導体膜を、前記酸化物半導体膜の全体が前記チャネル形成予定領域のキャリア密度と同じキャリア密度を有するように形成する工程と、
   前記チャネル形成予定領域の上に、伝熱を抑えるマスクを形成する工程と、
   前記酸化物半導体膜を大気中で加熱することにより、前記酸化物半導体膜の前記マスクで覆われていない領域のキャリア密度を、前記チャネル形成予定領域のキャリア密度よりも高くする工程と
   を含む薄膜トランジスタの製造方法。
2. 前記マスクをフォトレジストにより構成する
   請求項１記載の薄膜トランジスタの製造方法。
3. 前記酸化物半導体膜をスパッタ法を用いて形成すると共にその際の電力を前記チャネル形成予定領域のキャリア密度に応じて設定する
   請求項１記載の薄膜トランジスタの製造方法。
4. 前記スパッタ法はＤＣスパッタ法である
   請求項３記載の薄膜トランジスタの製造方法。
5. 前記スパッタ法における電力を、５０Ｗ以上５００Ｗ以下とする
   請求項３記載の薄膜トランジスタの製造方法。
6. 前記酸化物半導体膜を形成する工程において、前記チャネル形成予定領域のキャリア密度を、１．０×１０^１３／ｃｍ^３以上１．０×１０^１８／ｃｍ^３以下とする
   請求項３記載の薄膜トランジスタの製造方法。
7. 前記酸化物半導体膜を大気中で加熱する工程を行うことにより、前記酸化物半導体膜の前記マスクで覆われていない領域のキャリア密度を１．０×１０^１９／ｃｍ^３以上１．０×１０^２１／ｃｍ^３未満、前記チャネル形成予定領域のキャリア密度を１．０×１０^１３／ｃｍ^３以上１．０×１０^１８／ｃｍ^３未満とする
   請求項６記載の薄膜トランジスタの製造方法。
8. 前記酸化物半導体膜を１００℃以上２００℃以下の温度で加熱する
   請求項１ないし７のいずれか１項に記載の薄膜トランジスタの製造方法。
9. 酸化物半導体よりなるチャネル領域、並びに前記チャネル領域と同じ酸化物半導体により構成され、前記チャネル領域よりも高いキャリア密度を有するソース電極領域およびドレイン電極領域を含む酸化物半導体膜と、
   ゲート絶縁膜と、
   ゲート電極と
   を備えた薄膜トランジスタ。
10. 薄膜トランジスタおよび画素を備え、
    前記薄膜トランジスタは、
    酸化物半導体よりなるチャネル領域、並びに前記チャネル領域と同じ酸化物半導体により構成され、前記チャネル領域よりも高いキャリア密度を有するソース電極領域およびドレイン電極領域を含む酸化物半導体膜と、
    ゲート絶縁膜と、
    ゲート電極と
    を備えた表示装置。

Images