JP2007000994A - 半導体装置 - Google Patents

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Abstract

【課題】アクチュエータの動作を制御することが容易なＭＥＭＳデバイスを備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の上方に設けられ、かつ上方向に動くアクチュエータ２５と、アクチュエータ２５により駆動される第１の電極層１７と、第１の電極層１７の上方に設けられ、かつ第２の電極層２４を含むキャップ部２７とを含む。
【選択図】 図２

Description

本発明は、半導体装置に係り、ＭＥＭＳ（Micro Electro Mechanical Systems）デバイスを備えた半導体装置に関する。
近年、マイクロマシン技術（Micromachine technology）の微細化が進んでいる。このマイクロマシン技術に含まれる技術として、ＭＥＭＳ技術が知られている。ここで、ＭＥＭＳ技術とは、半導体プロセス技術を用いて可動な３次元構造体を微細に作り込む技術のことである。
ＭＥＭＳ技術を用いて形成されたデバイス（ＭＥＭＳデバイスと称す）としては、主に、可変容量、スイッチ、加速度センサ、圧力センサ、ＲＦ(radio frequency)フィルタ、ジャイロスコープ、ミラーデバイスなどが研究、開発されている。
以下、アクチュエータを用いた可変容量を一例に説明する。なお、アクチュエータとは、電気的エネルギー、化学的エネルギー等の種々のエネルギーを力学的運動エネルギーに変換して、機械的仕事を行うデバイスである。
可変容量を形成する場合、可変容量が備える上部電極と下部電極との距離を数μｍ離す必要がある。よって、可変容量形成領域の一部に数μｍの空洞（cavity）を形成し、この空洞の下に下部電極を形成しなければならない。
この空洞形成には、例えば、数μｍの絶縁層を堆積する工程と、この絶縁層に深さ数μｍの溝を形成するエッチング工程と、この溝に犠牲層を堆積する工程とが必要になる。また、このため、製造工程に必要な時間が長くなり、スループットの低下を引き起こす。さらに、この溝はＣＭＯＳ（Complementary Metal Oxide Semiconductor）形成のプロセスには用いられないので、ＣＭＯＳ混載が困難となる。
なお、この種の関連技術として、可変容量として機能する圧電型ＭＥＭＳ素子の一例が開示されている（特許文献１及び特許文献２参照）。
米国特許第６，３５９，３７４号明細書 米国特許第６，３７７，４３８号明細書
本発明は、アクチュエータの動作を制御することが容易なＭＥＭＳデバイスを備えた半導体装置を提供する。
本発明の第１の視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、かつ上方向に動くアクチュエータと、前記アクチュエータにより駆動される第１の電極層と、前記第１の電極層の上方に設けられ、かつ第２の電極層を含むキャップ部とを具備する。
本発明によれば、アクチュエータの動作を制御することが容易なＭＥＭＳデバイスを備えた半導体装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
先ず、ＭＥＭＳデバイスの構造の実施形態（第１乃至第３の実施形態）について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＥＭＳデバイスを示す平面図である。図２は、図１に示したＭＥＭＳデバイスのＩＩ−ＩＩ線に沿った断面図である。なお、平面図において、後述するキャップ部２７の内部の構成は、発明の理解を容易にするために、実線で示している。
半導体基板１１上には、絶縁層１２が設けられている。半導体基板１１としては、例えば、Ｓｉ，Ｇｅ等の真性半導体、ＧａＡｓ，ＺｎＳｅ等の化合物半導体、及び、これら半導体に不純物をドーピングした高導電性半導体等があげられる。なお、半導体基板１１は、ＳＯＩ(silicon on insulator)基板であってもよい。
絶縁層１２は、例えばＳｉＯ2から構成される。絶縁層１２は、半導体基板１１上に部分的に設けられており、絶縁層１２内には溝２１が設けられている。この溝２１は、後述するアクチュエータ２５が可動するための空洞２１となる。空洞２１の深さは、特に限定されず、例えば非常に浅くてもよい。具体的には、本実施形態のアクチュエータ２５は、上方向に動くため、アクチュエータ２５が自由に動くことができれば、空洞２１の深さは問題にならない。この空洞２１の深さは、例えば絶縁層１２の膜厚により調整することができる。
絶縁層１２及び空洞２１の上には、絶縁層１３が設けられている。具体的には、絶縁層１３は、一端部が絶縁層１２上に設けられ、絶縁層１２上から空洞２１の上部へ突き出るように設けられている。そして、絶縁層１３の他端部（先端部）は空洞２１上に設けられており、かつ固定されていない。このように、絶縁層１３は、アクチュエータ２５の動きにしたがって、簡単に可動するようになっている。絶縁層１３としては、ＳｉＮからなる単層、ＳｉＯ2からなる単層、Ａｌ2Ｏ3からなる単層、ＳｉＮ／ＳｉＯ2からなる積層、ＳｉＮ／Ａｌ2Ｏ3からなる積層等があげられる。
絶縁層１３上には、アクチュエータ２５が設けられている。このアクチュエータ２５は、例えば圧電素子により構成される。アクチュエータ２５は、下部電極層１４、上部電極層１６、及び下部電極層１４と上部電極層１６との間に挟まれた圧電層１５を備えている。
下部電極層１４と上部電極層１６と圧電層１５のうち、少なくとも圧電層１５はほぼ平坦であり、これら３層が全て平坦であることが望ましい。
また、下部電極層１４の面積は、上部電極層１６の面積とほぼ同じでもよいし、上部電極層１６の面積より大きくても小さくてもよい。なお、図示するように、上部電極層１６よりも下部電極層１４の面積が大きい場合は、下部電極層１４につながるコンタクトプラグ１９ａを上方に引き出し易いという利点がある。
また、圧電層１５の面積は、下部電極層１４の面積とほぼ同じでもよいし、下部電極層１４の面積より大きくても小さくてもよく、さらに、上部電極層１６の面積とほぼ同じでもよいし、上部電極層１６の面積より大きくても小さくてもよい。換言すると、圧電層１５、下部電極層１４及び上部電極層１６の平面形状は、全て同じであってもよいし、少なくとも一層が異なっていてもよい。
また、圧電層１５、下部電極層１４及び上部電極層１６の平面形状は、種々の形状にすることが可能であり、例えば、多角形（例えば、正方形、長方形、四角形、六角形等）や円形にしてもよい。ここで、上部電極層１６の平面形状は、鈍角を有する５つ以上の辺からなる形状にしてもよく、この場合、上部電極層１６が圧電層１５から剥がれたり変形したりすることを抑制する効果がある。
また、アクチュエータ２５の一端には可変容量２６の第１の電極層１７が形成されている。この第１の電極層１７と反対側のアクチュエータ２５の他端の下方には、絶縁層１２が存在することが望ましい。つまり、アクチュエータ２５の全てが空洞２１の上方に位置するよりも、アクチュエータ２５の一部が絶縁層１２の上方に位置している方が望ましい。これは、アクチュエータ２５の可動時に絶縁層１２が支点として機能することで、可動の制御性を向上できるからである。
アクチュエータの下部電極層１４及び上部電極層１６の材料としては、例えば、（ａ）Ｐｔ，Ｓｒ，Ｒｕ，Ｃｒ，Ｍｏ，Ｗ，Ｔｉ，Ｔａ，Ａｌ，Ｃｕ，Ｎｉからなる材料群のうちいずれか１つからなる材料、（ｂ）上記材料群のうち少なくとも１つを含む窒化物、（ｃ）上記材料群のうち少なくとも１つを含む導電性酸化物（例えばＳｒＲｕＯ）、（ｄ）上記材料群から選ばれた材料からなる化合物、（ｅ）上記（ａ）乃至（ｄ）から選ばれた材料を積層したもの等があげられる。
アクチュエータの圧電層１５の材料としては、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3），ＡｌＮ，ＺｎＯ，ＰｂＴｉＯ，ＢＴＯ（ＢａＴｉＯ3）等のセラミック圧電材料や、ＰＶＤＦ（ポリフッ化ビニリデン）等の高分子圧電材料等があげられる。
絶縁層１３及び絶縁層１２上には、アクチュエータ２５を覆うように、絶縁層１８が設けられている。絶縁層１８としては、ＳｉＯ2からなる単層等があげられる。
ところで、アクチュエータ２５の上に設けられた絶縁層１８ａの膜厚は、絶縁膜１３の膜厚より薄く設定される。例えば、絶縁層１８ａの膜厚は、絶縁膜１３の膜厚の１／２程度に設定される。しかし、これに限定されず、絶縁層１８ａの膜厚は、絶縁膜１３の膜厚より少しでも薄ければよい。このようにすることで、アクチュエータ２５の圧電層１５に加えられる上からの応力と下からの応力との大きさを変えることができる。すなわち、上からの応力は、下からの応力に比べて小さくなる。
圧電層１５の両端にバイアス電圧を印加すると、圧電層１５は歪む（具体的には、横方向に収縮する）。この際、圧電層１５に加えられる上からの応力と下からの応力との違いにより、アクチュエータ２５を上方向に可動させることができる。
また、絶縁層１８ａと絶縁膜１３との膜厚を同じにし、アクチュエータ２５の下部電極層１４と上部電極層１６との膜厚を変えるようにしてもよい。すなわち、上部電極層１６の膜厚は、下部電極層１４の膜厚よりも薄く設定される。上部電極層１６の膜厚は例えば５０ｎｍ、下部電極層１４の膜厚は例えば２００ｎｍである。圧電層１５の両端にバイアス電圧を印加すると、圧電層１５は横方向に収縮する。この際、上部電極層１６の膜厚を下部電極層１４の膜厚よりも薄くすると、アクチュエータ２５を上方向に可動させることができる。
さらに、絶縁膜１３と下部電極層１４との合計膜厚と、絶縁層１８ａと上部電極層１６との合計膜厚とを変えるようにしてもよい。すなわち、絶縁層１８ａと上部電極層１６との合計膜厚は、絶縁膜１３と下部電極層１４との合計膜厚より薄く設定される。このようにしても、アクチュエータ２５を上方向に可動させることができる。
絶縁層１３の先端部上で絶縁層１８内には、コンタクトプラグ１７ａが設けられている。そして、絶縁層１３の先端部の上方で絶縁層１８上には、コンタクトプラグ１７ａに接続されるように、第１の電極層１７が設けられている。第１の電極層１７及びコンタクトプラグ１７ａとしては、Ａｌ，Ｃｕ，Ｗ等があげられる。第１の電極層１７には、配線層１７ｂが接続されている。第１の電極層１７には、配線層１７ｂを介して例えば高周波信号が供給される。
絶縁層１８上には、配線層１９及び配線層２０が設けられている。配線層１９は、コンタクトプラグ１９ａを介して下部電極層１４と電気的に接続されている。配線層２０は、コンタクトプラグ２０ａを介して上部電極層１６と電気的に接続されている。
アクチュエータ２５及び第１の電極層１７の上方には、可変容量２６の第２の電極層として機能するキャップ部２７が設けられている。キャップ部２７は、導電層２４、絶縁層２３、及び支持層２２から構成される。キャップ部２７は、例えば絶縁性の接着剤を用いて基板に張り付けられる。
導電層２４は、アクチュエータ２５及び第１の電極層１７の上方に設けられている。具体的には、導電層２４は、アクチュエータ２５及び第１の電極層１７を覆い、かつ第１の電極層１７と所定距離を空けて設けられている。導電層２４の下には、第１の電極層１７と導電層２４とが電気的に接触しないようにするために、絶縁層２３が設けられている。
さらに、第１の電極層１７と導電層２４（第２の電極層）との間を所定距離を空けるために、導電層２４及び絶縁層２３を支持する支持層２２が設けられている。具体的には、支持層２２は、絶縁層１２、配線層１９，２０、及び絶縁層１８上に設けられ、かつアクチュエータ２５及び第１の電極層１７を囲むように設けられている。この結果、キャップ部２７は、アクチュエータ２５及び第１の電極層１７等を備えたチップを密封している。
導電層２４の平面形状は、例えば四角形に設定されるが、アクチュエータ２５及び第１の電極層１７を覆うことができれば、どんな形状であってもよい。すなわち、多角形や円形であってもよい。絶縁層２３の平面形状は、例えば導電層２４の平面形状とほぼ同じである。支持層２２の外周は、例えば導電層２４の外周とほぼ同じである。
キャップ部２７の内部は、例えば真空にされる。なお、キャップ部２７の内部の気圧及びそれに満たされているガスについては制限されない。例えば、気圧は大気圧でもよい。また、ガスは、窒素ガスが主であってもよいし、大気と同じ成分であってもよい。窒素ガスを用いた場合は、キャップ部２７の内部の素子の腐食を防ぐことができる。
導電層２４としては、高濃度の不純物が導入されたＳｉ，Ａｌ，Ｃｕ等があげられる。絶縁層２３としては、ガラス，ＳｉＯ２，ＳｉＮ，ＡｌＮ，Ｈｆ−oxide，或いはＡｌ２Ｏ３等の絶縁材料があげられる。支持層２２としては、ＳｉＯ２或いはＳｉＮ等の絶縁材料があげられる。
また、キャップ部２７は、内部の素子を例えば物理的・化学的保護のためのパッケージとして機能する。なお、キャップ部２７の形成方法の一例は以下のようである。ＭＥＭＳデバイスは、ウェハ上に複数個形成される。このウェハ状態でパッケージングを行うウェハレベルパッケージ（Wafer Level Package）により、パッケージ（キャップ部２７）を形成する。その後、ウェハをダイシングし、複数のチップを形成する。ウェハレベルパッケージを用いることで、低コストで大量のチップを製造することが可能である。
なお、キャップ部２７の形成方法は、ウェハレベルパッケージに限らない。ウェハをダイシングした後、複数のチップにそれぞれキャップ部２７を形成するようにしてもよい。
また、ＭＥＭＳデバイスとしては、１つのチップ内にＭＥＭＳデバイスのみが形成されるディスクリート製品であってもよいし、１つのチップ内にＭＥＭＳデバイスと例えばＣＭＯＳデバイスとが形成されていてもよい。
導電層２４には、当該導電層２４に例えば接地電位を供給するために、ボンディングワイヤ２８が設けられている。なお、導電層２４に供給する電位は、接地電位に限らず、他の固定電位（例えば、電源電位）であってもよい。
配線層１９には、配線層１９に電圧Ｖ１を供給するために、ボンディングワイヤ２９が設けられている。配線層２０には、配線層２０に電圧Ｖ２を供給するために、ボンディングワイヤ２９が設けられている。
このように構成されたＭＥＭＳデバイスの動作を説明する。まず、アクチュエータ２５の非可動時について説明する。アクチュエータ２５の下部電極層１４及び上部電極層１６の電圧Ｖ１，Ｖ２が例えば接地電位（０Ｖ）のとき、アクチュエータ２５は可動せず、図２に示すような状態のままである。この図２の状態のとき、可変容量２６の容量値Ｃｖは最も小さくなる。
次に、アクチュエータ２５の可動時について説明する。アクチュエータ２５の下部電極層１４の電圧Ｖ１を例えば接地電位（０Ｖ）とし、上部電極層１６の電圧Ｖ２を０Ｖから例えば３Ｖに上げると、アクチュエータ２５の圧電層１５が横方向に収縮する。ここで、前述したように、絶縁層１８ａの膜厚は、絶縁層１３の膜厚よりも薄くなっている。したがって、絶縁層１８ａからの応力が小さいため、アクチュエータ２５は、上方向に動く。
この結果、可変容量２６の第１の電極層１７と第２の電極層（導電層２４）との間の距離が小さくなる。アクチュエータ２５が可動して第１の電極層１７と絶縁層２３とが接触した場合に、可変容量２６の容量値Ｃｖは最も大きくなる。
このように、アクチュエータ２５の下部電極層１４及び上部電極層１６に印加する電圧Ｖ１，Ｖ２を調整することでアクチュエータ２５を可動させ、その結果、可変容量２６の２つの電極層間の距離が変化することで可変容量２６の容量値Ｃｖを変化させることができる。
以上詳述したように本実施形態によれば、可変容量２６を形成する際に、空洞２１の下部に可変容量２６の下部電極を形成する必要がない。アクチュエータ２５の下部に可変容量を構成する電極層を形成する場合、複数の製造工程が必要である。しかし、前述したように空洞２１の下部に下部電極を形成する必要がないため、製造コストを低減させることができる。さらに、寄生容量を低減することも可能である。
また、キャップ部２７は、可変容量２６の第２の電極層及びパッケージとして機能する。これにより、部品点数を削減することができ、製造コストの低減が可能である。
また、アクチュエータ２５を上方向に可動するようにしている。これにより、絶縁層１３の下側がフリーになってさえいれば、空洞２１の深さは、非常に浅くてよい。すなわち、空洞２１を形成する際の深さは制限されない。これにより、空洞２１を形成する工程に高い精度が必要ないため、製造コストを低減させることができる。
また、絶縁層１８ａの膜厚を絶縁層１３の膜厚よりも薄くするのは、逆の場合に比べて製造工程が簡単である。さらに、下部電極層１４、圧電層１５、及び上部電極層１６を積層した後に、アクチュエータ２５の可動範囲を絶縁層１８ａの膜厚により調整することができる。すなわち、アクチュエータ２５の動きを容易に制御することが可能となる。
また、キャップ部２７の導電層２４には、接地電位が供給されている。これにより、チップ外部からのノイズの影響を抑制することができる。なお、キャップ部２７の導電層２４に供給する電位は、接地電位に限らず、他の固定電位（例えば、電源電位）であってもよい。この場合でも、ノイズの影響を抑制することができる。
また、キャップ部２７を用いてアクチュエータ２５を密封するようにしている。これにより、アクチュエータ２５を外部環境から保護することができるため、アクチュエータ２５の劣化を防止することができる。
なお、本実施形態では、パッケージ（すなわち、キャップ部）を可変容量２６の第２の電極層として用いているが、これに限定されるものではない。キャップ部２７は、アクチュエータ２５及び第１の電極層１７を密封していなくてもよい。すなわち、第１の電極層１７の上方に、例えば第１の電極層１７とほぼ同じ平面形状の導電層２４（第２の電極層）を設け、この導電層２４の下に絶縁層２３を設ける。そして、導電層２４及び絶縁層２３を支持する支持層２２を基板上に設ける。この支持層２２は、例えば、導電層２４及び絶縁層２３の一部を支持するように構成する。このように構成しても、可変容量２６を構成することができる。
（第２の実施形態）
第２の実施形態は、アクチュエータ２５を用いてスイッチを構成したものである。図３は、本発明の第２の実施形態に係るＭＥＭＳデバイスを示す平面図である。図４は、図３に示したＭＥＭＳデバイスのＩＶ−ＩＶ線に沿った断面図である。
アクチュエータ２５及びスイッチを構成する第１の電極層１７の構成は、第１の実施形態と同じである。
アクチュエータ２５及び第１の電極層１７の上方には、スイッチの第２の電極層として機能するキャップ部２７が設けられている。キャップ部２７の形状は、絶縁層２３がない以外は、第１の実施形態と同じである。キャップ部２７は、例えば絶縁性の接着剤を用いて基板に張り付けられる。なお、本実施形態では、支持層３１は導電体であり、例えば導電層２４と同じ材料により構成される。
このように構成されたＭＥＭＳデバイスの動作を説明する。まず、アクチュエータ２５の非可動時について説明する。アクチュエータ２５の下部電極層１４及び上部電極層１６の電圧Ｖ１，Ｖ２が例えば接地電位（０Ｖ）のとき、アクチュエータ２５は可動せず、図４に示すような状態のままである。従って、スイッチの第１の電極層と第２電極層とは接触しないため、スイッチはオフ状態となる。
次に、アクチュエータ２５の可動時について説明する。アクチュエータ２５の下部電極層１４の電圧Ｖ１を例えば接地電位（０Ｖ）とし、上部電極層１６の電圧Ｖ２を０Ｖから例えば３Ｖに上げると、アクチュエータ２５が上方向に動く。これにより、スイッチの第１の電極層と第２電極層とは接触し、スイッチはオン状態となる。
以上詳述したように本実施形態によれば、ＭＥＭＳデバイスとしてスイッチを構成することができる。その他の効果は、第１の実施形態と同じである。
（第３の実施形態）
第３の実施形態は、アクチュエータ２５を用いてＬＣタンク回路（ＬＣ直列共振回路）を構成したものである。図５は、本発明の第３の実施形態に係るＭＥＭＳデバイスを示す平面図である。図６は、図５に示したＭＥＭＳデバイスのＶＩ−ＶＩ線に沿った断面図である。なお、キャップ部２７以外の構成は、第１の実施形態と同じである。よって、図５の平面図において、アクチュエータ２５及び第１の電極層１７の図示は省略する。
アクチュエータ２５及び第１の電極層１７を囲みかつ覆うように、キャップ部２７が設けられている。キャップ部２７は、絶縁体からなる支持層２２、絶縁層３２、可変容量２６の第２の電極層３３、絶縁層３４、インダクタ３５、コンタクトプラグ３６、端子３７を備えている。
第１の電極層１７の上方には、第２の電極層３３が設けられている。第２の電極層３３の面積は、第１の電極層１７の面積よりも大きくしても小さくしてもほぼ同じであってもよい。また、第２の電極層３３は、第１の電極層１７と異なる平面形状でもほぼ同じ平面形状でもよい。第２の電極層３３の材料としては、例えば、Ａｌ，Ｃｕ，Ｗ等があげられる。
第２の電極層３３の下及び側面には、絶縁層３４が設けられている。なお、絶縁層３４は、第２の電極層３３の下のみに設けられていてもよい。絶縁層３４としては、ガラス，ＳｉＯ２，ＳｉＮ，ＡｌＮ，Ｈｆ−oxide，或いはＡｌ２Ｏ３等の絶縁材料があげられる。
第２の電極層３３上及び支持層２２上には、アクチュエータ２５及び第１の電極層１７を覆うように、絶縁層３２が設けられている。絶縁層３２としては、ＳｉＯ２或いはＳｉＮ等の絶縁材料があげられる。
絶縁層３２上には、インダクタ３５が設けられている。インダクタ３５の形状は、四角形状であってもよいし、スパイラル形状或いはミアンダ（meander）形状等であってもよい。インダクタ３５の材料としては、例えば、Ａｌ，Ｃｕ，Ｗ等があげられる。
また、絶縁層３２には、コンタクトホールが設けられ、このコンタクトホール内に、第２の電極層３３とインダクタ３５の一方の端部とを電気的に接続するコンタクトプラグ３６が設けられている。コンタクトプラグ３６は、例えばインダクタ３５と同じ材料により構成される。
絶縁層３２上でインダクタ３５の他方の端部には、端子３７が設けられている。端子３７は、例えばインダクタ３５と同じ材料により構成される。端子３７は、例えばボンディングワイヤ（図示せず）を介して外部回路に接続される。
図７は、図５及び図６に示したＭＥＭＳデバイスの回路図である。このＭＥＭＳデバイスは、ＬＣタンク回路を構成している。ＬＣタンク回路は、可変容量２６とインダクタ３５とが直列に接続されて構成されている。
具体的には、可変容量２６の第２の電極層３３は、インダクタ３５の一方の端子に接続されている。可変容量２６の第１の電極層１７は、配線層１７ｂを介して外部回路に接続される。インダクタ３５の他方の端子は、端子３７を介して外部回路に接続される。
また、このＭＥＭＳデバイスにＭＯＳトランジスタ及び抵抗を混載することで、ＶＣＯ（Voltage Controlled Oscillator）回路を構成することができる。図８は、ＶＣＯ回路を示す回路図である。
ＶＣＯ回路は、２個のインダクタ３５、２個の可変容量２６、６個のＭＯＳトランジスタ４１、及び２個の抵抗４２から構成されている。これらの素子は、同一の半導体基板１１上に形成されている。
以上詳述したように本実施形態によれば、ＭＥＭＳデバイスとしてＬＣタンク回路或いはＶＣＯ回路を構成することができる。その他の効果は、第１の実施形態と同じである。
次に、ＭＥＭＳデバイスの製造方法の実施形態（第４乃至第８の実施形態）について説明する。
（第４の実施形態）
以下に、例えばＭＯＳトランジスタ及びＭＥＭＳデバイスを備えた半導体装置の製造方法の第１の例について説明する。
まず、図９に示すように、半導体基板１１に溝を形成し、この溝に絶縁体を埋め込んでＳＴＩ（Shallow Trench Isolation）１２を形成する。このＳＴＩは、図２に示した絶縁層１２に対応する。なお、半導体基板１１は、ＭＯＳトランジスタが形成される第１の領域と、ＭＥＭＳデバイスが形成される第２の領域とを有している。絶縁層１２の一部は、第１の領域と第２の領域とを電気的に分離するために設けられている。
次に、半導体基板１１の第１の領域に、ＭＯＳトランジスタ５１を形成する。すなわち、半導体基板１１上に、ゲート絶縁膜を形成する。次に、ゲート絶縁膜上にゲート電極を形成する。そして、ゲート電極をマスクとして半導体基板１１内に不純物を導入し、ゲート電極両側の半導体基板１１内にソース領域及びドレイン領域を形成する。
次に、図１０に示すように、第２の領域の半導体基板１１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁層１３を堆積する。そして、この絶縁層１３をリソグラフィとＲＩＥ（Reactive Ion Etching）法とを用いて、所望の形状にエッチングする。この際、絶縁層１３の一端部は、絶縁層１２上に形成される。これにより、絶縁層１３の下に空洞２１が形成されても、絶縁層１２を支点として絶縁層１３がアクチュエータ２５を支えることが可能となる。
次に、図１１に示すように、ＭＯＳトランジスタ５１に電気的に接続される配線層５３を形成する。すなわち、ＭＯＳトランジスタ５１の上に、層間絶縁膜５２を堆積する。この層間絶縁膜５２は、例えばＳｉＯ２により構成される。次に、例えばＭＯＳトランジスタ５１のソース領域及びドレイン領域を露出するように、コンタクトホールを形成する。次に、このコンタクトホールに導電体を埋め込んで、ソース領域及びドレイン領域に電気的に接続されたコンタクトプラグ５４を形成する。そして、コンタクトプラグ５４に電気的に接続された配線層５３を形成する。
次に、図１２に示すように、絶縁層１３上に、例えばスパッタ法を用いて、下部電極層１４、圧電層１５、上部電極層１６を順に堆積する。次に、下部電極層１４の一部が露出するように上部電極層１６及び圧電層１５をパターニングする。さらに、下部電極層１４、圧電層１５、及び上部電極層１６を所望の形状にパターニングする。このようにして、下部電極層１４、圧電層１５、及び上部電極層１６で構成された圧電型のアクチュエータ２５が形成される。
次に、図１３に示すように、アクチュエータ２５及び絶縁層１３上に、例えばＣＶＤ法を用いて、絶縁層１８を堆積する。次に、絶縁層１８内に、絶縁層１３の一部を露出するように、配線溝を形成する。そして、この配線溝に導電体を埋め込んで、配線溝内にコンタクトプラグ１７ａを形成する。次に、コンタクトプラグ１７ａ及び絶縁層１８上に、第１の電極層１７を堆積する。そして、この第１の電極層１７をパターニングし、所望の形状の第１の電極層１７を形成する。また、第１の電極層１７と同時に、配線層１７ｂが形成される。
次に、図１４に示すように、下部電極層１４及び上部電極層１６の一部をそれぞれ露出するコンタクトホールを形成し、これらのコンタクトホールに導電体を埋め込んで、コンタクトプラグ１９ａ及び２０ａを形成する。そして、絶縁層１８上に、コンタクトプラグ１９ａ及び２０ａにそれぞれ接続される配線層１９及び配線層２０を形成する。
次に、図１５に示すように、第１領域の半導体基板１１の一部を露出するように、絶縁層１８及び絶縁層１３の一部を例えばＲＩＥ法を用いてエッチングし、絶縁層１３の先端部に溝５５を形成する。なお、溝５５は、絶縁層１８及び絶縁層１３をそれぞれ形成する際に、同時に形成するようにしてもよい。
次に、図１６に示すように、フッ素系のガス（フッ素を含むガス）を使用したＣＤＥ（Chemical Dry Etching）法を用いて、絶縁層１３の下の半導体基板１１をエッチングする。フッ素系のガスとしては、ＸｅＦ２等があげられる。この結果、絶縁層１３の下に、空洞２１が形成される。これにより、アクチュエータ２５の動きにしたがって、第１の電極層１７が可動するようになる。
次に、図１７（平面図）及び図１８（図１７に示したXVIII−XVIII線に沿った断面図）に示すように、導電層２４、絶縁層２３、及び支持層２２から構成されるキャップ部２７を形成する。また、このキャップ部２７は、アクチュエータ２５及びＭＯＳトランジスタ５１を囲む大きさを有するように形成される。そして、このキャップ部２７を例えば絶縁性の接着剤を用いて基板に張り付ける。このようにして、図１７及び図１８に示す半導体装置が形成される。
以上詳述したように本実施形態によれば、空洞２１を形成するため製造工程を減少させることができる。すなわち、空洞２１を形成するための犠牲層を用いることなく、所望の形状の空洞２１を形成することができる。このような製造方法は、アクチュエータ２５を上方向に可動させるようにしたために、空洞２１内に電極等が形成されずかつ空洞２１の深さが制限されない本発明で用いることが可能となる。この結果、製造コストを低減することができる。
（第５の実施形態）
以下に、例えばＭＯＳトランジスタ及びＭＥＭＳデバイスを備えた半導体装置の製造方法の第２の例について説明する。
まず、図１９に示すように、半導体基板１１に溝を形成し、この溝に絶縁体を埋め込んでＳＴＩ（絶縁層）１２を形成する。さらに、このＳＴＩ形成工程を用いて、空洞２１を形成する予定領域に溝を形成し、この溝に絶縁体（例えば、ＳｉＯ2）を埋め込んで犠牲層５６を形成する。次に、半導体基板１１の第１の領域に、ＭＯＳトランジスタ５１を形成する。
次に、図２０に示すように、第２の領域の半導体基板１１上で犠牲層５６及び絶縁層１２上に、例えばＣＶＤ法を用いて、絶縁層１３を堆積する。そして、この絶縁層１３をリソグラフィとＲＩＥ法とを用いて、所望の形状にエッチングする。
次に、第４の実施形態と同様に、アクチュエータ２５、第１の電極層１７、及び配線層を形成する。次に、図２１に示すように、絶縁層１３の先端部の下の犠牲層５６を露出するように、絶縁層１８及び絶縁層１３の一部を例えばＲＩＥ法を用いてエッチングし、絶縁層１３の先端部に溝５５を形成する。なお、溝５５は、絶縁層１８及び絶縁層１３をそれぞれ形成する際に、同時に形成するようにしてもよい。
次に、図２２に示すように、フッ素系のガスを使用したＣＤＥ（Chemical Dry Etching）法を用いて、犠牲層５６をエッチングする。この結果、絶縁層１３の下に、空洞２１が形成される。その後、基板にキャップ部２７を被せる。
以上詳述したように本実施形態によれば、ＳＴＩ形成工程を利用して、空洞２１を形成するための犠牲層５６を形成することができる。したがって、犠牲層５６を形成するための特別な製造工程が不要である。この結果、製造コストを低減することができる。
（第６の実施形態）
以下に、例えばＭＯＳトランジスタ及びＭＥＭＳデバイスを備えた半導体装置の製造方法の第３の例について説明する。
まず、図２３に示すように、半導体基板１１の第１の領域に、ＭＯＳトランジスタ５１を形成する。次に、半導体基板１１上に、ＭＯＳトランジスタ５１のゲート電極（例えば、ポリシリコンからなる）と同じ材料の犠牲層５７を堆積する。そして、空洞２１を形成する予定領域と同じ面積になるように、リソグラフィとＲＩＥ法とを用いて、犠牲層５７をエッチングする。また、犠牲層５７のエッチング工程は、ＭＯＳトランジスタ５１のゲート電極加工と同じ工程で行われる。なお、犠牲層５７及びゲート電極は、シリサイド層であってもよい。
次に、図２４に示すように、犠牲層５７及び絶縁層１２上に、例えばＣＶＤ法を用いて、絶縁層１３を堆積する。そして、この絶縁層１３をリソグラフィとＲＩＥ法とを用いて、所望の形状にエッチングする。次に、アクチュエータ２５、第１の電極層１７、及び配線層を形成する。
次に、図２５に示すように、絶縁層１３の先端部の下の犠牲層５７を露出するように、絶縁層１８及び絶縁層１３の一部を例えばＲＩＥ法を用いてエッチングし、絶縁層１３の先端部に溝５５を形成する。なお、溝５５は、絶縁層１８及び絶縁層１３をそれぞれ形成する際に、同時に形成するようにしてもよい。
次に、図２６に示すように、フッ素系のガス（フッ素を含むガス）を使用したＣＤＥ（Chemical Dry Etching）法を用いて、犠牲層５７をエッチングする。フッ素系のガスとしては、ＸｅＦ２等があげられる。この結果、絶縁層１３の下に、空洞２１が形成される。その後、基板にキャップ部２７を被せる。
以上詳述したように本実施形態によれば、ゲート電極加工工程を利用して、空洞２１を形成するための犠牲層５７を形成することができる。したがって、犠牲層５７を形成するための新たな製造工程が不要である。この結果、製造コストを低減することができる。
（第７の実施形態）
以下に、例えばＭＯＳトランジスタ及びＭＥＭＳデバイスを備えた半導体装置の製造方法の第４の例について説明する。
まず、図２７に示すように、ＭＯＳトランジスタ５１を形成する。そして、半導体基板１１上に、例えばＣＶＤ法を用いて、層間絶縁膜５２（例えば、ＳｉＯ２からなる）を堆積する。次に、例えばデュアルダマシン法を用いて、コンタクトプラグ５４及び配線層５３を形成する。
次に、図２８に示すように、層間絶縁膜５２内で空洞２１を形成する予定領域に溝を形成し、この溝に例えば有機材料を埋め込んで犠牲層５８を形成する。犠牲層５８の材料としては、有機材料に限らず、Ｃｕ等の金属、ポリシリコン、酸化膜等であってもよい。すなわち、犠牲層５８は、層間絶縁膜５２の絶縁材料に対して選択比が高ければ、どんな材料であってもよい。また、犠牲層５８に配線層５３と同じ材料を用いることで、配線層５３形成工程を使用して犠牲層５８を形成することができる。
次に、図２９に示すように、犠牲層５８及び層間絶縁膜５２上に、アクチュエータ２５、第１の電極層１７、及び配線層を形成する。なお、この際に、絶縁層１３の先端部の犠牲層５８を一部露出させておく。
次に、図３０に示すように、ＣＤＥ（Chemical Dry Etching）法を用いて、犠牲層５８をエッチングする。この結果、層間絶縁膜５２内で絶縁層１３の下に、空洞２１が形成される。その後、基板にキャップ部２７を被せる。
以上詳述したように本実施形態によれば、トランジスタの配線層形成工程を利用して、空洞２１を形成するための犠牲層５８を形成することができる。
なお、本実施形態の層間絶縁膜５２に誘電率が低いlow-k膜を用いてもよい。low-k膜としては、例えば多孔質膜を挙げることができる。low-k膜を用いることで、配線間容量を低減することができるため、トランジスタの動作速度を向上させることができる。
（第８の実施形態）
以下に、例えばＭＯＳトランジスタ及びＭＥＭＳデバイスを備えた半導体装置の製造方法の第５の例について説明する。
まず、図３１に示すように、層間絶縁膜５２上で空洞２１を形成する予定領域に犠牲層５９を形成する。犠牲層５９の材料としては、有機材料、Ｃｕ等の金属、ポリシリコン、酸化膜等があげられる。また、犠牲層５９は、層間絶縁膜５２の絶縁材料に対して選択比が高ければ、どんな材料であってもよい。
次に、図３２に示すように、犠牲層５９及び層間絶縁膜５２上に、アクチュエータ２５、第１の電極層１７、及び配線層を形成する。なお、この際に、絶縁層１３の先端部の犠牲層５９を一部露出させておく。
次に、図３３に示すように、ＣＤＥ（Chemical Dry Etching）法を用いて、犠牲層５９をエッチングする。この結果、層間絶縁膜５２上で絶縁層１３の下に、空洞２１が形成される。その後、基板にキャップ部２７を被せる。このようにして、本実施形態の半導体装置が形成される。
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
本発明の第１の実施形態に係るＭＥＭＳデバイスを示す平面図。 図１に示したＭＥＭＳデバイスのＩＩ−ＩＩ線に沿った断面図。 本発明の第２の実施形態に係るＭＥＭＳデバイスを示す平面図。 図３に示したＭＥＭＳデバイスのＩＶ−ＩＶ線に沿った断面図。 本発明の第３の実施形態に係るＭＥＭＳデバイスを示す平面図。 図５に示したＭＥＭＳデバイスのＶＩ−ＶＩ線に沿った断面図。 図５及び図６に示したＭＥＭＳデバイスの回路図。 本発明を適用したＶＣＯ回路を示す回路図。 本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。 図９に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。 図１０に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。 図１１に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。 図１２に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。 図１３に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。 図１４に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。 図１５に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。 図１６に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す平面図。 図１７に示したXVIII−XVIII線に沿った断面図。 本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図。 図１９に続く、本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図。 図２０に続く、本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図。 図２１に続く、本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図。 本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図。 図２３に続く、本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図。 図２４に続く、本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図。 図２５に続く、本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図。 本発明の第７の実施形態に係る半導体装置の製造工程を示す断面図。 図２７に続く、本発明の第７の実施形態に係る半導体装置の製造工程を示す断面図。 図２８に続く、本発明の第７の実施形態に係る半導体装置の製造工程を示す断面図。 図２９に続く、本発明の第７の実施形態に係る半導体装置の製造工程を示す断面図。 本発明の第８の実施形態に係る半導体装置の製造工程を示す断面図。 図３１に続く、本発明の第８の実施形態に係る半導体装置の製造工程を示す断面図。 図３２に続く、本発明の第８の実施形態に係る半導体装置の製造工程を示す断面図。
符号の説明
１１…半導体基板、１２…絶縁層、１３…絶縁層、１４…下部電極層、１５…圧電層、１６…上部電極層、１７ａ…コンタクトプラグ、１７…第１の電極層、１７ｂ，１９，２０…配線層、１８，１８ａ…絶縁層、１９ａ，２０ａ，３６…コンタクトプラグ、２１…空洞、２２，３１…支持層、２３…絶縁層、２４…導電層（第２の電極層）、２５…アクチュエータ、２６…可変容量、２７…キャップ部、２８，２９…ボンディングワイヤ、３２…絶縁層、３３…第２の電極層、３４…絶縁層、３５…インダクタ、３７…端子、４１…ＭＯＳトランジスタ、４２…抵抗、５１…ＭＯＳトランジスタ、５２…層間絶縁膜、５３…配線層、５４…コンタクトプラグ、５５…溝、５６，５７，５８，５９…犠牲層。

Claims (5)

  1. 半導体基板と、
    前記半導体基板の上方に設けられ、かつ上方向に動くアクチュエータと、
    前記アクチュエータにより駆動される第１の電極層と、
    前記第１の電極層の上方に設けられ、かつ第２の電極層を含むキャップ部と
    を具備することを特徴とする半導体装置。
  2. 前記半導体基板上に設けられ、かつ前記アクチュエータ及び前記第１の電極層を支持する第１の絶縁層と、
    前記アクチュエータ上に設けられ、かつ前記第１の絶縁層の膜厚より薄い第２の絶縁層と
    をさらに具備し、
    前記アクチュエータは、下部電極層と、前記下部電極層の上に設けられた圧電層と、前記圧電層の上に設けられた上部電極層とを含むことを特徴とする請求項１記載の半導体装置。
  3. 前記第２の電極層は、前記アクチュエータ及び前記第１の電極層を覆い、
    前記キャップ部は、前記第２の電極層を支持しかつ前記アクチュエータ及び前記第１の電極層を囲む支持層を含むことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記キャップ部は、前記第２の電極層の下に設けられた第３の絶縁層を含み、
    前記第１の電極層、前記第２の電極層及び前記第３の絶縁層は、可変容量として機能することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第１の電極層及び前記第２の電極層は、スイッチとして機能することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
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