QUERVERWEIS AUF VERWANDTE ANMELDUNGCROSS-REFERENCE TO RELATED APPLICATION
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/244,084, die am 20. Oktober 2015 eingereicht wurde.This application claims the benefit of US Provisional Patent Application No. 62 / 244,084, filed Oct. 20, 2015.
ALLGEMEINER STAND DER TECHNIKGENERAL PRIOR ART
In der Elektronikindustrie besteht eine immer größere Nachfrage nach kleineren und schnelleren elektronischen Vorrichtungen, die gleichzeitig in der Lage sind, eine größere Anzahl von immer komplexeren und anspruchsvolleren Funktionen zu unterstützen. Dementsprechend besteht eine andauernde Tendenz in der Halbleiterindustrie zur Herstellung von kostengünstigen, leistungsstarken und stromsparenden integrierten Schaltungen (Integrated Circuits = IC). Bislang wurden diese Ziele größtenteils durch Verkleinern der Abmessungen von Halbleiter-IC (z. B. minimale Merkmalsgröße) und dadurch Verbessern der Produktionseffizienz und Senkung der damit in Zusammenhang stehenden Kosten erzielt. Allerdings hat ein solches Verkleinern auch zu einer erhöhten Komplexität in den Halbleiterherstellungsprozess beigetragen. Somit macht die Realisierung kontinuierlicher Fortschritte in Halbleiter-IC und -vorrichtungen ähnliche Fortschritte in Halbleiterherstellungsprozessen und -technologie erforderlich. In the electronics industry, there is an ever-increasing demand for smaller and faster electronic devices, which at the same time are capable of supporting a larger number of increasingly complex and demanding functions. Accordingly, there is a continuing trend in the semiconductor industry to produce low cost, high performance and low power integrated circuits (ICs). So far, these goals have been largely achieved by reducing the dimensions of semiconductor ICs (e.g., minimum feature size) and thereby improving production efficiency and reducing the associated costs. However, such downsizing has also contributed to increased complexity in the semiconductor manufacturing process. Thus, the realization of continuous advances in semiconductor IC and devices necessitates similar advances in semiconductor fabrication processes and technology.
Da zum Beispiel Metallgateelektroden und High-K-Gatedielektrika herkömmliche Polysilicium-Gateelektroden und Siliciumdioxid-Dielektrika ersetzt haben, bestand eine der wichtigsten Herausforderungen darin, Metallelektrodenschichten mit angemessenen Austrittsarbeitswerten zu finden. Zu diesem Zweck wurden verschiedene Metallelektrodenschichten und Kombinationen davon mit verschiedenen Austrittsarbeitswerten (z. B. nahe einer Leitungsbandlücke, nahe einer Valenzbandlücke oder nahe einer Mittelbandlücke) für die Anwendung in verschiedenen Vorrichtungstypen (z. B. 2D- und/oder 3D-N-leitende/P-leitende FET) untersucht.For example, because metal gate electrodes and high-K gate dielectrics have replaced conventional polysilicon gate electrodes and silicon dioxide dielectrics, one of the most important challenges has been to find metal electrode layers with reasonable work function values. For this purpose, various metal electrode layers and combinations thereof having different work function values (eg, near a conduction band gap, near a valence band gap, or near a center band gap) have been used for various device types (e.g., 2D and / or 3D N-type) / P-type FET).
KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS
Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn diese mit den beiliegenden Figuren gelesen wird. Es sei klargestellt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden.Aspects of the present disclosure are best understood from the following detailed description when read with the accompanying figures. It should be understood that, in accordance with standard industry practice, various features are not drawn to scale. In fact, the dimensions of the various features can be arbitrarily increased or reduced.
1A ist eine Querschnittsansicht eines MOS-Transistors gemäß einigen Ausführungsformen; 1A FIG. 10 is a cross-sectional view of a MOS transistor according to some embodiments; FIG.
1B ist eine perspektivische Ansicht einer Ausführungsform einer FinFET-Vorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung; 1B FIG. 10 is a perspective view of one embodiment of a FinFET device in accordance with one or more aspects of the present disclosure; FIG.
2 ist ein Flussdiagramm eines Verfahrens zum Ausführen einer Vorabscheidungsbehandlung einer Austrittsarbeitsschicht gemäß einigen Ausführungsformen; 2 FIG. 10 is a flowchart of a method for performing a pre-deposition treatment of a work function layer according to some embodiments; FIG.
3A stellt ein beispielhaftes Transmissionselektronenmikroskop-(TEM)-Bild im Querschnitt für eine Vorrichtung, die ohne Ausführen eines Vorbehandlungsprozesses bearbeitet wird, gemäß einigen Ausführungsformen dar; 3A FIG. 12 illustrates an exemplary transmission electron microscope (TEM) image in cross section for an apparatus being processed without performing a pretreatment process, according to some embodiments; FIG.
3B stellt ein beispielhaftes TEM-Bild im Querschnitt für eine zweite Vorrichtung, die unter Anwendung eines Vorbehandlungsprozesses bearbeitet wird, gemäß einigen Ausführungsformen dar; 3B illustrates an exemplary cross-sectional TEM image for a second device being processed using a pretreatment process, according to some embodiments;
3C stellt ein Schaubild dar, das eine Flachbandspannung (Vfb) in Abhängigkeit von verschiedenen Bearbeitungsbedingungen zeigt, gemäß einigen Ausführungsformen dar; 3C FIG. 12 illustrates a graph showing a ribbon voltage (Vfb) versus various machining conditions, according to some embodiments; FIG.
4A stellt eine beispielhafte Struktur eines Metallgatestapels gemäß einigen Ausführungsformen dar; 4A FIG. 12 illustrates an exemplary structure of a metal gate stack according to some embodiments; FIG.
4B stellt ein Schaubild dar, das die Vfb in Abhängigkeit verschiedener Vorbehandlungsbearbeitungsbedingungen für die beispielhafte Struktur aus 4A darstellt; und 4B FIG. 12 illustrates a graph depicting Vfb versus various pretreatment conditions for the exemplary structure. FIG 4A represents; and
5 ist eine schematische Darstellung in Draufsicht eines beispielhaften Mehrkammer-Bearbeitungssystems gemäß einigen Ausführungsformen. 5 FIG. 12 is a schematic top plan view of an exemplary multi-chamber processing system according to some embodiments. FIG.
AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung unterschiedlicher Merkmal des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachstehend zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich reine Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nun folgenden Beschreibung Ausführungsformen beinhalten, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, sodass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt selbst keine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor.The following disclosure provides many different embodiments or examples for implementing different feature of the provided subject matter. Specific examples of components and arrangements are described below to simplify the present disclosure. These are of course pure examples and should not be limiting. For example, the formation of a first feature above or on a second feature in the description below may include embodiments in which the first and second features are in direct contact, and may also include embodiments in which additional features are interposed between the first and second features formed the second feature, so that the first and the second feature are not in direct contact. In addition, the present disclosure may be reference numerals and / or repeat letters in the various examples. This repetition is for simplicity and clarity and, by itself, does not suggest any relationship between the various illustrated embodiments and / or configurations.
Ferner können räumliche Begriffe wie „unterhalb”, „unter”, „unterer”, „über”, „oberer” und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element(en) oder Merkmal(en), die in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Ausdrücke sollen neben den in den Figuren dargestellten Ausrichtungen andere Ausrichtungen der Vorrichtung umfassen, die verwendet wird oder in Betrieb ist. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad oder in anderen Ausrichtungen gedreht sein) und die hierin verwendeten räumlichen Deskriptoren können gleichermaßen entsprechend interpretiert werden.Further, spatial terms such as "below," "below," "lower," "above," "upper," and the like, may be used herein for ease of description to describe the relationship of one element or feature to another element (s) or feature (s) illustrated in the figures. The spatial expressions, in addition to the orientations shown in the figures, are intended to encompass other orientations of the device that is used or in operation. The device may be otherwise oriented (rotated 90 degrees or in other orientations) and the spatial descriptors used herein may equally be interpreted accordingly.
Es sei auch klargestellt, dass die vorliegende Offenbarung Ausführungsformen in Form von Verfahren zur Gatestapelbildung und zugehörige Gatestapelstrukturen vorstellt, die in einer beliebigen von verschiedenen Vorrichtungstypen eingesetzt werden können. Zum Beispiel können Ausführungsformen der vorliegenden Offenbarung verwendet werden, um Gatestapel zur Verwendung in planaren Bulk-MetallOxid-Halbleiter-Feldeffekttransistoren (MOSFET), Multi-Gate-Transistoren (planaren oder vertikalen) wie FinFET-Vorrichtungen, Gate-All-Around(GAA)-Vorrichtungen, Omega-Gate-(Ω-Gate)-Vorrichtungen oder Pi-Gate-(Π-Gate)-Vorrichtungen sowie verspannten Halbleitervorrichtungen, Silicium-auf-Isolator-(SOI)-Vorrichtungen, teilweise abgereicherten SOI-Vorrichtungen, vollständig abgereicherten SOI-Vorrichtungen oder anderen Vorrichtungen, die im Stand der Technik bekannt sind, zu bilden. Außerdem können hierin offenbarte Ausführungsformen bei der Bildung von P-leitenden und/oder N-leitenden Vorrichtungen eingesetzt werden. Ein Durchschnittsfachmann kann andere Ausführungsformen von Halbleitervorrichtungen erkennen, die von anderen Aspekten der vorliegenden Offenbarung profitieren können. Zum Beispiel können einige Ausführungsformen wie hierin beschrieben auch auf die Bildung von Kontakten, Durchkontaktierungen oder Verbindungen angewendet werden.It should also be understood that the present disclosure presents embodiments in the form of gate stacking techniques and associated gate stack structures that may be employed in any of a variety of device types. For example, embodiments of the present disclosure may be used to construct gate stacks for use in planar bulk metal oxide semiconductor field effect transistors (MOSFETs), multi-gate transistors (planar or vertical) such as FinFET devices, Gate All-Around (GAA). Devices, omega-gate (Ω-gate) devices or pi-gate (Π-gate) devices as well as strained semiconductor devices, silicon on insulator (SOI) devices, partially depleted SOI devices, fully depleted devices SOI devices or other devices known in the art to form. In addition, embodiments disclosed herein may be used in the formation of P-type and / or N-type devices. One of ordinary skill in the art may recognize other embodiments of semiconductor devices that may benefit from other aspects of the present disclosure. For example, some embodiments as described herein may also be applied to the formation of contacts, vias, or connections.
Unter Bezugnahme auf das Beispiel aus 1A ist ein MOS-Transistor 100 dargestellt, der ein Beispiel nur eines Vorrichtungstyps bereitstellt, der Ausführungsformen der vorliegenden Offenbarung aufweisen kann. Es versteht sich, dass der beispielhafte Transistor 100 in keiner Weise einschränkend sein soll, wobei der Fachmann erkennen wird, dass Ausführungsformen der vorliegenden Offenbarung gleichermaßen auf einen beliebigen von verschiedenen anderen Vorrichtungstypen wie den oben beschriebenen anwendbar sind. Der Transistor 100 ist auf dem Substrat 102 hergestellt und weist einen Gatestapel 104 auf. Das Substrat 102 kann ein Halbleitersubstrat wie ein Siliciumsubstrat sein. Das Substrat 102 kann verschiedene Schichten aufweisen, die leitfähige oder isolierende Schichten beinhalten, die auf dem Substrat 102 ausgebildet sind. Das Substrat 102 kann je nach Konstruktionsanforderungen wie im Stand der Technik bekannt verschiedene Dotierungskonfigurationen aufweisen. Das Substrat 102 kann auch andere Halbleiter wie Germanium, Siliciumcarbid (SiC), Siliciumgermanium (SiGe) oder Diamant aufweisen. Als Alternative kann das Substrat 102 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter aufweisen. Ferner kann das Substrat 102 eine Epitaxieschicht (Epi-Schicht) aufweisen, wobei das Substrat 102 zur Leistungsverbesserung verspannt sein kann, wobei das Substrat 102 eine Silicium-auf-Isolator-(SOI)-Struktur aufweisen kann und/oder das Substrat 102 andere geeignete Verbesserungsmerkmale aufweisen kann.Referring to the example 1A is a MOS transistor 100 3, which provides an example of only one type of device that may include embodiments of the present disclosure. It is understood that the exemplary transistor 100 is not intended to be in any way limiting, and those skilled in the art will recognize that embodiments of the present disclosure are equally applicable to any of various other types of devices, such as those described above. The transistor 100 is on the substrate 102 made and has a gate stack 104 on. The substrate 102 For example, a semiconductor substrate may be like a silicon substrate. The substrate 102 may include various layers including conductive or insulating layers disposed on the substrate 102 are formed. The substrate 102 may have different doping configurations depending on design requirements as known in the art. The substrate 102 may also include other semiconductors such as germanium, silicon carbide (SiC), silicon germanium (SiGe) or diamond. As an alternative, the substrate 102 comprise a compound semiconductor and / or an alloy semiconductor. Furthermore, the substrate 102 an epitaxial layer (epi-layer), wherein the substrate 102 can be braced for performance improvement, the substrate 102 may have a silicon on insulator (SOI) structure and / or the substrate 102 may have other suitable features for improvement.
Der Gatestapel 104 weist ein Gatedielektrikum 106 und eine Gateelektrode 108 auf, die auf dem Gatedielektrikum 130 angeordnet ist. In einigen Ausführungsformen kann das Gatedielektrikum 106 eine Grenzflächenschicht wie eine Siliciumoxidschicht (SiO2) oder Siliciumoxinitrid (SiON) sein, wobei eine solche Grenzflächenschicht durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Dampfphasenabscheidung (CVD) und/oder ein anderes geeignetes Verfahren gebildet werden kann. In einigen Beispielen weist das Gatedielektrikum 106 eine dielektrische High-k-Schicht wie Hafniumoxid (HfO2) auf. Als Alternative kann die dielektrische High-k-Schicht andere High-k-Dielektrika wie TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxinitrid (SiON), Kombinationen davon oder ein anderes geeignetes Material aufweisen. Wie hier verwendet und beschrieben, umfassen High-K-Dielektrika dielektrische Materialien mit einer hohen dielektrischen Konstante von zum Beispiel mehr als derjenigen von thermischem Siliciumoxid (~3,9). In wieder anderen Ausführungsformen kann das Gatedielektrikum 106 Siliciumdioxid oder ein anderes geeignetes Dielektrikum aufweisen. Das Gatedielektrikum 106 kann durch ALD, physikalische Dampfphasenabscheidung (PVD), Oxidation und/oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen kann die Gateelektrode 108 als Teil eines Gate-First- oder Gate-Last- (z. B. Replacement-Gate-)-Prozesses abgeschieden werden. In verschiedenen Ausführungsformen weist die Gateelektrode 108 eine leitfähige Schicht wie W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, Kombinationen davon und/oder andere geeignete Zusammensetzungen auf. In einigen Beispielen kann die Gateelektrode 108 ein erstes Metallmaterial für einen N-leitenden Transistor und ein zweites Metallmaterial für einen P-leitenden Transistor aufweisen. Somit kann der Transistor 100 eine duale Austrittsarbeitsmetall-Gatekonfiguration aufweisen. Zum Beispiel kann das erste Metallmaterial (z. B. für N-leitende Vorrichtungen) Metalle mit einer Austrittsarbeit aufweisen, die im Wesentlichen mit einer Austrittsarbeit des Substratleitungsbandes abgeglichen ist oder mindestens im Wesentlichen mit einer Austrittsarbeit des Leitungsbandes einer Kanalregion 114 des Transistors 100 abgeglichen ist. Zum Beispiel kann das zweite Metallmaterial (z. B. für P-leitende Vorrichtungen) Metalle mit einer Austrittsarbeit aufweisen, die im Wesentlichen mit einer Austrittsarbeit des Substratvalenzbandes abgeglichen ist oder mindestens im Wesentlichen mit einer Austrittsarbeit des Valenzbandes der Kanalregion 114 des Transistors 100 abgeglichen ist. Somit kann die Gateelektrode 104 eine Gateelektrode für den Transistor 100 bereitstellen, einschließlich sowohl N-leitender als auch P-leitender Vorrichtungen. In einigen Ausführungsformen kann die Gateelektrode 108 als Alternative oder zusätzlich eine Polysiliciumschicht aufweisen. In verschiedenen Beispielen kann die Gateelektrode 108 unter Verwendung von PVD, CVD, Elektronenstrahl-(E-Strahl)-Verdampfung und/oder einen anderen geeigneten Prozess gebildet werden. In einigen Ausführungsformen werden Seitenwandabstandshalter an Seitenwänden des Gatestapels 104 gebildet. Solche Seitenwandabstandshalter können ein dielektrisches Material wie Siliciumoxid, Siliciumnitrid, Siliciumcarbid, Siliciumoxinitrid oder Kombinationen davon aufweisen.The gate stack 104 has a gate dielectric 106 and a gate electrode 108 on that on the gate dielectric 130 is arranged. In some embodiments, the gate dielectric may be 106 an interface layer such as a silicon oxide layer (SiO 2 ) or silicon oxynitride (SiON), such interface layer being formed by chemical oxidation, thermal oxidation, atomic layer deposition (ALD), chemical vapor deposition (CVD) and / or another suitable method. In some examples, the gate dielectric 106 a high-k dielectric layer such as hafnium oxide (HfO 2 ). Alternatively, the high-k dielectric layer may include other high-k dielectrics such as TiO 2 , HfZrO, Ta 2 O 3 , HfSiO 4 , ZrO 2 , ZrSiO 2 , LaO, AlO, ZrO, TiO, Ta 2 O 5 , Y 2 O 3 , SrTiO 3 (STO), BaTiO 3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr) TiO 3 (BST), Al 2 O 3 , Si 3 N 4 , oxynitride (SiON), combinations thereof or any other suitable material. As used and described herein, high-K dielectrics include dielectric materials having a high dielectric constant of, for example, more than that of thermal silicon oxide (~ 3.9). In yet other embodiments, the gate dielectric may be 106 Having silica or other suitable dielectric. The gate dielectric 106 can be formed by ALD, physical vapor deposition (PVD), oxidation and / or other suitable methods. In some embodiments, the gate electrode 108 as part of a gate-first or gate-load (eg, replacement gate) process. In various embodiments, the gate electrode 108 a conductive layer such as W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, combinations thereof, and / or other suitable ones Compositions on. In some examples, the gate electrode may be 108 a first metal material for an N-type transistor and a second metal material for a P-type transistor. Thus, the transistor 100 have a dual work function metal gate configuration. For example, the first metal material (eg, for N-type devices) may include metals having a workfunction that is substantially aligned with a work function of the substrate conduction band, or at least substantially with a work function of the conduction band of a channel region 114 of the transistor 100 is balanced. For example, the second metal material (eg, for P-type devices) may include metals having a workfunction that is substantially aligned with a work function of the substrate valence band or at least substantially with a work function of the valence band of the channel region 114 of the transistor 100 is balanced. Thus, the gate electrode 104 a gate electrode for the transistor 100 including both N-type and P-type devices. In some embodiments, the gate electrode 108 as an alternative or additionally have a polysilicon layer. In various examples, the gate electrode 108 using PVD, CVD, electron beam (e-beam) evaporation, and / or another suitable process. In some embodiments, sidewall spacers become sidewalls of the gate stack 104 educated. Such sidewall spacers may include a dielectric material such as silicon oxide, silicon nitride, silicon carbide, silicon oxynitride, or combinations thereof.
Der Transistor 100 weist ferner eine Sourceregion 110 und eine Drainregion 112 auf, die jeweils in dem Halbleitersubstrat 102 benachbart zu und auf jeder Seite des Gatestapels 104 gebildet sind. In einigen Ausführungsformen umfassen die Source- und die Drainregion 110, 112 diffundierte Source-/Drainregionen, ionenimplantierte Source-/Drainregionen, epitaxial gewachsene Regionen oder eine Kombination davon. Die Kanalregion 114 des Transistors 100 ist als die Region zwischen der Source- und der Drainregion 110, 112 unter dem Gatedielektrikum 106 und innerhalb des Halbleitersubstrats 102 definiert. Die Kanalregion 114 weist eine zugehörige Kanallänge „L” und eine zugehörige Kanalbreite „W” auf. Wenn eine Vorspannung, die größer als eine Schwellenspannung (Vt) (d. h. eine Einschaltspannung) für den Transistor 100 ist, an die Gateelektrode 108 zusammen mit einer gleichzeitig angelegten Vorspannung zwischen der Source- und der Drainregion 110, 112) angelegt wird, fließt ein elektrischer Strom (z. B. ein Transistorantriebsstrom) zwischen der Source- und der Drainregion 110, 112 durch die Kanalregion 114. Die Menge des Antriebsstroms, der für eine bestimmte Vorspannung entwickelt wird (z. B. an die Gateelektrode 108 der zwischen der Source- und der Drainregion 110, 112 angelegt wird) hängt unter anderem von der Mobilität des Materials ab, das zur Bildung der Kanalregion 114 verwendet wird. In einigen Beispielen weist die Kanalregion 114 Silicium (Si) und/oder ein Material von hoher Mobilität wie Germanium sowie einen beliebigen der mehreren Verbindungshalbleiter oder Legierungshalbleiter auf, die im Stand der Technik bekannt sind. Zu Materialien von hoher Mobilität gehören diejenigen Materialien mit einer Elektronen- und/oder Lochmobilität, die größer ist als diejenige von Silicium (Si), das eine intrinsische Elektronenmobilität bei Raumtemperatur (300 K) von rund 1350 cm2/V-s und eine Lochmobilität von rund 480 cm2/V-s aufweist.The transistor 100 also has a source region 110 and a drain region 112 on, each in the semiconductor substrate 102 adjacent to and on each side of the gate stack 104 are formed. In some embodiments, the source and drain regions include 110 . 112 diffused source / drain regions, ion implanted source / drain regions, epitaxially grown regions, or a combination thereof. The canal region 114 of the transistor 100 is the region between the source and drain regions 110 . 112 under the gate dielectric 106 and within the semiconductor substrate 102 Are defined. The canal region 114 has an associated channel length "L" and an associated channel width "W". When a bias greater than a threshold voltage (V t ) (ie, a turn-on voltage) for the transistor 100 is, to the gate electrode 108 along with a co-applied bias between the source and drain regions 110 . 112 ), an electric current (eg, a transistor drive current) flows between the source and drain regions 110 . 112 through the canal region 114 , The amount of drive current developed for a given bias voltage (eg, to the gate electrode 108 between the source and drain regions 110 . 112 depends, among other things, on the mobility of the material that leads to the formation of the channel region 114 is used. In some examples, the channel region indicates 114 Silicon (Si) and / or a high mobility material such as germanium; and any of several compound semiconductors or alloy semiconductors known in the art. Materials of high mobility include those having electron and / or hole mobility greater than that of silicon (Si), which has an intrinsic electron mobility at room temperature (300 K) of about 1350 cm 2 / Vs and a hole mobility of about 480 cm 2 / Vs.
Unter Bezugnahme auf 1B ist eine FinFET-Vorrichtung 150 dargestellt, die ein Beispiel eines alternativen Vorrichtungstyps bereitstellt, der Ausführungsformen der vorliegenden Offenbarung aufweisen kann. Zum Beispiel weist die FinFET-Vorrichtung 100 einen oder mehrere flossenartige Multi-Gate-Feldeffekttransistoren (FET) auf. Die FinFET-Vorrichtung 100 weist ein Substrat 152, mindestens ein Flossenelement 154, das sich von dem Substrat 152 erstreckt, Isolationsregionen 156 und eine Gatestruktur 158 auf, die auf und um das Flossenelement 154 angeordnet ist. Das Substrat 152 kann ein Halbleitersubstrat wie ein Siliciumsubstrat sein. In verschiedenen Ausführungsformen kann das Substrat 152 im Wesentlichen das gleiche sein wie das Substrat 102, wie oben beschrieben.With reference to 1B is a FinFET device 150 3, which provides an example of an alternative type of device that may include embodiments of the present disclosure. For example, the FinFET device has 100 one or more fin-like multi-gate field effect transistors (FET). The FinFET device 100 has a substrate 152 , at least one fin element 154 that is different from the substrate 152 extends, isolation regions 156 and a gate structure 158 on, on and around the fin element 154 is arranged. The substrate 152 For example, a semiconductor substrate may be like a silicon substrate. In various embodiments, the substrate 152 be essentially the same as the substrate 102 , as described above.
Das Flossenelement 154 wie das Substrat 152 kann Silicium oder einen anderen elementaren Halbleiter wie Germanium; einen Verbindungshalbleiter, einschließlich Siliciumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. Die Flossen 154 können mittels geeigneter Prozesse, einschließlich Photolithographie- und Ätzprozessen hergestellt werden. Der Photolithographieprozess kann das Bilden einer Fotolackschicht („Resist”) über dem Substrat (z. B. auf einer Siliciumschicht), Strukturieren des Resists, Ausführen von Nachbelichtungs-Backprozessen und Entwickeln des Resists zur Bildung eines Maskierungselements beinhalten, das den Resist aufweist. In einigen Ausführungsformen kann das Strukturieren des Resists zur Bildung des Herstellungselements unter Verwendung eines Elektronenstrahl-(E-Strahl-)Lithographieprozesses ausgeführt werden. Danach kann das Maskierungselement zum Schützen von Regionen des Substrats verwendet werden, während ein Ätzprozess Aussparungen in die Siliciumschicht bildet, sodass eine sich ausdehnende Flosse 154 hinterlassen wird. Die Aussparungen können unter Anwendung einer Trockenätzung (z. B. chemische Oxidentfernung), einer Nassätzung und/oder anderen geeigneten Prozessen geätzt werden. Zahlreiche andere Ausführungsformen von Verfahren zur Bildung von Flossen 154 auf dem Substrat 152 können ebenfalls verwendet werden.The fin element 154 like the substrate 152 may be silicon or another elemental semiconductor such as germanium; a compound semiconductor including silicon carbide, gallium arsenide, gallium phosphide, indium phosphide, indium arsenide and / or indium antimonide; an alloy semiconductor including SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, and / or GaInAsP; or combinations thereof. The fins 154 can be prepared by suitable processes, including photolithography and etching processes. The photolithography process may include forming a photoresist layer ("resist") over the substrate (eg, on a silicon layer), patterning the resist, performing post-exposure bake processes, and developing the resist to form a masking element comprising the resist. In some embodiments, patterning of the resist to form the fabrication element may be accomplished using an electron beam (e-beam) lithography process. Thereafter, the masking element may be used to protect regions of the substrate while an etch process forms recesses in the silicon layer, such that an expanding fin 154 will be left. The recesses may be etched using dry etching (e.g. chemical oxide removal), wet etching and / or other suitable processes. Numerous other embodiments of methods for forming fins 154 on the substrate 152 can also be used.
Jede der mehreren Rippen 154 weist auch eine Sourceregion 155 und eine Drainregion 157 auf, wobei die Source-/Drainregion 155, 157 in, auf und/oder um die Flosse 154 herum gebildet werden. Die Source-/Drainregionen 155, 157 können epitaxial über den Flossen 154 gezüchtet werden. Außerdem wird eine Kanalregion eines Transistors in der Flosse 154, die unter der Gatestruktur 158 liegt, entlang einer Ebene angeordnet, die zu einer Ebene, die durch den Abschnitt AA' aus 1B definiert ist, im Wesentlichen parallel ist. In einigen Beispielen weist die Kanalregion der Flosse ein Material von hoher Mobilität auf, wie oben beschrieben.Each of the several ribs 154 also has a source region 155 and a drain region 157 on, wherein the source / drain region 155 . 157 in, on and / or around the fin 154 to be formed around. The source / drain regions 155 . 157 can be epitaxial over the fins 154 be bred. In addition, a channel region of a transistor in the fin 154 under the gate structure 158 lies, arranged along a plane that leads to a plane passing through the section AA ' 1B is defined, is essentially parallel. In some examples, the channel region of the fin has a high mobility material as described above.
Die Isolationsregionen 156 können flache Grabenisolations-(STI)-Merkmale sein. Als Alternative können ein Feldoxid, ein LOCOS-Merkmal und/oder andere geeignete Isolationsmerkmale auf und/oder in dem Substrat 152 implementiert sein. Die Isolationsregionen 156 können aus Siliciumoxid, Siliciumnitrid, Silciumoxinitrid, fluordotiertem Silikatglas (FSG), einem Low-k-Dielektrikum, Kombinationen davon und/oder einem anderen geeigneten Material, das im Stand der Technik bekannt ist, zusammengesetzt sein. In einer Ausführungsform sind die Isolationsstrukturen STI-Merkmale und werden durch Ätzen von Gräben in dem Substrat 152 gebildet. Die Gräben können dann mit Isoliermaterial gefolgt von einem chemisch-mechanischen Polier-(CMP)-Prozess gefüllt werden. Allerdings sind andere Ausführungsformen möglich. In einigen Ausführungsformen können die Isolationsregionen 156 eine mehrschichtige Struktur aufweisen, zum Beispiel eine oder mehrere Auskleidungsschichten haben.The isolation regions 156 may be shallow trench isolation (STI) features. Alternatively, a field oxide, a LOCOS feature, and / or other suitable isolation features may be on and / or in the substrate 152 be implemented. The isolation regions 156 may be composed of silicon oxide, silicon nitride, silicon oxynitride, fluorine-doped silicate glass (FSG), a low-k dielectric, combinations thereof, and / or other suitable material known in the art. In one embodiment, the isolation structures are STI features and are formed by etching trenches in the substrate 152 educated. The trenches can then be filled with insulating material followed by a chemical mechanical polishing (CMP) process. However, other embodiments are possible. In some embodiments, the isolation regions 156 have a multi-layered structure, for example, have one or more lining layers.
Die Gatestruktur 158 weist einen Gatestapel mit einer Grenzflächenschicht 160, die über der Kanalregion der Flosse 154 gebildet ist, eine dielektrische Gateschicht 162, die über der Grenzflächenschicht 160 gebildet ist, und eine Metallschicht 164 auf, die über der dielektrischen Gateschicht 162 gebildet ist. In verschiedenen Ausführungsformen ist die Grenzflächenschicht 160 im Wesentlichen die gleiche wie die Grenzflächenschicht, die als Teil des Gatedielektrikums 106 beschrieben ist. In einigen Ausführungsformen ist die dielektrische Gateschicht 162 im Wesentlichen die gleiche wie das Gatedielektrikum 106 und kann High-k-Dielektrika aufweisen, die denjenigen ähnlich sind, die für das Gatedielektrikum 106 verwendet werden. Gleichermaßen ist die Metallschicht 164 in verschiedenen Ausführungsformen im Wesentlichen die gleiche wie die oben beschriebene Gateelektrode 108. In einigen Ausführungsformen werden Seitenwandabstandshalter an Seitenwänden der Gatestruktur 158 gebildet. Die Seitenwandabstandshalter können ein dielektrisches Material wie Siliciumoxid, Siliciumnitrid, Siliciumcarbid, Siliciumoxinitrid oder Kombinationen davon aufweisen.The gate structure 158 has a gate stack with an interface layer 160 that over the canal region of the fin 154 is formed, a gate dielectric layer 162 that over the interface layer 160 is formed, and a metal layer 164 on top of the gate dielectric layer 162 is formed. In various embodiments, the interface layer is 160 essentially the same as the interfacial layer forming part of the gate dielectric 106 is described. In some embodiments, the gate dielectric layer is 162 essentially the same as the gate dielectric 106 and may have high-k dielectrics similar to those for the gate dielectric 106 be used. Likewise, the metal layer 164 in various embodiments, substantially the same as the gate electrode described above 108 , In some embodiments, sidewall spacers on sidewalls of the gate structure 158 educated. The sidewall spacers may include a dielectric material such as silicon oxide, silicon nitride, silicon carbide, silicon oxynitride, or combinations thereof.
Ausführungsformen der vorliegenden Offenbarung bieten Vorteile gegenüber dem Stand der Technik, wenngleich es sich versteht, dass andere Ausführungsformen andere Vorteile bieten können, nicht unbedingt alle Vorteile hierin erläutert sind und kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. Zum Beispiel beinhalten hierin erläuterte Ausführungsformen Verfahren und Strukturen, die eine Vorabscheidungsbehandlung (zum Beispiel einer Austrittsarbeitsschicht) und einen nachfolgenden Atomlagenabscheidungs-(ALD)-Prozess (zum Beispiel nachfolgende ALD-Metallschichtabscheidung) und die dadurch gebildeten Strukturen betreffen. In einigen Ausführungsformen werden die Vorabscheidungsbehandlung und der nachfolgende ALD-Prozess in-situ ausgeführt, wie nachstehend beschrieben. Wie hier verwendet, wird der Ausdruck „in situ” verwendet, um Prozesse zu beschreiben, die ausgeführt werden, während eine Vorrichtung oder ein Substrat in einem Bearbeitungssystem (zum Beispiel einer Schleusenkammer, Transferkammer, Bearbeitungskammer oder einer beliebigen anderen fluidisch gekoppelten Kammer) verbleibt, wobei zum Beispiel das Bearbeitungssystem ermöglicht, dass das Substrat unter Vakuumbedingungen bleibt. Dementsprechend kann der Ausdruck „in situ” im Allgemeinen auch zur Bezugnahme auf Prozesse verwendet werden, in denen die bearbeitete Vorrichtung oder das Substrat keiner externen Umgebung (zum Beispiel außerhalb des Bearbeitungssystems) ausgesetzt wird. Wenngleich zudem Ausführungsformen der vorliegenden Offenbarung hauptsächlich unter Bezugnahme auf N-leitende Transistoren erläutert sind, wird man verstehen, dass die hierin offenbarten Ausführungsformen gleichermaßen für P-leitende Transistoren gelten, wobei solche Implementierungen beispielsweise durch Symmetrie zu den nachstehend erläuterten N-leitenden Vorrichtungsimplementierungen ohne Weiteres von einem Fachmann hergeleitet werden können.Embodiments of the present disclosure offer advantages over the prior art, although it will be understood that other embodiments may provide other advantages, not necessarily all advantages are explained herein and no particular advantage is required for all embodiments. For example, embodiments discussed herein include methods and structures relating to a preseparation treatment (eg, a work function layer) and a subsequent atomic layer deposition (ALD) process (eg, subsequent ALD metal layer deposition) and the structures formed thereby. In some embodiments, the pre-deposition treatment and the subsequent ALD process are performed in-situ, as described below. As used herein, the term "in situ" is used to describe processes that are performed while a device or substrate remains in a processing system (eg, a loadlock chamber, transfer chamber, processing chamber, or any other fluidly coupled chamber), for example, the processing system allows the substrate to remain under vacuum conditions. Accordingly, the term "in situ" can generally also be used to refer to processes in which the machined device or substrate is not exposed to any external environment (eg, outside the processing system). Moreover, while embodiments of the present disclosure are explained primarily with reference to N-type transistors, it will be understood that the embodiments disclosed herein are equally applicable to P-type transistors, such implementations being readily accomplished, for example, by symmetry with the N-type device implementations discussed below can be derived by a person skilled in the art.
Mindestens einige Ausführungsformen der vorliegenden Offenbarung betreffen eine Austrittsarbeitsabstimmung für Vorrichtungen, die unter Anwendung einer 10-Nanometer-Prozesstechnologie (N10) hergestellt werden, wenngleich es sich versteht, dass hierin offenbarte Ausführungsformen gleichermaßen auf andere Prozesstechnologien anwendbar sind, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen. Zudem können Ausführungsformen der vorliegenden Offenbarung gleichzeitig verwendet werden, um eine Lückenfüllwirkung (zum Beispiel durch Verwendung einer ALD-Bearbeitung) zu verbessern. Wie hier verwendet, kann der Ausdruck „Lückenfüllwirkung” verwendet werden, um die Herausforderung der Gatemetallfüllung (zum Beispiel in einem Replacement-Metall-Gate-Prozess) zu beschreiben. In einigen vorhandenen Prozessen kann eine schlechte Metallgateabscheidung Lücken oder Fehlerstellen in dem Metallgate verursachen, die sich nachteilig auf die Vorrichtungsleistung auswirken. Ausführungsformen der vorliegenden Offenbarung, die vorteilhafterweise eine ALD-Bearbeitung für die Metallgateschichtabscheidung verwenden, stellen qualitativ hochwertige, konforme Metallgateschichten bereit, die im Wesentlichen frei von Fehlerstellen sein können und dadurch potenzielle Probleme im Zusammenhang mit der Lückenfüllwirkung mindern. Außerdem ist in mindestens einigen vorhandenen Prozessen (zum Beispiel einigen N10-Prozessen) die Austrittsarbeit durch das Nichtvorhandensein eines angemessenen Drehknopfes begrenzt. Daher besteht ein Bedarf an einem Austrittsarbeits-Abstimmungsknopf zur weiteren Verbesserung der Vorrichtungsleistung, die zum Beispiel über den herkömmlichen Austrittsarbeits-Abstimmungsansatz einer Schichtdickeneinstellung hinausgeht. Zum Beispiel kann in mindestens einigen vorhandenen Prozessen (die z. B. ALD für eine Gatestapelabscheidung einsetzen) eine Austrittsarbeitsabstimmung durch Abscheidung mehrerer ALD-Zyklen erzielt werden, um Metalloberflächen-Belastungseffekte zu verringern.At least some embodiments of the present disclosure pertain to a work function adjustment for devices fabricated using 10 nanometer process technology (N10), although it should be understood that embodiments disclosed herein are equally applicable to other process technologies without departing from the scope of the present disclosure , In addition, embodiments of the present disclosure may be used concurrently to improve a gap filling effect (for example, by using ALD processing). As used here For example, the term "gap filling effect" can be used to describe the challenge of gate metal filling (for example, in a metal-gate replacement process). In some existing processes, poor metal gate deposition can cause gaps or imperfections in the metal gate that adversely affect device performance. Embodiments of the present disclosure which advantageously utilize ALD processing for metal gate film deposition provide high quality, compliant metal gate layers that can be substantially free of imperfections and thereby mitigate potential problems associated with gap filling. In addition, in at least some existing processes (eg, some N10 processes), the work function is limited by the absence of an appropriate knob. Therefore, a need exists for a work function tuning button to further improve device performance beyond, for example, the conventional work function tuning approach of layer thickness adjustment. For example, in at least some existing processes (e.g., using ALD for gate stack deposition), work function tuning may be achieved by depositing multiple ALD cycles to reduce metal surface stress effects.
Wie oben beschrieben, betreffen Ausführungsformen der vorliegenden Offenbarung eine Vorabscheidungsbehandlung (z. B. eine Austrittsarbeitsschicht) und einen nachfolgenden ALD-Prozess und die dadurch gebildeten Strukturen. Wie hier verwendet, kann der Ausdruck „Vorabscheidungsbehandlung” austauschbar mit den Ausdrücken „Vorbehandlung”, „Vorabscheidungsdurchnässung” oder „Vordurchnässung” verwendet werden. Somit basieren verschiedene hierin offenbarte Ausführungsformen auf der Reinigung einer oxidierten Oberfläche (z. B. einer Austrittsarbeitsschicht, auf der anschließend ein ALD-Metallfilm abgeschieden wird) durch Anwenden eines Vordurchnässungs- oder Vorbehandlungsprozesses mit einem fluor[F]-basierten Vorläufer. In einigen Ausführungsformen kann der [F]-basierte Vorläufer NFx, TiFx oder WFx aufweisen, wobei „x” etwa 1 bis 6 entspricht. In verschiedenen Ausführungsformen kann der Vorbehandlungsprozess eine Oxidation auf einer Oberfläche eines Metallfilms (z. B. eines ALD-Metallfilms) bereinigen. Durch Anwenden des Vorbehandlungsprozesses mit einem fluor[F]-basierten Vorläufer an einem Metallfilm (z. B. auf einer Austrittsarbeitsschicht) kann eine Oxidationsoberfläche des ALD-Metallfilms entfernt werden, sodass die Schwellenspannung (Vt) verbessert wird. In einigen Ausführungsformen wird die Vorbehandlung mit einem fluor[F]-basierten Vorläufer verwendet, um eine Oberfläche einer TaN-Schicht innerhalb eines High-K-(HK)-Metallgate-(MG)-Stapels zu behandeln. In einigen Ausführungsformen kann die TaN-Schicht die oben beschriebene Austrittsarbeitsschicht sein. Zudem hängt die Austrittsarbeit des nachfolgend abgeschiedenen ALD-Metallfilms durch Einsetzen dieses Vordurchnässungs-/Vorbehandlungsprozesses nicht von einer variierenden Substratoberfläche oder Qualität eines darunterliegenden Substrats (wie z. B. einer darunterliegenden Austrittsarbeitsschicht mit einer oxidierten Schicht) ab, welche die Wachstumsrate (und somit die Dicke) des ALD-Metallfilms verringern kann, was zu Verbesserung einer Vorrichtungsschwellenspannung (Vt) beiträgt. Somit beinhalten mindestens einige Vorteile der vorliegenden Offenbarung ferner das Verbessern einer Vorrichtungs-Vt durch Verwenden eines Vordurchnässungsprozesses mit einem [F]-basierten Vorläufer zum Behandeln einer Austrittsarbeits-Einstellungsschicht (z. B. N-leitende Austrittsarbeitsschicht) vor der Abscheidung einer geeigneten nächsten Metallschicht (z. B. einer anderen Austrittsarbeitsschicht, Sperrschicht, Deckschicht oder anderen geeigneten nächsten Metallschicht). In einigen Ausführungsformen können der Vorbehandlungsprozess und die Abscheidung der nächsten Metallschicht zusammen/nacheinander (z. B. in situ) in einem Bearbeitungssystem wie einem Cluster-Werkzeug (z. B. einem ALD-Cluster-Werkzeug, mit dem Kammern gruppiert werden) ausgeführt werden. Allerdings kann in einigen Ausführungsformen eine separate Ex-situ-Vorbehandlung (z. B. der Austrittsarbeitsschicht) gefolgt von einer Abscheidung der nächsten Metallschicht ebenfalls einige Vorteile (z. B. eine Schwellenspannungsverbesserung) bereitstellen.As described above, embodiments of the present disclosure relate to a pre-deposition treatment (eg, a work function layer) and a subsequent ALD process and the structures formed thereby. As used herein, the term "pre-deposition treatment" may be used interchangeably with the terms "pretreatment", "pre-deposition wetting" or "pre-wetting". Thus, various embodiments disclosed herein are based on the cleaning of an oxidized surface (eg, a work function layer on which an ALD metal film is subsequently deposited) by applying a pre-wetting or pretreatment process with a fluoro [F] -based precursor. In some embodiments, the [F] -based precursor may comprise NF x , TiF x, or WF x , where "x" is about 1 to 6. In various embodiments, the pretreatment process may purify an oxidation on a surface of a metal film (eg, an ALD metal film). By applying the pretreatment process with a fluorine [F] -based precursor to a metal film (eg, on a work function layer), an oxidation surface of the ALD metal film can be removed, so that the threshold voltage (Vt) is improved. In some embodiments, pretreatment with a fluoro [F] -based precursor is used to treat a surface of a TaN layer within a high-K (HK) metal gate (MG) stack. In some embodiments, the TaN layer may be the above-described work function layer. Additionally, by employing this pre-soaking / pretreatment process, the work function of the subsequently deposited ALD metal film does not depend on a varying substrate surface or quality of an underlying substrate (such as an underlying work layer with an oxidized layer) which reduces the growth rate (and thus the Thickness) of the ALD metal film, which contributes to improvement of a device threshold voltage (Vt). Thus, at least some advantages of the present disclosure further include improving device Vt by using a pre-wetting process with a [F] -based precursor to treat a work function adjustment layer (e.g., N-type work function layer) prior to deposition of a suitable next metal layer (eg, another work function layer, barrier layer, overcoat, or other suitable metal next layer). In some embodiments, the pretreatment process and the deposition of the next metal layer may be performed together / sequentially (eg, in situ) in a processing system such as a cluster tool (eg, an ALD Cluster tool with which chambers are grouped) become. However, in some embodiments, separate ex situ pretreatment (eg, the work function layer) followed by deposition of the next metal layer may also provide some benefits (eg, threshold voltage enhancement).
Unter Bezugnahme auf 2 ist ein Verfahren 200 zum Ausführen einer Vorabscheidungsbehandlung (z. B. der Austrittsarbeitsschicht) und eines anschließenden ALD-Prozesses gemäß einigen Ausführungsformen dargestellt. Das Verfahren 200 kann auf einer planaren Single-Gate-Vorrichtung wie dem beispielhaften Transistor 100, der oben unter Bezugnahme auf 1A beschrieben ist, sowie auf einer Multi-Gate-Vorrichtung wie der FinFET-Vorrichtung 150 implementiert werden, die oben unter Bezugnahme auf 1B beschrieben ist. Somit können ein oder mehrere oben unter Bezugnahme auf den Transistor 100 und/oder den FinFET 150 erläuterten Aspekte auch auf das Verfahren 200 angewendet werden. Allerdings kann das Verfahren 200 in verschiedenen Ausführungsformen an anderen Vorrichtungen wie Gate-All-Around-(GAA)-Vorrichtungen, Omega-Gate-(Ω-Gate)-Vorrichtungen oder Pi-Gate-(Π-Gate)-Vorrichtungen sowie verspannten Halbleitervorrichtungen, Silicium-auf-Isolator-(SOI)-Vorrichtungen, teilweise abgereicherten SOI-Vorrichtungen, vollständig abgereicherten SOI-Vorrichtungen oder anderen Vorrichtungen, die im Stand der Technik bekannt sind, implementiert werden.With reference to 2 is a procedure 200 to perform a pre-deposition treatment (eg, the work function layer) and a subsequent ALD process according to some embodiments. The procedure 200 may be on a planar single-gate device such as the exemplary transistor 100 referring to the above with reference to 1A and on a multi-gate device such as the FinFET device 150 to be implemented with reference to the above 1B is described. Thus, one or more of the above may be with reference to the transistor 100 and / or the FinFET 150 explained aspects of the procedure 200 be applied. However, the procedure can 200 in various embodiments, on other devices such as gate all-around (GAA) devices, omega-gate (Ω-gate) devices or pi-gate (Π-gate) devices, and strained semiconductor devices, silicon-based devices. Isolator (SOI) devices, partially depleted SOI devices, fully depleted SOI devices, or other devices known in the art.
Es versteht sich, dass Teile des Verfahrens 200 und/oder beliebige der beispielhaften Transistorvorrichtungen, die unter Bezugnahme auf das Verfahren 200 erläutert werden, durch einen wohl bekannten komplementären Metall-Oxid-Halbleiter-(CMOS)-Technologieprozessfluss hergestellt werden können und somit einige Prozesse hierin nur kurz beschrieben werden. Ferner versteht es sich, dass beispielhafte hierin erläuterte Transistorvorrichtungen verschiedene andere Vorrichtungen und Merkmale wie zusätzliche Transistoren, bipolare Transistoren, Widerstände, Kondensatoren, Dioden, Sicherungen usw. umfassen können, jedoch für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht sind. Ferner kann bzw. können die hierin offenbarte(n) beispielhafte(n) Transistorvorrichtung(en) in einigen Ausführungsformen mehrere Halbleitervorrichtungen (z. B. Transistoren) umfassen, die miteinander verbunden sein können. Außerdem können in einigen Ausführungsformen verschiedene Aspekte der vorliegenden Offenbarung sowohl auf einen Gate-Last-Prozess als auch einen Gate-First-Prozess anwendbar sein. It is understood that parts of the procedure 200 and / or any of the exemplary transistor devices described with reference to the method 200 can be fabricated by a well-known complementary metal-oxide-semiconductor (CMOS) technology process flow, and thus some processes will be briefly described herein. Furthermore, it should be understood that exemplary transistor devices discussed herein may include various other devices and features such as additional transistors, bipolar transistors, resistors, capacitors, diodes, fuses, etc., but are simplified for a better understanding of the inventive concepts of the present disclosure. Further, in some embodiments, the exemplary transistor device (s) disclosed herein may include a plurality of semiconductor devices (eg, transistors) that may be interconnected. Additionally, in some embodiments, various aspects of the present disclosure may be applicable to both a gate-load process and a gate-first process.
Außerdem können die hierin dargestellten beispielhaften Transistorvorrichtungen in einigen Ausführungsformen eine Beschreibung einer Vorrichtung in einer Bearbeitungszwischenstufe umfassen, die während der Bearbeitung einer integrierten Schaltung oder eines Abschnitts davon hergestellt werden kann und die einen statischen wahlfreien Zugriffsspeicher (SRAM) und/oder andere Logikschaltungen, passive Komponenten wie Widerstände, Kondensatoren und Induktoren und aktive Komponenten wie P-Kanal-Feldeffekttransistoren (PFET), N-Kanal-FET (NFET), Metall-Oxid-Halbleiter-(MOSFET), komplementäre Metall-Oxid-Halbleiter-(CMOS)-Transistoren, bipolare Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und/oder Kombinationen davon umfassen kann.In addition, in some embodiments, the exemplary transistor devices illustrated herein may include a description of an apparatus in an intermediate processing stage that may be fabricated during processing of an integrated circuit or portion thereof, and static random access memory (SRAM) and / or other logic circuitry, passive components such as resistors, capacitors and inductors, and active components such as P-channel field effect transistors (PFETs), N-channel FETs (NFETs), metal-oxide-semiconductor (MOSFETs), complementary metal-oxide-semiconductor (CMOS) transistors , bipolar transistors, high voltage transistors, high frequency transistors, other memory cells, and / or combinations thereof.
Unter Bezugnahme auf das Verfahren 200 stellt das Verfahren 200 einen allgemeinen Prozessfluss zum Ausführen einer Vorabscheidungsbehandlung (z. B. der Austrittsarbeitsschicht) und einen nachfolgenden ALD-Prozess gemäß einigen Ausführungsformen dar. Zusätzliche Details der Prozesse und beispielhafte zugehörige Strukturen gemäß Ausführungsformen der vorliegenden Offenbarung werden unten unter Bezugnahme auf die Beispiele aus 3A/3B und 4A/4B ausführlicher erläutert. Das Verfahren 200 beginnt bei Block 202, wo eine Grenzflächenschicht über dem Substrat 102 gebildet ist, wobei die gebildete Grenzflächenschicht der oben als Teil des Gatedielektrikums 106 beschriebenen Grenzflächenschicht im Wesentlichen ähnlich sein kann. Das Verfahren 200 geht weiter zu Block 204, wo eine dielektrische High-K-Schicht auf der Grenzflächenschicht gebildet wird, wobei die gebildete dielektrische High-K-Schicht der oben als Teil des Gatedielektrikums 106 beschriebenen dielektrische High-K-Schicht im Wesentlichen ähnlich sein kann. In manchen Fällen kann eine High-K-Deckschicht über der dielektrischen High-K-Schicht gebildet werden.With reference to the method 200 puts the procedure 200 A general process flow for performing a preseparation treatment (eg, the work function layer) and a subsequent ALD process according to some embodiments. Additional details of the processes and example associated structures according to embodiments of the present disclosure will be made below with reference to the examples 3A / 3B and 4A / 4B explained in more detail. The procedure 200 starts at block 202 where an interface layer over the substrate 102 is formed, wherein the formed interface layer of the above as part of the gate dielectric 106 described interface layer may be substantially similar. The procedure 200 continue to block 204 where a high-K dielectric layer is formed on the interfacial layer, wherein the formed high-K dielectric layer is the one above as part of the gate dielectric 106 may be substantially similar to the described high-K dielectric layer. In some cases, a high-K capping layer may be formed over the high-K dielectric layer.
Nach Bildung der dielektrischen High-K-Schicht geht das Verfahren 200 dann weiter zu Block 206, wo ein Austrittsarbeitsmetall über der dielektrischen High-K-Schicht abgeschieden wird. In einigen Ausführungsformen ist das Austrittsarbeitsmetall Teil der Gateelektrode 108, die oben unter Bezugnahme auf 1A beschrieben ist. Als Alternative ist in einigen Ausführungsformen das Austrittsarbeitsmetall Teil der Metallschicht 164, die oben unter Bezugnahme auf 1B beschrieben ist. Wie hier verwendet, wird der Ausdruck „Austrittsarbeitsmetall” verwendet, um eine Schicht zu beschreiben, die zum Einstellen eines Wertes der Austrittsarbeit der Gateelektrode 108 verwendet wird. In verschiedenen Ausführungsformen kann das Austrittsarbeitsmetall TiN, TaN, TiAlC, TiAl, TiSiN, TaSi, TiAlN eine Kombination davon oder ein anderes geeignetes Metall enthalten. Somit kann in einigen Ausführungsformen die Austrittsarbeitsmetallschicht, die über der dielektrischen High-K-Schicht abgeschieden wird, mehrere Schichten aufweisen, die zum Einstellen des Wertes der Austrittsarbeit der Gateelektrode 108 konfiguriert sind. In verschiedenen Beispielen kann das Austrittsarbeitsmetall mittels ALD gebildet werden. Beispielsweise kann das Austrittsarbeitsmetall durch ALD bei einer Temperatur von etwa 200 bis 600°C abgeschieden werden. In manchen Fällen kann das Austrittsarbeitsmetall als Alternative mittels PVD, CVD, Elektronenstrahl-(E-Strahl)-Verdampfung und/oder einen anderen geeigneten Prozess gebildet werden. In einigen Ausführungsformen kann eine Oberfläche der abgeschiedenen Austrittsarbeitsmetalls (z. B. durch ALD abgeschieden) oxidieren (z. B. aufgrund der Aussetzung einer externen Umgebung nach Abscheidung des Austrittsarbeitsmetalls), sodass eine ALD-Metalloxidationsoberfläche auf der Austrittsarbeitsmetallschicht gebildet wird.After formation of the high-K dielectric layer, the process proceeds 200 then continue to block 206 where a workfunction metal is deposited over the high-K dielectric layer. In some embodiments, the workfunction metal is part of the gate electrode 108 referring to above 1A is described. Alternatively, in some embodiments, the workfunction metal is part of the metal layer 164 referring to above 1B is described. As used herein, the term "work function metal" is used to describe a layer that is used to set a value of the work function of the gate electrode 108 is used. In various embodiments, the workfunction metal may include TiN, TaN, TiAlC, TiAl, TiSiN, TaSi, TiAlN, a combination thereof, or other suitable metal. Thus, in some embodiments, the workfunction metal layer deposited over the high-K dielectric layer may include multiple layers used to adjust the work function value of the gate electrode 108 are configured. In various examples, the workfunction metal may be formed by ALD. For example, the workfunction metal may be deposited by ALD at a temperature of about 200 to 600 ° C. In some cases, the workfunction metal may alternatively be formed by PVD, CVD, electron beam (e-beam) evaporation, and / or another suitable process. In some embodiments, a surface of the deposited workfunction metal (eg, deposited by ALD) may oxidize (eg, due to exposure to an external environment after deposition of the work function metal) such that an ALD metal oxidation surface is formed on the work function metal layer.
In mindestens einigen vorhandenen Prozessen kann eine Oxidation des Austrittsarbeitsmetalls (Bildung der ALD-Metalloxidationsoberfläche) zu einem Belastungseffekt für eine Metallschicht führen, die anschließend auf dem oxidierten Austrittsarbeitsmetall abgeschieden wird. Wie hier verwendet, wird der Ausdruck Belastungseffekt verwendet, um eine unerwünschte Veränderung von Merkmalen/Eigenschaften der Metallschicht zu beschreiben, die auf dem oxidierten Austrittsarbeitsmetall infolge des oxidierten Austrittsarbeitsmetalls abgeschieden wird. Ausführungsformen der vorliegenden Offenbarung stellen die Entfernung (oder im Wesentlichen Entfernung) der oxidierten Schicht des Austrittsarbeitsmetalls vor der Abscheidung einer nachfolgenden Metallschicht bereit, sodass die gewünschten Merkmale/Eigenschaften der nachfolgend abgeschiedenen Metallschicht erhalten bleiben.In at least some existing processes, oxidation of the workfunction metal (formation of the ALD metal oxidation surface) may result in a stress effect for a metal layer which is subsequently deposited on the oxidized workfunction metal. As used herein, the term stressing effect is used to describe an undesirable change in features / properties of the metal layer deposited on the oxidized workfunction metal due to the oxidized workfunction metal. Embodiments of the present disclosure provide removal (or substantially removal) of the oxidized layer of the Workfunction metal before the deposition of a subsequent metal layer ready so that the desired features / properties of the subsequently deposited metal layer are retained.
Das Verfahren 200 geht dann weiter zu Block 208, wo ein Vorbehandlungsprozess des Austrittsarbeitsmetalls ausgeführt wird. In einer Ausführungsform des Blocks 208 kann die ALD-Metalloxidationsoberfläche (z. B. oxidierte Schicht des Austrittsarbeitsmetalls) durch einen Vorbehandlungsprozess entfernt werden, der einen F-basierten Vorläufer aufweist, um die ALD-Metalloxidationsoberfläche zu behandeln, bevor ein nachfolgender Metallfilm über dem Austrittsarbeitsmetall abgeschieden wird. In einigen Ausführungsformen weist der F-basierte Vorläufer NFx, TiFx oder WFx auf, wobei „x” etwa 1 bis 6 entspricht. In verschiedenen Ausführungsformen sind der Vorbehandlungsprozess und die darauf folgende Metallfilmabscheidung ein In-situ-Prozess, der beispielsweise innerhalb eines Bearbeitungssystems wie eines ALD-Cluster-Werkzeugs ausgeführt wird.The procedure 200 then go on to block 208 where a pretreatment process of the work function metal is performed. In one embodiment of the block 208 For example, the ALD metal oxidation surface (eg, oxidized work function metal layer) may be removed by a pretreatment process that includes an F-based precursor to treat the ALD metal oxidation surface before depositing a subsequent metal film over the workfunction metal. In some embodiments, the F-based precursor comprises NF x , TiF x, or WF x , where "x" is about 1 to 6. In various embodiments, the pretreatment process and the subsequent metal film deposition are an in-situ process performed, for example, within a processing system such as an ALD cluster tool.
In verschiedenen Ausführungsformen kann der Vorbehandlungsprozess durch ein Plasma ausgeführt werden, das unter Verwendung des F-basierten Vorläufers oder durch eine thermische chemische Reaktion, die den F-basierten Vorläufer verwendet, erzeugt wird. Für Ausführungsformen, die eine Plasmabehandlung einsetzen, kann der F-basierte Vorläufer beispielsweise in eine Bearbeitungskammer des Bearbeitungssystems (z. B. wenn die Bearbeitungskammer das Substrat mit der ALD-Metalloxidationsoberfläche unterbringt) bei einer Vorbehandlungsbearbeitungstemperatur von 20 bis 200°C und bei einer Strömungsrate von etwa 5 bis 500 Standardkubikmetern pro Minute (sccm) eingeführt werden. In einigen Ausführungsformen kann das Plasma bei einer Leistung von etwa 10 bis 1000 Watt (z. B. unter Verwendung einer DC- oder RF-Leistungsversorgung) erzeugt werden. Für Ausführungsformen, die beispielsweise eine thermische chemische Reaktionsbehandlung einsetzen, kann der F-basierte Vorläufer in die Bearbeitungskammer des Bearbeitungssystems bei einer Vorbehandlungsbearbeitungstemperatur von etwa 100 bis 1000°C eingeführt werden. In einigen Beispielen kann eine Strömungsrate von etwa 100 bis 8000 sccm für Ausführungsformen verwendet werden, welche die thermische chemische Reaktion einsetzen. In verschiedenen Beispielen werden die Vorbehandlungsbearbeitungsbedingungen (z. B. einschließlich der Auswahl des F-basierten Vorläufers, Vorbehandlungstemperatur, Strömungsrate des F-basierten Vorläufers und Leistung (z. B. für Ausführungsformen, die eine Plasmaerzeugung einsetzen) derart ausgewählt, dass eine Reaktion zwischen dem F-basierten Vorläufer und der ALD-Metalloxidationsoberfläche hervorgerufen wird, sodass infolge des Vorbehandlungsprozesses die oxidierte Schicht des Austrittsarbeitsmetalls entfernt oder bereinigt wird, sodass eine nicht oxidierte, saubere Austrittsarbeitsmetalloberfläche zurückgelassen wird. Allerdings kann in einigen Ausführungsformen eine separate Ex-situ-Vorbehandlung (z. B. der Austrittsarbeitsschicht) gefolgt von einer Abscheidung der nächsten Metallschicht ebenfalls einige Vorteile (z. B. eine Schwellenspannungsverbesserung) bereitstellen.In various embodiments, the pretreatment process may be performed by a plasma generated using the F-based precursor or by a thermal chemical reaction using the F-based precursor. For embodiments employing a plasma treatment, for example, the F-based precursor may be incorporated in a processing chamber of the processing system (eg, when the processing chamber houses the substrate with the ALD metal oxidation surface) at a pretreatment processing temperature of 20 to 200 ° C and at a flow rate from about 5 to 500 standard cubic meters per minute (sccm). In some embodiments, the plasma may be generated at a power of about 10 to 1000 watts (eg, using a DC or RF power supply). For embodiments employing, for example, a thermal chemical reaction treatment, the F-based precursor may be introduced into the processing chamber of the processing system at a pretreatment processing temperature of about 100 to 1000 ° C. In some examples, a flow rate of about 100 to 8000 sccm may be used for embodiments employing the thermal chemical reaction. In various examples, the pretreatment processing conditions (eg, including the selection of the F-based precursor, pretreatment temperature, flow rate of the F-based precursor, and performance (eg, for embodiments employing plasma generation) are selected such that a reaction between due to the pretreatment process, the oxidized work-function metal layer is removed or cleared leaving an unoxidized, clean workfunction metal surface behind, however, in some embodiments, a separate ex situ pretreatment ( eg, the work function layer) followed by deposition of the next metal layer also provide some advantages (eg, threshold voltage enhancement).
Nach dem Vorbehandlungsprozess kann das Verfahren 200 dann zu Block 210 weitergehen, wo eine nächste (nachfolgende) Metallschicht über dem vorbehandelten Austrittsarbeitsmetall abgeschieden wird. In einigen Ausführungsformen kann die nächste Metallschicht eine n-Metallschicht (wie z. B. TiAlC) und eine TiN-Schicht über der N-Metallschicht aufweisen und in einigen Beispielen kann die nächste Metallschicht durch ALD abgeschieden werden. In einigen Ausführungsformen kann die nächste Metallschicht auch Teil der Gateelektrode 108 sein, die oben unter Bezugnahme auf 1A beschrieben ist. Als Alternative kann in einigen Ausführungsformen die nächste Metallschicht auch Teil der Metallschicht 164 sein, die oben unter Bezugnahme auf 1B beschrieben ist. Außerdem kann bzw. können in einigen Ausführungsformen die nächste(n) Metallschicht(en), die über der vorbehandelten Austrittsarbeitsschicht abgeschieden sind, eine oder mehrere andere Schichten (z. B. zusätzlich zu den oben beschriebenen) aufweisen. In manchen Fällen kann bzw. können die nächste(n) Metallschicht(en) und beliebige andere Schichten, die über der vorbehandelten Austrittsarbeitsschicht abgeschieden sind, auch verwendet werden, um den Wert der Austrittsarbeit der Gateelektrode 108 einzustellen. Da die oxidierte Schicht des Austrittsarbeitsmetalls während des Vorbehandlungsprozesses gereinigt/entfernt wurde, wie oben beschrieben, kann die nächste Metallschicht bemerkenswerterweise auf die nicht oxidierte, saubere Austrittsarbeitsmetalloberfläche abgeschieden werden. Dementsprechend werden die gewünschten Merkmale/Eigenschaften der abgeschiedenen nächsten Metallschicht erhalten, da die nächste Metallschicht keinen Belastungseffekten (z. B. aufgrund einer oxidierten Schicht) des darunterliegenden Austrittsarbeitsmetalls unterliegt. Als weiteres Ergebnis führen Ausführungsformen der vorliegenden Offenbarung zu Vorrichtungen (z. B. dem Transistor 100), die eine verbesserte Schwellenspannung und eine verbesserte Vorrichtungszuverlässigkeit aufweisen.After the pretreatment process, the process 200 then to block 210 continue where a next (subsequent) metal layer is deposited over the pretreated workfunction metal. In some embodiments, the next metal layer may include an n-metal layer (such as TiAlC) and a TiN layer over the N-metal layer, and in some examples, the next metal layer may be deposited by ALD. In some embodiments, the next metal layer may also be part of the gate electrode 108 be referring to the above 1A is described. Alternatively, in some embodiments, the next metal layer may also be part of the metal layer 164 be referring to the above 1B is described. Additionally, in some embodiments, the next metal layer (s) deposited over the pretreated work function layer may include one or more other layers (eg, in addition to those described above). In some cases, the next metal layer (s) and any other layers deposited over the pretreated work function layer may also be used to increase the work function value of the gate electrode 108 adjust. Remarkably, since the oxidized layer of work-function metal was cleaned / removed during the pretreatment process as described above, the next metal layer can be deposited on the unoxidized, clean work function metal surface. Accordingly, the desired features / properties of the deposited next metal layer are obtained because the next metal layer is not subject to stress (eg due to an oxidized layer) of the underlying work function metal. As a further result, embodiments of the present disclosure result in devices (eg, the transistor 100 ), which have an improved threshold voltage and improved device reliability.
Die Vorrichtung (z. B. der Transistor 100), die gemäß dem Verfahren 200 hergestellt wird, kann einer weiteren Bearbeitung unterzogen werden, um verschiedene Merkmale und Regionen zu bilden, die im Stand der Technik bekannt sind. Zum Beispiel kann eine nachfolgende Bearbeitung verschiedene Kontakte/Durchkontaktierungen/Linien und mehrschichtige Verbindungsmerkmale (z. B. Metallschichten und Dielektrika zwischen Schichten) auf dem Substrat bilden, das die Vorrichtung aufweist, die zum Verbinden der verschiedenen Merkmale konfiguriert ist, um eine funktionelle Schaltung zu bilden, die eine oder mehrere Vorrichtungen (z. B. einen oder mehrere Transistoren 100) aufweisen kann. Zur weiteren Veranschaulichung des Beispiels kann die mehrschichtige Verbindung vertikale Verbindungen wie Durchkontaktierungen oder Kontakte und horizontale Verbindungen wie Metalllinien aufweisen. Die verschiedenen Verbindungsmerkmale können verschiedene leitfähige Materialien einsetzen, einschließlich Kupfer, Wolfram und/oder Silicid. In einem Beispiel wird ein Damascene- und/oder Dual-Damascene-Prozess verwendet, um eine kupferbezogene mehrschichtige Verbindungsstruktur zu bilden. Darüber hinaus können zusätzliche Schritte vor, während oder nach dem Verfahren 200 implementiert werden und einige der oben beschriebenen Schritte können durch andere Ausführungsformen des Verfahrens 200 ersetzt oder beseitigt werden können.The device (eg the transistor 100 ), which according to the procedure 200 may be subjected to further processing to form various features and regions known in the art. For example, subsequent processing may include various contacts / vias / lines and multilayer interconnect features (eg, metal layers and dielectrics between layers) on the A substrate comprising the device configured to connect the various features to form a functional circuit comprising one or more devices (eg, one or more transistors 100 ). To further illustrate the example, the multilayered interconnect may include vertical interconnects such as vias or contacts and horizontal interconnects such as metal lines. The various connection features may employ various conductive materials, including copper, tungsten, and / or silicide. In one example, a damascene and / or dual damascene process is used to form a copper-related multilayer interconnect structure. In addition, additional steps may be taken before, during or after the procedure 200 Some of the above-described steps may be implemented by other embodiments of the method 200 be replaced or eliminated.
Unter Bezugnahme auf 3A bis 3C sind darin Transmissionselektronenmikroskop-(TEM)-Bilder im Querschnitt für eine Vorrichtung, die ohne Ausführen eines Vorbehandlungsprozesses (3A) bearbeitet wird und für eine Vorrichtung, die unter Verwendung eines Vorbehandlungsverfahrens (3B) bearbeitet wird, sowie ein Schaubild (3C) dargestellt, das eine Flachbandspannung (Vfb) in Abhängigkeit verschiedener Bearbeitungsbedingungen zeigt und ferner den Nutzen für eine Vorrichtungsschwellenspannung (Vt) für Vorrichtungen zeigt, die gemäß Ausführungsformen der vorliegenden Offenbarung bearbeitet werden. Es sei klargestellt, dass die TEM-Bilder aus 3A und 3B beispielhafte Zusammensetzungen für die Stapelung von Schichten (z. B. für einen Metallgatestapel) darstellen. Die beispielhaften Zusammensetzungen werden rein zur leichteren Bezugnahme bereitgestellt und sollen den spezifisch beanspruchten Gegenstand nicht einschränken. Verschiedene Zusammensetzungen innerhalb des Schutzumfangs der vorliegenden Offenbarung können (z. B. innerhalb eines Single-Gatestapels) eine oder mehrere Austrittsarbeitsschichten, eine oder mehrere Sperrschichten, eine oder mehrere Deckschichten, eine oder mehrere Metallfüllschichten, eine oder mehrere Polysiliciumschichten, eine oder mehrere Silicidschichten, eine oder mehrere dotierte Schichten oder andere geeignete Schichten aufweisen, einschließlich und/oder zusätzlich zu den Schichten, die hierin spezifisch erwähnt sind und die je nach Bedarf oder Wunsch für eine bestimmte Technologie oder Anwendung konfiguriert sind. Außerdem können in einigen Ausführungsformen der Vorbehandlungsprozess und nachfolgende Metallschichtabscheidungsprozesse, die hierin beschrieben sind, viele Male für einen bestimmten Gatestapel wiederholt werden. In einigen Beispielen kann der Vorbehandlungsprozess viele Male wiederholt werden, um eine bestimmte Metallschicht (z. B. eine bestimmte Austrittsarbeitsmetallschicht) vor der Abscheidung einer nachfolgenden Metallschicht zu behandeln.With reference to 3A to 3C are transmission electron micrograph (TEM) images in cross-section for a device which, without performing a pretreatment process (FIG. 3A ) and for a device using a pretreatment method ( 3B ) and a graph ( 3C ), which depicts a ribbon voltage (Vfb) in response to various processing conditions, and further illustrates the utility for a device threshold voltage (Vt) for devices being processed in accordance with embodiments of the present disclosure. It should be made clear that the TEM images are off 3A and 3B Exemplary compositions for the stacking of layers (eg for a metal gate stack). The exemplary compositions are provided for ease of reference only and are not intended to limit the specifically claimed article. Various compositions within the scope of the present disclosure may include (eg, within a single gate stack) one or more work function layers, one or more barrier layers, one or more overcoat layers, one or more metal fill layers, one or more polysilicon layers, one or more silicide layers, comprise one or more doped layers or other suitable layers, including and / or in addition to the layers specifically mentioned herein and configured as needed or desired for a particular technology or application. Additionally, in some embodiments, the pretreatment process and subsequent metal layer deposition processes described herein may be repeated many times for a particular gate stack. In some examples, the pretreatment process may be repeated many times to treat a particular metal layer (eg, a particular work-function metal layer) prior to depositing a subsequent metal layer.
Aus Klarheitsgründen sei erwähnt, dass eine Transistorschwellenspannung (Vt) und eine Flachbandspannung (Vfb) im Allgemeinen wie folgt ausgedrückt werden können: For clarity, it should be noted that a transistor threshold voltage (Vt) and a flat band voltage (Vfb) can generally be expressed as follows:
Aus diesen zwei Ausdrücken für Vt und Vfb geht deutlich hervor, dass Vt durch Veränderungen der Flachbandspannung beeinflusst wird und die Flachbandspannung von der Austrittsarbeit φms abhängig ist.It is clear from these two expressions for Vt and Vfb that Vt is influenced by changes in the ribbon voltage and the ribbon voltage depends on the work function φ ms .
Unter Bezugnahme zunächst auf 3A ist hierin eine beispielhafte Struktur dargestellt, die eine TaN-Schicht aufweist, wobei die TaN-Schicht die oben beschriebene Austrittsarbeitsschicht sein kann. In einigen Ausführungsformen kann eine TiAlC-Schicht über der TaN-Schicht abgeschieden werden. In verschiedenen Beispielen können die TaN-Schicht und die TiAlC-Schicht Teil der Gateelektrode 108 oder der Metallschicht 164 sein, die oben unter Bezugnahme auf 1A bzw. 1B beschrieben ist. Wie dargestellt, kann die TaN-Schicht in einigen Ausführungsformen eine Dicke von etwa 15,6 nm aufweisen. Es sei klargestellt, dass für die beispielhafte Struktur aus 3A kein Vorbehandlungsprozess wie oben beschrieben ausgeführt wurde. Daher kann zum Beispiel nach der Abscheidung der TaN-Schicht eine nächste Metallschicht (wie z. B. eine TiAlC-Schicht) direkt über der TaN-Schicht ohne Ausführen eines Vorbehandlungsprozesses abgeschieden werden. Wie oben beschrieben, sei klargestellt, dass ein Austrittsarbeitswert der TaN-Schicht von der Dicke der TaN-Schicht abhängig ist. Somit basiert ein Wert der Austrittsarbeit für die beispielhafte Struktur aus 3A mindestens teilweise auf der Dicke der TaN-Schicht, die wiederum mindestens teilweise die Flachbandspannung (Vfb) bestimmt, die wiederum teilweise eine Schwellenspannung für eine Vorrichtung bestimmt, welche die beispielhafte Struktur aus 3A aufweist. Wie in 3C dargestellt, wird eine resultierende Vorrichtung, die mit der beispielhaften Struktur aus 3A hergestellt wird, mit einer Flachbandspannung (Vfb) von etwa 115 mV gemessen.Referring first to 3A Here, an exemplary structure is shown having a TaN layer, wherein the TaN layer may be the above-described work function layer. In some embodiments, a TiAlC layer may be over the TaN layer are deposited. In various examples, the TaN layer and the TiAlC layer may be part of the gate electrode 108 or the metal layer 164 be referring to the above 1A respectively. 1B is described. As shown, in some embodiments, the TaN layer may have a thickness of about 15.6 nm. It should be made clear that for the exemplary structure 3A no pretreatment process was performed as described above. Therefore, for example, after deposition of the TaN layer, a next metal layer (such as a TiAlC layer) may be deposited directly over the TaN layer without performing a pretreatment process. As described above, it should be understood that a work function value of the TaN layer is dependent on the thickness of the TaN layer. Thus, a value of the work function is based on the example structure 3A at least partially on the thickness of the TaN layer which, in turn, at least partially determines the ribbon voltage (Vfb), which in turn, in part, determines a threshold voltage for a device which is representative of the exemplary structure 3A having. As in 3C is shown, a resulting device that with the exemplary structure of 3A produced, measured with a ribbon voltage (Vfb) of about 115 mV.
Unter Bezugnahme als Nächstes auf 3B ist eine beispielhafte Struktur dargestellt, die eine TaN-Schicht ähnlich 3A aufweist. In einigen Ausführungsformen kann eine TiAlC-Schicht über der TaN-Schicht abgeschieden werden. In verschiedenen Beispielen können die TaN-Schicht und die TiAlC-Schicht Teil der Gateelektrode 108 oder der Metallschicht 164 sein, die oben unter Bezugnahme auf 1A bzw. 1B beschrieben ist. Im Gegensatz zu dem Beispiel aus 3A wird für die beispielhafte Struktur aus 3B wird ein Vorbehandlungsprozess wie hierin beschrieben ausgeführt, um die TaN-Schicht (z. B. die Austrittsarbeitsschicht) eines High-k-(HK)-Metallgate-(MG)-Stapels vor der Abscheidung einer nachfolgenden Metallschicht zu behandeln. In verschiedenen Ausführungsformen kann der Vorbehandlungsprozess, der zum Behandeln der TaN-Schicht ausgeführt wird, einen Ex-situ- oder In-situ-Vorbehandlungsprozess umfassen. In dem Beispiel aus 3B kann der Vorbehandlungsprozess, der auf die TaN-Schicht angewendet wird, eine WF6-Durchnässung oder -Vorbehandlung (WF6 ist der Vorläufer) sein. In mindestens einigen Beispielen kann die WF6-Durchnässung oder -Vorbehandlung bei einer Temperatur von etwa 300°C und für eine Zeitdauer von etwa 30 Sekunden ausgeführt werden. Zum Beispiel kann der Vorbehandlungsprozess, der für das Beispiel aus 3B angewendet wird, durch ein Plasma ausgeführt werden, das unter Verwendung von WF6 oder durch eine chemische Reaktion erzeugt wird, die einen WF6-Vorläufer einsetzt. Allerdings können andere fluor-[F]-basierte Vorläufer verwendet werden (als ein Plasma oder durch eine thermische chemische Reaktion), um den hierin beschriebenen Vorbehandlungsprozess auszuführen. Zum Beispiel kann der F-basierte Vorläufer in einigen Ausführungsformen NFx, TiFx oder WFx aufweisen, wobei „x” etwa 1 bis 6 entspricht. Infolge des Vorbehandlungsprozesses kann ein Abschnitt der TaN-Schicht (die vorher oxidiert wurde) entfernt werden, sodass eine Dicke der TaN-Schicht verringert wird (auf z. B. etwa 13,5 nm). In einigen Ausführungsformen kann zu rein veranschaulichenden Zwecken die hierin beschriebene Dickenverringerung von etwa 13 bis 15% betragen. In einigen Ausführungsformen kann eine nachfolgende Metallschicht (z. B. eine TiAlC-Schicht) (z. B. durch ALD) nacheinander und in manchen Fällen in situ abgeschieden werden. In einigen Ausführungsformen kann die abgeschiedene TiAlC-Schicht in dem Beispiel aus 3B somit dicker als für das Beispiel aus 3A sein, das keinen Vorbehandlungsprozess aufwies. Darüber hinaus kann in verschiedenen Ausführungsformen eine Anzahl von Wachstums-ALD-Wachstumszyklen für die TiAlC-Schicht für beide beispielhafte Strukturen aus 3A und 3B im Wesentlichen gleich sein. Wie oben beschrieben ist der Austrittsarbeitswert der TaN-Schicht von der Dicke der TaN-Schicht abhängig. Somit ist ein Wert der Austrittsarbeit für die beispielhafte Struktur aus 3B ein anderer als der Austrittsarbeitswert für die beispielhafte Struktur aus 3A, der mindestens teilweise auf der Dicke der TaN-Schicht basiert, die wiederum mindestens teilweise die Flachbandspannung (Vfb) und die Schwellenspannung für eine Vorrichtung bestimmt, welche die beispielhafte Struktur aus 3B aufweist. Im Allgemeinen kann das Ausführen des Vorbehandlungsprozesses wie hierin beschrieben zu einer Verringerung der Dicke der Austrittsarbeitsschicht (z. B. der TaN-Schicht) führen und kann den Wert der Austrittsarbeit der Austrittsarbeitsschicht verändern und dadurch den Wert der Schwellenspannung (Vt) verändern (verbessern). Wie in 3C dargestellt, wird eine resultierende Vorrichtung, die mit der beispielhaften Struktur aus 3B hergestellt wurde und den Vorbehandlungsprozess umfasste, mit einer Flachbandspannung (Vfb) von etwa 68 mV gemessen. Somit führt die WF6-Durchnässung/-Vorbehandlung, die für die beispielhafte Struktur aus 3B ausgeführt wird, zu einer Vfb-Verschiebung (Vfb-Verbesserung) im Vergleich zu der beispielhaften Struktur aus 3A, die keinem Vorbehandlungsprozess unterzogen wurde, von etwa –47 mV 3A. Anders gesagt führt die WF6-Durchnässung/-Vorbehandlung für die beispielhafte Struktur aus 3B zu einer Bandlückenverschiebung von ~47 mV für die TaN-Schicht. In einigen Ausführungsformen kann eine „Bandlückenverschiebung” verwendet werden, um die Leitungsbandlückenverschiebung (z. B. für NMOS-Transistoren) oder die Valenzbandlückenverschiebung (z. B. für PMOS-Transistoren) zu beschreiben, sodass davon ausgegangen werden kann, dass der Vorbehandlungsprozess die Austrittsarbeit der Austrittsarbeitsschicht (z. B. die TaN-Schicht) abgestimmt hat.Referring next to 3B an exemplary structure is shown that resembles a TaN layer 3A having. In some embodiments, a TiAlC layer may be deposited over the TaN layer. In various examples, the TaN layer and the TiAlC layer may be part of the gate electrode 108 or the metal layer 164 be referring to the above 1A respectively. 1B is described. Unlike the example from 3A is for the exemplary structure 3B For example, a pretreatment process as described herein is performed to treat the TaN layer (eg, the work function layer) of a high-k (HK) metal gate (MG) stack prior to depositing a subsequent metal layer. In various embodiments, the pretreatment process performed to treat the TaN layer may include an ex-situ or in-situ pretreatment process. In the example off 3B For example, the pre-treatment process applied to the TaN layer may be WF 6 -washing or pre-treatment (WF 6 is the precursor). In at least some examples, the WF 6 wash or pre-treatment may be carried out at a temperature of about 300 ° C and for a period of about 30 seconds. For example, the pretreatment process, which for the example 3B is carried out by a plasma generated using WF 6 or by a chemical reaction employing a WF 6 precursor. However, other fluoro- [F] -based precursors can be used (as a plasma or by a thermal chemical reaction) to carry out the pretreatment process described herein. For example, in some embodiments, the F-based precursor may have NF x , TiF x, or WF x , where "x" is about 1 to 6. As a result of the pretreatment process, a portion of the TaN layer (which has been previously oxidized) may be removed such that a thickness of the TaN layer is reduced (to, for example, about 13.5 nm). In some embodiments, for purely illustrative purposes, the thickness reduction described herein may be from about 13 to 15%. In some embodiments, a subsequent metal layer (eg, a TiAlC layer) (eg, by ALD) may be deposited sequentially and in some instances in situ. In some embodiments, the deposited TiAlC layer in the example may be 3B thus thicker than for the example 3A be that had no pretreatment process. In addition, in various embodiments, a number of growth ALD growth cycles may be made for the TiAlC layer for both exemplary structures 3A and 3B be essentially the same. As described above, the work function of the TaN layer is dependent on the thickness of the TaN layer. Thus, a value of the work function is for the example structure 3B other than the work function value for the example structure 3A which is based at least in part on the thickness of the TaN layer, which in turn at least partially determines the ribbon voltage (Vfb) and the threshold voltage for a device that embodies the exemplary structure 3B having. In general, performing the pretreatment process as described herein may result in a reduction in the thickness of the work function layer (eg, the TaN layer), and may alter the work function work function value, thereby changing (improving) the threshold voltage (Vt) value. , As in 3C is shown, a resulting device that with the exemplary structure of 3B was prepared and included the pretreatment process, measured with a ribbon voltage (Vfb) of about 68 mV. Thus, the WF 6 soak / pretreatment performs for the exemplary structure 3B is performed to Vfb shift (Vfb improvement) as compared with the exemplary structure 3A , which has not been subjected to a pretreatment process, of about -47 mV 3A , In other words, the WF 6 soak / pretreatment exemplifies the exemplary structure 3B to a bandgap shift of ~ 47 mV for the TaN layer. In some embodiments, a "bandgap shift" may be used to describe the conduction band gap shift (eg, for NMOS transistors) or the valence bandgap shift (eg, for PMOS transistors), so that the pretreatment process can be considered to be the Work function of the work function layer (eg, the TaN layer) has tuned.
Unter Bezugnahme auf 4A ist eine beispielhafte Struktur 402 dargestellt, die eine High-K-Schicht (HfO2), eine TiN-Schicht über der High-K-Schicht, eine TaN-Schicht über der TiN-Schicht, eine Schicht 404 (welche die oben beschriebene nächste Metallschicht wie eine TiAlC-Schicht aufweisen kann) über der TaN-Schicht und eine TiN-Schicht über der Schicht 404 aufweist. In verschiedenen Beispielen können die TiN-Schicht über der High-K-Schicht, die TaN-Schicht über der TiN-Schicht, die Schicht 404 (z. B die TiAlC-Schicht) über der TaN-Schicht und die TiN-Schicht über der Schicht 404 Teil der Gateelektrode 108 oder der Metallschicht 164 sein, die oben unter Bezugnahme auf 1A bzw. 1B beschrieben ist. In mindestens einigen Ausführungsformen ist die TaN-Schicht eine Sperrschicht. Es sei darauf hingewiesen, dass 4A eine beispielhafte Zusammensetzung für die Stapelung von Schichten (z. B. für einen Metallgatestapel) darstellt. Diese beispielhafte Zusammensetzung wird rein zur leichteren Bezugnahme bereitgestellt und soll den spezifisch beanspruchten Gegenstand nicht einschränken. Verschiedene Zusammensetzungen innerhalb des Schutzumfangs der vorliegenden Offenbarung können (z. B. innerhalb eines Single-Gatestapels) eine oder mehrere Austrittsarbeitsschichten, eine oder mehrere Sperrschichten, eine oder mehrere Deckschichten, eine oder mehrere Metallfüllschichten, eine oder mehrere Polysiliciumschichten, eine oder mehrere Silicidschichten, eine oder mehrere dotierte Schichten oder andere geeignete Schichten aufweisen, einschließlich und/oder zusätzlich zu den Schichten, die hierin spezifisch erwähnt sind und die je nach Bedarf oder Wunsch für eine bestimmte Technologie oder Anwendung konfiguriert sind. In einigen Ausführungsformen kann die TaN-Schicht die oben beschriebene Austrittsarbeitsschicht sein. Außerdem können Pfeile 408 verwendet werden, um anzuzeigen, dass der Vorbehandlungsprozess an der TaN-Schicht vor der Abscheidung der Schicht 404 ausgeführt wird. In verschiedenen Ausführungsformen kann der Vorbehandlungsprozess (z. B. der TaN-Schicht) einen Ex-situ- oder In-situ-Vorbehandlungsprozess umfassen. In manchen Fällen können die Pfeile 408 verwendet werden, um eine Oberflächenbedingung (z. B. vorbehandelt) einer benachbarten (z. B. darunterliegenden) Schicht anzuzeigen.With reference to 4A is an exemplary structure 402 shown a high-K layer (HfO 2 ), a TiN layer over the high-K layer, a TaN layer over the TiN layer, a layer 404 (which may have the next metal layer described above, such as a TiAlC layer) over the TaN layer and a TiN layer over the layer 404 having. In various examples, the TiN layer over the high-K layer, the TaN layer over the TiN layer, the layer 404 (eg, the TiAlC layer) over the TaN layer and the TiN layer over the layer 404 Part of the gate electrode 108 or the metal layer 164 be referring to the above 1A respectively. 1B is described. In at least some embodiments, the TaN layer is a barrier layer. It should be noted that 4A represents an exemplary composition for the stacking of layers (eg for a metal gate stack). This exemplary composition is provided for ease of reference only and is not intended to limit the specifically claimed subject matter. Various compositions within the scope of the present disclosure may include (eg, within a single gate stack) one or more work function layers, one or more barrier layers, one or more cover layers, one or more metal fill layers, comprise one or more polysilicon layers, one or more silicide layers, one or more doped layers, or other suitable layers, including and / or in addition to the layers specifically mentioned herein and configured as needed or desired for a particular technology or application , In some embodiments, the TaN layer may be the above-described work function layer. In addition, arrows can 408 be used to indicate that the pretreatment process at the TaN layer before the deposition of the layer 404 is performed. In various embodiments, the pretreatment process (eg, the TaN layer) may include an ex-situ or in-situ pretreatment process. In some cases, the arrows 408 may be used to indicate a surface condition (eg, pretreated) of an adjacent (eg, underlying) layer.
Unter Bezugnahme auf 4B ist ein Schaubild dargestellt, das die Flachbandspannung (Vfb) in Abhängigkeit verschiedener Vorbehandlungsbearbeitungsbedingungen für die beispielhafte Struktur 402 aus 4A dargestellt und ferner den Nutzen für eine Vorrichtungsschwellenspannung (Vt) für Vorrichtungen zeigt, die gemäß Ausführungsformen der vorliegenden Offenbarung bearbeitet werden. In dem Beispiel aus 4A/4B kann der Vorbehandlungsprozess durch ein Remote-Plasma unter Verwendung eines NF3-Vorläufers ausgeführt werden, um NF3-Radikale zu erzeugen, die wirksam sind, eine Metallschicht zu reinigen/behandeln (z. B. eine Oxidschicht von einer Oberfläche eines Austrittsarbeitsmetalls wie TaN zu reinigen). Unter Bezugnahme auf 4A/4B wird der Vorbehandlungsprozess ausgeführt, um die TaN-Schicht (z. B. die Austrittsarbeitsschicht) eines High-k-(HK)-Metall gate-(MG)-Stapels vor der Abscheidung einer nachfolgenden Metallschicht (z. B. der Schicht 404) zu behandeln.With reference to 4B FIG. 12 is a graph illustrating the ribbon voltage (Vfb) versus various pretreatment conditions for the exemplary structure. FIG 402 out 4A and further illustrates the utility for a device threshold voltage (Vt) for devices being processed in accordance with embodiments of the present disclosure. In the example off 4A / 4B For example, the pretreatment process may be performed by a remote plasma using an NF 3 precursor to generate NF 3 radicals that are effective to clean / treat a metal layer (eg, an oxide layer from a surface of a workfunction metal such as TaN to clean). With reference to 4A / 4B For example, the pretreatment process is performed to cure the TaN layer (eg, the work function layer) of a high-k (HK) metal gate (MG) stack prior to depositing a subsequent metal layer (eg, the layer 404 ) to treat.
Beginnend mit einer Baseline-(BSL)-Probe #01, für die kein Vorbehandlungsprozess ausgeführt wird, wird ein resultierender MOS-Kondensator (MOSCAP) mit einer Flachbandspannung (Vfb) von etwa –560 mV gemessen. Es sei klargestellt, dass ein Remote-Plasma unter Verwendung von NF3-Radikalen zum Vorbehandeln der TaN-Schicht für die Proben #07, #08, #09, #10 und #11 vor der Abscheidung einer nachfolgenden Metallschicht verwendet wurden. Es sei auch klargestellt, dass die Effizienz des Vorbehandlungsprozesses des vorliegenden Beispiels (einschließlich Vfb-Verschiebung und zugehöriger Vt-Verbesserung) von einer Bearbeitungstemperatur, einer Vorbehandlungszeit (Zeitdauer), einer Vorbehandlungsleistung (z. B. der Plasmaleistungsversorgung) und der Strömungsrate eines Vorläufers (z. B. NF3) abhängt. Zum Beispiel wird unter Bezugnahme auf die erste Probe (#07) ein NF3-Remote-Plasma-Vorbehandlungsprozess der TaN-Schicht 3 Sekunden lang bei 25°C und bei 250 W und bei einer Vorläufer-Strömungsrate von 10 sccm ausgeführt, wobei ein resultierender MOSCAP mit einer Flachbandspannung (Vfb) von etwa –580 mV oder ~20–25 mV gemessen wird, was eine Verbesserung im Vergleich zu der BSL-Probe #01 bedeutet. Unter Bezugnahme auf die Probe (#08) wird ein NF3-Remote-Plasma-Vorbehandlungsprozess der TaN-Schicht 3 Sekunden lang bei 25°C und bei 250 W und bei einer Vorläufer-Strömungsrate von 20 sccm ausgeführt, wobei ein resultierender MOSCAP mit einer Flachbandspannung (Vfb) von etwa –590 mV oder ~30 mV gemessen wird, was eine Verbesserung im Vergleich zu der BSL-Probe #01 bedeutet. Unter Bezugnahme auf die Probe (#09) wird ein NF3-Remote-Plasma-Vorbehandlungsprozess der TaN-Schicht 5 Sekunden lang bei 25°C und bei 250 W und bei einer Vorläufer-Strömungsrate von 10 sccm ausgeführt, wobei ein resultierender MOSCAP mit einer Flachbandspannung (Vfb) von etwa –595 mV oder ~35 mV gemessen wird, was eine Verbesserung im Vergleich zu der BSL-Probe #01 bedeutet. Unter Bezugnahme auf die Probe (#10) wird ein NF3-Remote-Plasma-Vorbehandlungsprozess der TaN-Schicht 3 Sekunden lang bei 25°C und bei 500 W und bei einer Vorläufer-Strömungsrate von 10 sccm ausgeführt, wobei ein resultierender MOSCAP mit einer Flachbandspannung (Vfb) von etwa –570 mV oder ~10 mV gemessen wird, was eine Verbesserung im Vergleich zu der BSL-Probe #01 bedeutet. Unter Bezugnahme auf die Probe (#11) wird ein NF3-Remote-Plasma-Vorbehandlungsprozess der TaN-Schicht 3 Sekunden lang bei 65°C und bei 250 W und bei einer Vorläufer-Strömungsrate von 10 sccm ausgeführt, wobei ein resultierender MOSCAP mit einer Flachbandspannung (Vfb) von etwa –651 mV oder ~91 mV gemessen wird, was eine Verbesserung im Vergleich zu der BSL-Probe #01 bedeutet. Im Allgemeinen führt, die durch die Ergebnisse aus 4B dargestellt, eine Erhöhung von NF3-Radikalen (z. B. durch Erhöhen der Vorbehandlungszeit von 3 Sekunden auf 5 Sekunden, durch Erhöhen der Vorläufer-Strömungsrate von 10 sccm auf 20 sccm oder durch Erhöhen der Bearbeitungstemperatur von 25°C auf 65°C) zu einer weiteren Verbesserung der Flachbandspannung (Vfb). Anders gesagt hat sich herausgestellt, dass eine Erhöhung von NF3-Radikalen die Vfb mehr zur Bandlücke (z. B. zu einem Leitungsband für N-leitende Transistoren oder zu einem Valenzband für P-leitende Transistoren) verschiebt. Somit kann man sagen, dass der NF3-Remote-Plasma-Vorbehandlungsprozess der TaN-Schicht die Austrittsarbeit der Austrittsarbeitsschicht (z. B. die TaN-Schicht) abgestimmt hat.Starting with a baseline (BSL) sample # 01, for which no pretreatment process is performed, a resulting MOS capacitor (MOSCAP) with a flat band voltage (Vfb) of about -560 mV is measured. It should be understood that a remote plasma using NF 3 radicals was used to pretreat the TaN layer for samples # 07, # 08, # 09, # 10, and # 11 prior to depositing a subsequent metal layer. It should also be understood that the efficiency of the pretreatment process of the present example (including Vfb shift and associated Vt enhancement) is based on a processing temperature, a pretreatment time, a pretreatment performance (eg, plasma power supply), and a precursor flow rate (FIG. eg NF 3 ). For example, referring to the first sample (# 07), a NF 3 remote plasma pretreatment process of the TaN film is carried out at 25 ° C and at 250 W for 3 seconds and at a precursor flow rate of 10 sccm resulting MOSCAP with a flat band voltage (Vfb) of about -580 mV or ~ 20-25 mV, which is an improvement compared to the BSL sample # 01. Referring to the sample (# 08), a NF 3 remote plasma pretreatment process of the TaN layer is carried out for 3 seconds at 25 ° C and at 250 W and at a precursor flow rate of 20 sccm with a resulting MOSCAP with a flat band voltage (Vfb) of about -590 mV or ~ 30 mV, which is an improvement compared to the BSL sample # 01. Referring to the sample (# 09), a NF 3 remote plasma pretreatment process of the TaN layer is carried out for 5 seconds at 25 ° C and at 250 W and at a precursor flow rate of 10 sccm with a resulting MOSCAP with a flat band voltage (Vfb) of about -595 mV or ~ 35 mV, which is an improvement compared to the BSL sample # 01. Referring to the sample (# 10), a NF 3 remote plasma pretreatment process of the TaN layer is carried out for 3 seconds at 25 ° C and at 500 W and at a precursor flow rate of 10 sccm with a resulting MOSCAP with a flat band voltage (Vfb) of about -570 mV or ~ 10 mV, which is an improvement compared to the BSL sample # 01. Referring to the sample (# 11), a NF 3 remote plasma pretreatment process of the TaN layer is carried out for 3 seconds at 65 ° C and at 250 W and at a precursor flow rate of 10 sccm with a resultant MOSCAP with a flat band voltage (Vfb) of about -651 mV or ~ 91 mV, which is an improvement compared to the BSL sample # 01. In general, that results from the results 4B shown an increase of NF 3 radicals (eg, by increasing the pre-treatment time from 3 seconds to 5 seconds, by increasing the precursor flow rate from 10 sccm to 20 sccm, or by raising the processing temperature from 25 ° C to 65 ° C ) to a further improvement of the ribbon voltage (Vfb). In other words, it has been found that increasing NF 3 radicals shifts the Vfb more to the bandgap (eg, to a conduction band for N-type transistors or to a valence band for P-type transistors). Thus, it can be said that the NF 3 remote plasma pretreatment process of the TaN layer has matched the work function of the work function layer (eg, the TaN layer).
Unter Bezugnahme auf 5 ist eine schematische Darstellung in Draufsicht eines beispielhaften Mehrkammer-Bearbeitungssystems 500 dargestellt. In einigen Ausführungsformen kann das System 500 gleichermaßen als ein „Cluster-Werkzeug” bezeichnet werden. Das System 500 kann im Allgemeinen Schleusenkammern 502, 504, eine Wafer-Handhabungskammer 506 und mehrere Bearbeitungskammern 1 bis 6 aufweisen. In verschiedenen Ausführungsformen stellen die Schleusenkammern 502, 504 die Übertragung von Substraten in das und aus dem System 500 bereit. In verschiedenen Ausführungsformen steht das System 500 unter Vakuum und die Schleusenkammern 502, 504 können die Substrate, die in das System 500 eingeführt wurden (z. B. mittels einer mechanischen Pumpe und/oder einer turbomolekularen Pumpe) „herabpumpen”. In einigen Ausführungsformen können die Schleusenkammern 502, 504 ausgelegt sein, einen einzigen Wafer oder mehrere Wafer (die z. B. in eine Kassette geladen werden) aufzunehmen. Zum Beispiel können die Schleusenkammern 502, 504 von der Waferhandhabungskammer 506 durch ein Gateventil getrennt sein, sodass die Waferhandhabungskammer 506 unter einem Vakuum bleiben kann, wenn eine oder beide Schleusenkammern 502, 504 gelüftet werden.With reference to 5 is a schematic representation in plan view of an exemplary multi-chamber processing system 500 shown. In some embodiments, the system may 500 equally as a "cluster tool" be designated. The system 500 can generally lock chambers 502 . 504 , a wafer handling chamber 506 and a plurality of processing chambers 1 to 6. In various embodiments, the lock chambers 502 . 504 the transfer of substrates into and out of the system 500 ready. In various embodiments, the system stands 500 under vacuum and the lock chambers 502 . 504 Can the substrates in the system 500 have been introduced (eg by means of a mechanical pump and / or a turbomolecular pump). In some embodiments, the lock chambers 502 . 504 be configured to accommodate a single wafer or multiple wafers (e.g., loaded into a cassette). For example, the lock chambers 502 . 504 from the wafer handling chamber 506 be separated by a gate valve, so that the wafer handling chamber 506 can stay under a vacuum if one or both lock chambers 502 . 504 be ventilated.
In verschiedenen Ausführungsformen ist die Waferhandhabungskammer 506 mit einem automatisierten Roboterarm ausgerüstet, der sich entlang einer horizontalen, vertikalen und/oder Drehachse gleitend bewegen kann, um Substrate zwischen den Schleusenkammern 502, 504 und einer der Substratbearbeitungskammern 1 bis 6 zu übertragen. Jede der Bearbeitungskammern 1 bis 6 kann konfiguriert sein, eine Anzahl von Substratbearbeitungsvorgängen wie eine Atomlagenabscheidung (ALD), CVD, PCD, Vorbehandlung/Durchnässung, Ausgasung, Annealing sowie eine Anzahl von Messtechnikvorgängen wie XPS-Analyse, AFM-Analyse und/oder andere geeignete Bearbeitungs- oder Messtechnikvorgänge auszuführen. In verschiedenen Ausführungsformen kann das System 500 beispielsweise mehr oder weniger Bearbeitungskammern aufweisen, die für einen bestimmten Prozess notwendig sind, der von dem System 500 ausgeführt werden soll.In various embodiments, the wafer handling chamber is 506 equipped with an automated robotic arm which is slidable along a horizontal, vertical and / or rotational axis, around substrates between the lock chambers 502 . 504 and one of the substrate processing chambers 1 to 6. Each of the processing chambers 1-6 may be configured to include a number of substrate processing operations such as atomic layer deposition (ALD), CVD, PCD, pre-treatment / soaking, outgassing, annealing, as well as a number of metrology operations such as XPS analysis, AFM analysis and / or other suitable Perform machining or metrology operations. In various embodiments, the system 500 For example, have more or less processing chambers necessary for a particular process, that of the system 500 to be executed.
Die verschiedenen hierin beschriebenen Ausführungsformen bieten gegenüber dem Stand der Technik mehrere Vorteile. Man wird verstehen, dass hierin nicht unbedingt alle Vorteile erläutert wurden, kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist und andere Ausführungsformen andere Vorteile bieten können. Als Beispiel beinhalten hierin erläuterte Ausführungsformen Verfahren und Strukturen, die eine Vorabscheidungsbehandlung (zum Beispiel einer Austrittsarbeitsschicht) und einen nachfolgenden Atomlagenabscheidungs-(ALD)-Prozess (zum Beispiel nachfolgende ALD-Metallschichtabscheidung) über der vorbehandelten Schicht betreffen. Außerdem können Ausführungsformen der vorliegenden Offenbarung wirksam eingesetzt werden, um eine Austrittsarbeitsabstimmung wie oben beschrieben zu erzielen. In verschiedenen Ausführungsformen beinhaltet der Vorabscheidungs-Behandlungsprozess (Vorbehandlungsprozess) das Reinigen einer oxidierten Oberfläche (z. B. einer Austrittsarbeitsschicht) durch Anwenden eines Vordurchnässungs- oder Vorbehandlungsprozesses mittels eines fluor-[F]-basierten Vorläufers. Der hierin beschriebene Vorbehandlungsprozess kann Metalloberflächen-Belastungseffekte (z. B. der Austrittsarbeitsschicht) wirksam mindern, sodass eine verbesserte Vorrichtungsschwellenspannung (Vt) resultiert. Somit beinhalten mindestens einige Vorteile der vorliegenden Offenbarung das Verbessern einer Vorrichtungs-Vt durch Anwenden eines Vordurchnässungsprozesses mit einem [F]-basierten Metallvorläufer zum Behandeln einer Austrittsarbeits-Einstellungsschicht (z. B. N-leitende Austrittsarbeitsschicht) vor der Abscheidung einer geeigneten nächsten Metallschicht (z. B. einer anderen Austrittsarbeitsschicht, Sperrschicht, Deckschicht oder anderen geeigneten nächsten Metallschicht), die zusammen/nacheinander (z. B. in-situ) in einem Bearbeitungssystem wie einem Cluster-Werkzeug (z. B. einem ALD-Cluster-Werkzeug, bei dem Kammern gruppiert werden) ausgeführt werden können. Ausführungsformen der vorliegenden Offenbarung können auch gleichzeitig verwendet werden, um eine Lückenfüllwirkung (zum Beispiel durch Verwendung einer ALD-Bearbeitung) zu verbessern, wie oben beschrieben. Allerdings kann in einigen Ausführungsformen eine separate Ex-situ-Vorbehandlung (z. B. der Austrittsarbeitsschicht) gefolgt von einer Abscheidung der nächsten Metallschicht ebenfalls einige Vorteile (z. B. eine Schwellenspannungsverbesserung) bereitstellen.The various embodiments described herein offer several advantages over the prior art. It will be understood that not all advantages have been necessarily explained herein, no particular benefit is required for all embodiments, and other embodiments may provide other advantages. By way of example, embodiments discussed herein include methods and structures relating to a preseparation treatment (eg, a work function layer) and a subsequent atomic layer deposition (ALD) process (eg, subsequent ALD metal layer deposition) over the pretreated layer. Additionally, embodiments of the present disclosure may be effectively employed to achieve a work function tuning as described above. In various embodiments, the pre-deposition treatment process (pretreatment process) includes cleaning an oxidized surface (eg, a work function layer) by applying a pre-soaking or pretreatment process using a fluorine [F] -based precursor. The pretreatment process described herein can effectively reduce metal surface stress effects (eg, the work function layer), resulting in an improved device threshold voltage (Vt). Thus, at least some advantages of the present disclosure include improving a device Vt by employing a pre-wetting process with a [F] -based metal precursor to treat a work function adjustment layer (e.g., N-type work function layer) prior to deposition of a suitable next metal layer (US Pat. eg, another work function layer, barrier layer, overcoat, or other suitable metal next layer) that may be used together / sequentially (eg, in-situ) in a processing system such as a cluster tool (eg, an ALD cluster tool in which chambers are grouped) can be performed. Embodiments of the present disclosure may also be used concurrently to improve a gap filling effect (for example, by using ALD processing), as described above. However, in some embodiments, separate ex situ pretreatment (eg, the work function layer) followed by deposition of the next metal layer may also provide some benefits (eg, threshold voltage enhancement).
Somit beschreibt eine der Ausführungsformen der vorliegenden Offenbarung ein Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren das Bilden einer dielektrischen Gateschicht über einem Substrat und Abscheiden einer Austrittsarbeitsmetallschicht über der dielektrischen Gateschicht beinhaltet. Danach wird eine fluorbasierte Behandlung der Austrittsarbeitsmetallschicht ausgeführt, wobei die fluorbasierte Behandlung eine oxidierte Schicht von einer oberen Oberfläche der Austrittsarbeitsmetallschicht entfernt, um eine behandelte Austrittsarbeitsmetallschicht zu bilden. In einigen Ausführungsformen wird nach dem Ausführen der fluorbasierten Behandlung eine andere Metallschicht über der behandelten Austrittsarbeitsmetallschicht abgeschieden.Thus, one of the embodiments of the present disclosure describes a method of fabricating a semiconductor device, the method including forming a gate dielectric layer over a substrate and depositing a work-function metal layer over the gate dielectric layer. Thereafter, a fluorine-based treatment of the work-function metal layer is performed, wherein the fluorine-based treatment removes an oxidized layer from an upper surface of the work-function metal layer to form a treated work-function metal layer. In some embodiments, after performing the fluorine based treatment, another metal layer is deposited over the treated workfunction metal layer.
In einer anderen der Ausführungsformen ist ein Verfahren erläutert, wobei eine dielektrische Gateschicht über einem Substrat gebildet wird, eine Sperrschicht über dem Gatedielektrikum gebildet wird, ein Plasma unter Verwendung eines fluorbasierten Vorläufers erzeugt wird und die Sperrschicht dem Plasma ausgesetzt wird. In verschiedenen Ausführungsformen wird als Reaktion auf das Aussetzen der Sperrschicht dem Plasma eine Oxidschicht von einer Oberfläche der Sperrschicht entfernt. In einigen Beispielen wird nach dem Entfernen der Oxidschicht eine andere Metallschicht über der Sperrschicht abgeschieden.In another of the embodiments, a method is illustrated wherein a gate dielectric layer is formed over a substrate, a barrier layer is formed over the gate dielectric, a plasma is generated using a fluorine-based precursor, and the barrier layer is exposed to the plasma. In various embodiments, an oxide layer is removed from a surface of the barrier layer in response to exposing the barrier layer to the plasma. In some examples, after removal of the oxide layer, another metal layer is deposited over the barrier layer.
In noch einer anderen der Ausführungsformen ist eine Vorrichtung erläutert, die ein Substrat mit einem darauf gebildeten Gatestapel aufweist. Beispielsweise weist die Vorrichtung ferner eine dielektrische Gateschicht, die über dem Substrat angeordnet ist, eine vorbehandelte Austrittsarbeitsmetallschicht, die über der dielektrischen Gateschicht angeordnet ist, und eine nachfolgende Metallschicht auf, die über der vorbehandelten Austrittsarbeitsmetallschicht angeordnet ist. In verschiedenen Ausführungsformen weist die vorbehandelte Austrittsarbeitsmetallschicht eine plasmabehandelte Austrittsarbeitsmetallschicht mit einem F-basierten Metallvorläufer auf.In yet another of the embodiments, an apparatus is disclosed that includes a substrate having a gate stack formed thereon. For example, the device further includes a gate dielectric layer disposed over the substrate, a pretreated work function metal layer disposed over the gate dielectric layer, and a subsequent metal layer disposed over the pretreated work function metal layer. In various embodiments, the pretreated workfunction metal layer includes a plasma-treated workfunction metal layer having an F-based metal precursor.
Die vorstehenden Ausführungen heben Merkmale mehrerer Ausführungsformen hervor, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für die Konzipierung oder Modifizierung anderer Prozesse und Strukturen für die gleichen Zwecke und/oder zur Erzielung der gleichen Vorteile der hierin vorgestellten Ausführungsformen nutzen kann. Der Fachmann sollte auch realisieren, dass solche äquivalenten Konstruktionen vom Geist und Schutzbereich der vorliegenden Offenbarung nicht abweichen und dass verschiedene Änderungen, Substitutionen und Veränderungen hierin vorgenommen werden können, ohne von dem Geist und Schutzbereich der vorliegenden Offenbarung abzuweichen.The foregoing teachings set forth features of several embodiments so that those skilled in the art can better understand the aspects of the present disclosure. Those skilled in the art will appreciate that he may readily use the present disclosure as a basis for designing or modifying other processes and structures for the same purposes and / or for achieving the same advantages of the embodiments presented herein. It should also be realized by those skilled in the art that such equivalent constructions do not depart from the spirit and scope of the present disclosure and that various changes, substitutions and alterations can be made herein without departing from the spirit and scope of the present disclosure.
