CN120636297A - 像素电路、阵列基板和显示面板 - Google Patents

Abstract

本发明公开一种像素电路、阵列基板和显示面板，通过在第一初始化阶段，第一初始化模块将第一初始化信号线上的第一初始化电压传输至驱动模块的控制端，驱动模块的第一端接入设定固定电压，且设定固定电压的电压值大于第一初始化电压的电压值，使得在第一初始化阶段，驱动模块的第一端和驱动模块的控制端之间存在压差，恢复驱动模块的阈值电压漂移，改善显示画面的残影问题，提升画面显示质量。通过在补偿阶段，补偿模块将与驱动模块的阈值电压相关的电压信息传输至驱动模块的控制端，在补偿阶段驱动模块会产生驱动电流，改善驱动模块的特性，有利于改善残影。并且，可以改善不同像素电路的驱动模块的阈值电压不一致所带来的显示均一性差的问题。

Description

像素电路、阵列基板和显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种像素电路、阵列基板和显示面板。

背景技术

随着显示技术的发展，用户对显示面板的画面显示质量的要求也越来越高。

然而，现有技术中，显示面板仍存在画面显示质量较差的问题，影响用户体验。

发明内容

本发明提供了一种像素电路、阵列基板和显示面板，以提升显示面板的画面显示质量，提升用户体验。

根据本发明的一方面，提供了一种像素电路，包括：

驱动模块，驱动模块的第一端用于输入设定固定电压，驱动模块的第二端输出驱动电流；

第一初始化模块，第一初始化模块的第一端连接第一初始化信号线，第一初始化模块的第二端连接驱动模块的控制端，第一初始化模块用于在第一初始化阶段，将第一初始化信号线中的第一初始化电压传输至驱动模块的控制端，设定固定电压的电压值大于第一初始化电压的电压值，以使驱动模块的控制端的电压低于驱动模块的第一端的电压，以改善驱动模块的特性；

补偿模块，补偿模块连接在驱动模块的第二端和驱动模块的控制端之间，用于在补偿阶段，向驱动模块的控制端传输与驱动模块的阈值电压相关的电压信息，以改善驱动模块的特性；第一初始化阶段在补偿阶段之前。

根据本发明的另一方面，提供了一种阵列基板，包括本发明任意实施例的像素电路。

根据本发明的另一方面，提供了一种显示面板，包括本发明任意实施例的阵列基板。

本发明实施例的技术方案，通过在第一初始化阶段，第一初始化模块将第一初始化信号线上的第一初始化电压传输至驱动模块的控制端，驱动模块的第一端接入设定固定电压，且设定固定电压的电压值大于第一初始化电压的电压值，使得在第一初始化阶段，驱动模块的第一端和驱动模块的控制端之间存在压差，恢复驱动模块的阈值电压漂移，改善驱动模块的特性，进而改善显示画面的残影问题，提升画面显示质量。并且，通过在补偿阶段，补偿模块将与驱动模块的阈值电压相关的电压信息传输至驱动模块的控制端，在补偿阶段驱动模块导通，驱动模块会产生驱动电流，恢复驱动模块的阈值电压漂移，改善驱动模块的特性，同样有利于改善残影，进一步提升画面显示质量。另外，在补偿阶段，对驱动模块的阈值电压进行补偿，如此，有利于改善显示面板中，不同像素电路的驱动模块的阈值电压不一致所带来的显示均一性差的问题，进一步改善画面显示质量，提升显示效果。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种像素电路的结构示意图；

图2是本发明实施例提供的另一种像素电路的结构示意图；

图3是本发明实施例提供的另一种像素电路的结构示意图；

图4是本发明实施例提供的另一种像素电路的结构示意图；

图5是本发明实施例提供的又一种像素电路的结构示意图；

图6是本发明实施例提供的另一种像素电路的结构示意图；

图7是本发明实施例提供的又一种像素电路的结构示意图；

图8是本发明实施例提供的再一种像素电路的结构示意图；

图9是本发明实施例提供的另一种像素电路的结构示意图；

图10是本发明实施例提供的一种像素电路的驱动时序图；

图11是本发明实施例提供的另一种像素电路的驱动时序图；

图12是本发明实施例提供的一种像素电路在写入帧的驱动时序图；

图13是本发明实施例提供的一种像素电路在保持帧的驱动时序图；

图14是本发明实施例提供的另一种像素电路在保持帧的驱动时序图；

图15是本发明实施例提供的另一种像素电路在写入帧的驱动时序图；

图16是本发明实施例提供的另一种像素电路在保持帧的驱动时序图；

图17是本发明实施例提供的另一种像素电路在保持帧的驱动时序图；

图18是本发明实施例提供的另一种像素电路的结构示意图；

图19是本发明实施例提供的另一种像素电路的结构示意图；

图20是本发明实施例提供的一种阵列基板的结构示意图；

图21是本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所述，现有技术中，显示面板仍存在画面显示质量较差的问题，影响用户体验。具体的，现有显示面板中，存在残影、均一性差等问题，影响显示面板的画面显示质量。

为改善显示面板的画面显示质量，本发明实施例提供一种像素电路，图1是本发明实施例提供的一种像素电路的结构示意图，参考图1，该像素电路包括：驱动模块110，驱动模块110的第一端用于输入设定固定电压V0，驱动模块110的第二端输出驱动电流；第一初始化模块120，第一初始化模块120的第一端连接第一初始化信号线Vref1，第一初始化模块120的第二端连接驱动模块110的控制端G1，第一初始化模块120用于在第一初始化阶段，将第一初始化信号线Vref1中的第一初始化电压传输至驱动模块110的控制端G1，设定固定电压V0的电压值大于第一初始化电压的电压值，以使驱动模块110的控制端G1的电压低于驱动模块110的第一端的电压，以改善驱动模块110的特性；补偿模块130，补偿模块130连接在驱动模块110的第二端和驱动模块110的控制端G1之间，用于在补偿阶段，向驱动模块110的控制端G1传输与驱动模块110的阈值电压相关的电压信息，以改善驱动模块110的特性；第一初始化阶段在补偿阶段之前。

具体的，驱动模块110的第一端可以直接接入设定固定电压V0，也可以间接接入设定固定电压V0。在驱动模块110的第一端直接接入固定电压的情况下，驱动模块110可以通过导电信号线接入设定固定电压V0，设定固定电压V0通过导电信号线直接输入到驱动模块110的第一端。在驱动模块110的第一端间接接入设定固定电压V0的情况下，驱动模块110的第一端可以通过开关器件接入设定固定电压V0，开关器件例如可以是薄膜晶体管，在开关器件导通时，设定固定电压V0传输至驱动模块110的第一端。驱动模块110还包括控制端，驱动模块110可以根据自身控制端和第一端的压差导通或关断，在驱动模块110导通时，驱动模块110的第二端输出驱动电流；在驱动模块110关断时，驱动模块110的第二端不输出驱动电流。

像素电路还包括第一初始化模块120，第一初始化模块120分别连接第一初始化信号线Vref1以及驱动模块110的控制端G1。其中，第一初始化模块120与驱动模块110的控制端G1的连接可以是直接连接，也可以是间接连接。在第一初始化模块120与驱动模块110的控制端G1直接连接的情况下，第一初始化模块120的第二端与驱动模块110的控制端G1可以通过导电信号线连接；在第一初始化模块120与驱动模块110的控制端G1间接连接的情况下，第一初始化模块120的第二端与驱动模块110的控制端G1之间可以包括开关器件，开关器件例如可以是薄膜晶体管，在开关器件导通时，第一初始化模块120的第二端与驱动模块110的控制端G1连接。本实施例中，在第一初始化阶段第一初始化模块120导通，将第一初始化信号线Vref1上的第一初始化电压传输至驱动模块110的控制端G1。同时，在第一初始化阶段，驱动模块110的第一端接入设定固定电压V0，且设定固定电压V0的电压值大于第一初始化电压的电压值，使得在第一初始化阶段，驱动模块110的控制端G1的电压低于驱动模块110的第一端的电压，使得驱动模块110的第一端和驱动模块110的控制端G1之间存在压差，使得驱动模块110的第一端和控制端G1之间存在电压偏置，为驱动模块110提供电压应力，从而恢复并改善驱动模块110的特性，例如恢复驱动模块110中驱动晶体管的阈值电压漂移，进而改善显示画面的残影问题，提升画面显示质量。

示例性的，驱动晶体管为P型晶体管，在显示面板上一帧的显示画面为黑画面，驱动晶体管处于关闭状态，则上一帧驱动晶体管的栅极(也即驱动模块110的控制端G1)的电压较高，例如驱动晶体管的栅极与源极的压差为正值，或者大于驱动晶体管的阈值电压的负值，驱动晶体管的阈值电压会发生漂移。通过在第一初始化阶段，第一初始化模块120将第一初始化电压传输至驱动模块110的控制端G1，驱动模块110的第一端接入设定固定电压V0，设定固定电压V0的电压值大于第一初始化电压的电压值，使得在第一初始化阶段，驱动晶体管的栅极电压较小，第一初始化阶段驱动晶体管的栅源压差为较大负值(小于驱动晶体管的阈值电压的负值)，使得驱动模块110的第一端和控制端G1之间存在较大电压偏置，将驱动晶体管的阈值电压漂移恢复，改善驱动晶体管的特性，进而改善黑画面残影现象。

像素电路还包括补偿模块130，补偿模块130连接在驱动模块110第二端和驱动模块110的控制端G1之间，也即补偿模块130分别与驱动模块110的第二端以及驱动模块110的控制端G1连接。在补偿阶段，驱动模块110和补偿模块130导通，将与驱动模块110的阈值电压相关的电压信息，传输至驱动模块110的控制端G1，以对驱动模块110的阈值电压进行补偿，如此，有利于改善显示面板中，不同像素电路的驱动模块110的阈值电压不一致所带来的显示均一性差的问题，改善画面显示质量，提升显示效果。其中，驱动模块110可以包括驱动晶体管，驱动模块110的阈值电压也即驱动晶体管的阈值电压。由于在补偿阶段，驱动模块110导通，驱动模块110会产生驱动电流，在此阶段，驱动模块110存在电流应力，从而恢复并改善驱动模块110的特性，例如恢复驱动模块110中驱动晶体管的阈值电压漂移，同样有利于改善残影，进一步提升画面显示质量。

示例性的，驱动晶体管为P型晶体管，在显示面板上一帧的显示画面为白画面，则上一帧驱动晶体管的栅极(也即驱动模块110的控制端G1)的电压较低，驱动晶体管的第一极和栅极之间的压差较大，驱动晶体管的阈值电压会发生漂移(阈值电压的漂移方向与上一帧为黑画面的漂移方向可以相反)。通过在补偿阶段，驱动模块110导通，驱动模块110会产生驱动电流，在此阶段，驱动模块110存在电流应力，将驱动晶体管的阈值电压漂移恢复，改善驱动晶体管的特性，进而改善白画面残影现象。

本实施例的像素电路，通过在第一初始化阶段，第一初始化模块将第一初始化信号线上的第一初始化电压传输至驱动模块的控制端，驱动模块的第一端接入设定固定电压，且设定固定电压的电压值大于第一初始化电压的电压值，使得在第一初始化阶段，驱动模块的第一端和驱动模块的控制端之间存在压差，恢复驱动模块的阈值电压漂移，改善驱动晶体管的特性，进而改善显示画面的残影问题，提升画面显示质量。并且，通过在补偿阶段，补偿模块将与驱动模块的阈值电压相关的电压信息传输至驱动模块的控制端，在补偿阶段驱动模块导通，驱动模块会产生驱动电流，恢复驱动模块的阈值电压漂移，改善驱动晶体管的特性，同样有利于改善残影，进一步提升画面显示质量。另外，在补偿阶段，对驱动模块的阈值电压进行补偿，如此，有利于改善显示面板中，不同像素电路的驱动模块的阈值电压不一致所带来的显示均一性差的问题，进一步改善画面显示质量，提升显示效果。

图2是本发明实施例提供的另一种像素电路的结构示意图，参考图2，可选的，驱动模块110的第一端与第一电源线VDD连接，设定固定电压V0等于第一电源线VDD上的第一电源电压。该像素电路中，驱动模块110的第一端直接接入设定固定电压V0。如此设置，驱动模块110的第一端和第一电源线VDD之间不需要设置开关器件，可以减少像素电路中的器件数量，有利于提高像素密度。

继续参考图2，可选的，第一初始化模块120的控制端连接第一扫描信号线S1，用于在第一初始化阶段，响应第一扫描信号线S1中的第一扫描信号，将第一初始化电压传输至驱动模块110的控制端G1。

具体的，在第一初始化阶段，第一扫描信号为有效电平，第一初始化模块120响应第一扫描信号的有效电平导通，将第一初始化电压传输至驱动模块110的控制端G1，实现对驱动模块110的控制端G1的初始化。其中，第一初始化电压远小于第一电源电压，例如第一初始化电压小于0，第一电源电压大于0，示例性的，第一初始化电压为-7V，第一电源电压为+7V，使得在第一初始化阶段，驱动模块110的第一端和控制端之间的压差较大，使得驱动模块110的第一端和控制端存在较大的电压偏置，进而有利于进一步改善残影。

其中，第一扫描信号的有效电平为使第一初始化模块120导通的电平，第一扫描信号的无效电平为使第一初始化模块120关断的电平。可选的，第一初始化模块120可以包括第一晶体管，第一晶体管可以是P型晶体管，也可以是N型晶体管。示例型的，第一晶体管为P型晶体管，则第一扫描信号的有效电平为低电平，第一扫描信号的无效电平为高电平；第一晶体管为N型晶体管，则第一扫描信号的有效电平为高电平，第一扫描信号的无效电平为低电平。

可选的，补偿模块130的控制端与第二扫描信号线S2连接，补偿模块130的第一端与驱动模块110的第二端连接，补偿模块130的第二端与驱动模块110的控制端G1连接，用于在补偿阶段，根据第一电源电压，向驱动模块110的控制端G1传输与驱动模块110的阈值电压相关的电压信息。

具体的，在补偿阶段，第二扫描信号为有效电平，补偿模块130导通，驱动模块110也导通，根据第一电源电压，通过驱动模块110和补偿模块130对驱动模块110的控制端G1充电，直至驱动模块110的控制端G1的电压等于第一电源电压与驱动模块110的阈值电压之和，以实现对驱动模块110的阈值电压的补偿。也即，对于图2所示像素电路的结构，与驱动模块110的阈值电压相关的信息等于第一电源电压与驱动模块110的阈值电压之和。

图3是本发明实施例提供的另一种像素电路的结构示意图，参考图3，该像素电路中，驱动模块110的第一端间接接入设定固定电压V0。可选的，像素电路还包括第一发光控制模块140和第二初始化模块150，第一发光控制模块140的控制端连接第一发光控制信号线EM，第一发光控制模块140的第一端连接第一电源线VDD，第一发光控制模块140的第二端连接驱动模块110的第一端，第一发光控制模块140用于在发光阶段，响应第一发光控制信号线EM上的第一发光控制信号的有效电平导通；第二初始化模块150的控制端连接第二扫描信号线S2，第二初始化模块150的第一端连接第二电源线VEH，第二初始化模块150的第二端连接驱动模块110的第一端；第二初始化模块150用于在补偿阶段，响应第二扫描信号线S2上第二扫描信号的有效电平，向驱动模块110的第一端传输第二电源线VEH上的第二电源电压；补偿模块130用于在补偿阶段，根据第二电源电压，向驱动模块110的控制端G1传输与驱动模块110的阈值电压相关的电压信息。本实施例的像素电路，驱动模块110的第一端连接有第一发光控制模块140和第二初始化模块150，此种电路结构，可以适用于宽频驱动的场景。

具体的，驱动模块110的第一端通过第一发光控制模块140接入第一电源线VDD上的第一电源电压，驱动模块110的第一端通过第二初始化模块150接入第二电源线VEH上的第二电源电压。对于图3所示像素电路，在第一发光控制模块140导通、第二初始化模块150关断的情况下，驱动模块110的第一端接入第一电源电压，此时设定固定电压V0等于第一电源电压。具体的，第一发光控制模块140在发光阶段，响应第一发光控制信号线EM上的第一发光控制信号的有效电平导通，第一电源电压通过第一发光控制模块140传输至驱动模块110的第一端。在第一发光控制模块140关断，第二初始化模块150导通的情况下，驱动模块110的第一端接入第二电源电压，此时，设定固定电压V0等于第二电源电压。具体的，在第二初始化模块150在补偿阶段，响应第二扫描信号线S2上第二扫描信号的有效电平，向驱动模块110的第一端传输第二电源线VEH上的第二电源电压；在补偿阶段第二初始化模块150、驱动模块110和补偿模块130导通，通过第二初始化模块150、驱动模块110和补偿模块130向驱动模块110的控制端G1充电，直至驱动模块110的控制端G1的电压等于第二电源电压和驱动模块110的阈值电压之和，即对于图3所示像素电路，与驱动模块110的阈值电压相关的电压信息等于第二电源电压与驱动模块110的阈值电压的绝对值。

继续参考图3，第一初始化模块120的控制端连接第一扫描信号线S1，用于在第一初始化阶段，响应第一扫描信号线S1中的第一扫描信号，将第一初始化电压传输至驱动模块110的控制端G1。其中，第一初始化电压远小于第二电源电压，例如第一初始化电压小于0，第二电源电压大于0，使得在第一初始化阶段，驱动模块110的第一端和控制端之间的压差较大，使得驱动模块110的第一端和控制端存在较大的电压偏置，进而有利于进一步改善残影。

图4是本发明实施例提供的另一种像素电路的结构示意图，图5是本发明实施例提供的又一种像素电路的结构示意图，其中，图4建立在图2所示像素电路结构的基础上，图5建立在图3所示像素电路结构的基础上。参考图4和图5，可选的，像素电路还包括：数据写入模块160，数据写入模块160分别连接数据线Data和第一固定电压线；存储耦合模块170，存储耦合模块170的第一端与数据写入模块160连接，存储耦合模块170的第二端与驱动模块110的控制端G1连接；数据写入模块160用于在数据写入阶段，将数据线Data上的数据电压传输至存储耦合模块170的第一端，以及用于在发光阶段，向存储耦合模块170的第一端传输第一固定电压线上的第一固定电压V1；存储耦合模块170用于在发光阶段将存储耦合模块170的第一端含有数据电压信息的电压耦合至驱动模块110的控制端G1，驱动模块110用于在发光阶段，根据驱动模块110的控制端G1的电压产生驱动电流；节点电位控制模块180，节点电位控制模块180连接于存储耦合模块170的第一内部节点N1，节点电位控制模块180的控制端连接第一控制信号线EMB，用于在第一控制信号线EMB中第一控制信号的控制下，在初始化阶段、补偿阶段和数据写入阶段，向第一内部节点N1传输第二固定电压V2。

具体的，在数据写入阶段，数据写入模块160将数据电压传输至存储耦合模块170的第一端；在发光阶段，数据写入模块160将第一固定电压V1传输至存储耦合模块170的第一端。在数据写入阶段，节点电位控制模块180将第二固定电压V2传输至第一内部节点N1，并且数据写入阶段与发光阶段之间的时段，节点电位控制模块180始终导通，使得第一内部节点N1保持为第二固定电压V2，如此，使得在发光阶段之前，第一内部节点N1的电位不会随存储耦合模块170的第一端的电位改变而改变。在发光阶段，节点电位控制模块180关断，数据写入模块160将第一固定电压V1传输至存储耦合模块170的第一端，存储耦合模块170的第一端的电位从数据电压变为第一固定电压V1，存储耦合模块170将含有数据电压信息的电压耦合至驱动模块110的控制端G1，具体的，驱动模块110的控制端G1的电压变化量可以等于存储耦合模块170第一端的电压变化量，即第一固定电压V1与数据电压之差。

本实施例中，数据写入模块160可以通过存储耦合模块170向驱动模块110的控制端G1写入与数据电压相关的电压信息，而不需要通过驱动模块110和补偿模块130向驱动模块110的控制端G1写入数据电压，如此，可以将数据写入阶段和补偿阶段分离，一方面有利于提高刷新率，另一方面可以使得对驱动模块110的阈值电压补偿充分，进而提升显示效果。

继续参考图4和图5，可选的，存储耦合模块170包括第一存储耦合单元171和第二存储耦合单元172，第一存储耦合单元171的第一端作为存储耦合模块170的第一端，第一存储耦合单元171的第二端与第二存储耦合单元172的第一端连接于第一内部节点N1，第二存储耦合单元172的第二端与驱动模块110的控制端G1电连接。

图6是本发明实施例提供的另一种像素电路的结构示意图，图7是本发明实施例提供的又一种像素电路的结构示意图，图8是本发明实施例提供的再一种像素电路的结构示意图，图9是本发明实施例提供的另一种像素电路的结构示意图，其中，图6和图7建立在图4所示像素电路结构的基础上，图8和图9建立在图5所示像素电路结构的基础上。参考图6-图9，可选的，数据写入模块160包括数据写入单元161和写入控制单元162，数据写入单元161的第一端与数据线Data连接，写入控制单元162的第一端与第一固定电压线连接，写入控制单元162的控制端连接第二发光控制信号线EM0，数据写入单元161的第二端和写入控制单元162的第二端分别与存储耦合模块170的第一端连接；数据写入单元161用于在数据写入阶段，将数据电压传输至存储耦合模块170的第一端，写入控制单元162用于在发光阶段，响应第二发光控制信号线EM0上的第二发光控制信号，向存储耦合模块170的第一端传输第一固定电压V1。

具体的，在数据写入阶段，数据写入单元161导通，写入控制单元162关断，数据写入单元161将数据电压传输至存储耦合模块170的第一端。在发光阶段，数据写入单元161关断，写入控制单元162导通，将第一固定电压V1传输至存储耦合模块170的第一端。其中，数据写入单元161和写入控制单元162分别包括开关器件。以图6所示出情况为例，第一初始化模块120包括第一晶体管T1，补偿模块130包括第二晶体管T2。参考图6-图9，数据写入单元161包括第三晶体管T3，写入控制单元162包括第四晶体管T4，节点电位控制模块180包括第五晶体管T5。可选的，第四晶体管T4和第五晶体管T5均包括双栅晶体管，减小第四晶体管T4和第五晶体管T5的漏电流。继续参考图6-图9，可选的，像素电路还包括第二发光控制模块190，第二发光控制模块190的控制端连接第一发光控制信号线EM，第二发光控制模块190的第一端与驱动模块110的第二端连接，第二发光控制模块190的第二端用于连接发光模块300；第二发光控制模块190用于在发光阶段，响应第一发光控制信号线EM上第一发光控制信号的有效电平导通，以及在发光阶段以外的时段，响应第一发光控制信号的无效电平关断。其中，发光阶段以外的时段包括但不限于第一初始化阶段、数写入阶段和补偿阶段。通过设置第二发光控制模块190，使得在发光阶段以外的时段，即使驱动模块110导通产生驱动电流，该驱动电流也会被第二发光控制模块190截断，无法到达发光模块300，进而避免发光模块300的误发光，提升显示效果。参考图6-图9，可选的，第二发光控制模块190包括第六晶体管T6。

可选的，第一发光控制信号的频率大于或等于第二发光控制信号的频率。

在低频显示的情况下，显示帧包括写入帧和保持帧。一些实施例中，在低频显示的情况下第一发光控制信号的频率大于第二发光控制信号的频率，第一发光控制信号在写入帧和保持帧均包括有效电平，第二发光控制信号在写入帧包括有效电平，在保持帧不包括有效电平。另一些实施例中，低频显示的情况下第一发光控制信号的频率等于第二发光控制信号的频率，第一发光控制信号在写入帧和保持帧均包括有效电平，第二发光控制信号在写入帧包括有效电平和在保持帧均包括有效电平。

在高频显示的情况下，显示帧包括写入帧，第一发光控制信号的频率等于第二发光控制信号的频率。

同一帧内，在第一发光控制信号和第二发光控制信号均包括有效电平的情况下，可选的，第一发光控制信号的有效电平和第二发光控制信号的有效电平的时段完全重叠。

一些实施例中，像素电路还包括第三初始化模块200，第三初始化模块200用于在第一初始化阶段、补偿阶段或者数据写入阶段向第二发光控制模块190的第二端传输第二初始化电压。

可选的，第三初始化模块200的控制端连接第一扫描信号线S1或第二扫描信号线S2，如此，无需在显示面板中额外设置对第三初始化模块200进行控制的信号线，即可实现对发光模块300的初始化，简化显示面板中的布线结构。可选的，第三初始化模块200包括第七晶体管T7。

可选的，第一存储耦合单元171包括第一电容C1；第二存储耦合单元172包括第二电容C2；第一电容的第一端作为第一存储耦合单元171的第一端，第一电容的第二端作为第一存储耦合单元171的第二端；第二电容C2的第一端作为第二存储耦合单元172的第一端，第二电容C2的第二端作为第二存储耦合单元172的第二端。

继续参考图6和图7，可选的，驱动模块110的第一端与第一电源线VDD连接，设定固定电压V0等于第一电源线VDD上的第一电源电压；补偿模块130的第一端与驱动模块110的第二端电连接，补偿模块130的第二端与驱动模块110的控制端G1电连接，补偿模块130的第二端还与第一初始化模块120的第二端电连接。参考图6和图7，可选的，第一初始化模块120的第一晶体管T1为双栅晶体管，例如记为第一双栅晶体管。补偿模块130的第二晶体管T2可以为双栅晶体管，例如记为第二双栅晶体管。如此，可以使得第一初始化模块120和补偿模块130的漏电流较小，进而使得在发光阶段，驱动模块110的控制端G1的电位可以得到更加良好地保持，有利于提升显示效果。

参考图6，可选的，在图6所示驱动模块110的第一端与第一电源线VDD连接，设定固定电压V0等于第一电源线VDD上的第一电源电压的像素电路结构中，数据写入单元161的控制端连接第三扫描信号线S3，数据写入单元161用于在数据写入阶段，响应第三扫描信号线S3上第三扫描信号的有效电平，将数据电压传输至存储耦合模块170的第一端。

参考图6，可选的，第一发光控制信号线EM复用为第二发光控制信号线EM0。

一些实施例中，第三初始化模块200的控制端也可连接第三扫描信号线S3。

图10是本发明实施例提供的一种像素电路的驱动时序图，该驱动时序可以用于驱动图6所示像素电路，参考图6和图10，一帧内，像素电路的工作过程包括第一初始化阶段t1、补偿阶段t2、数据写入阶段t3和发光阶段t4。其中，像素电路中各个晶体管可以是P型晶体管，也可以是N型晶体管。以下各实施例以像素电路中各晶体管均为P型晶体管为例进行说明。

其中，在第一初始化阶段t1，第一扫描信号为低电平，第一晶体管T1导通，将第一初始化电压传输至驱动晶体管的栅极。驱动晶体管的第一极接入第一电源电压，如此，驱动晶体管的第一极与栅极之间存在较大电压偏置，进而改善残影现象。同时，第一初始化阶段t1，第一控制信号为低电平，第五晶体管T5导通，将第二固定电压V2传输至第一内部节点N1。在第一初始化阶段t1，第一发光控制信号、第二发光控制信号、第二扫描信号和第三扫描信号均为高电平，对应控制的晶体管截止。在第七晶体管T7连接第一扫描信号线S1的情况下，在第一初始化阶段t1，第七晶体管T7导通，将第二初始化电压传输至发光模块300的第一端，进而实现对发光模块300的初始化。

在补偿阶段t2，第二扫描信号为低电平，第二晶体管T2导通，第一电源电压通过驱动晶体管和第二晶体管T2向驱动晶体管的栅极充电，直至驱动晶体管的栅极电位等于第一电源电压与驱动晶体管的阈值电压之和Vdd+Vth，其中Vdd表示第一电源电压，Vth表示阈值电压，驱动晶体管截止。在补偿阶段t2，第一控制信号为低电平，第五晶体管T5导通，将第二固定电压V2传输至第一内部节点N1。在第七晶体管T7连接第二扫描信号线S2的情况下，在补偿阶段t2，第七晶体管T7导通，将第二初始化电压传输至发光模块300的第一端，进而实现对发光模块300的初始化。在补偿阶段t2，第一发光控制信号、第二发光控制信号、第一扫描信号和第三扫描信号为高电平，对应控制的晶体管截止。

在数据写入阶段t3，第三扫描信号为低电平，第三晶体管T3导通，将数据电压传输至第一电容的第一端。在数据写入阶段t3，第一控制信号为低电平，第五晶体管T5导通，将第二固定电压V2传输至第一内部节点N1。在第七晶体管T7连接第三扫描信号线S3的情况下，在数据写入阶段t3，第七晶体管T7导通，将第二初始化电压传输至发光模块300的第一端，进而实现对发光模块300的初始化。在数据写入阶段t3，第一发光控制信号、第二发光控制信号、第一扫描信号和第二扫描信号为高电平，对应控制的晶体管截止。

在发光阶段t4，第一发光控制信号、第二发光控制信号为低电平，第四晶体管T4导通，将第一固定电压V1传输至第一电容的第一端，第一电容的第一端的电压由数据电压跳变为第一固定电压V1。在发光阶段t4，第一控制信号为高电平信号，第五晶体管T5截止，因此，由于第一电容C1和第二电容C2的耦合作用，含有数据电压信息的电压耦合至驱动晶体管的栅极，示例性的，第一电容C1和第二电容C2共同将第一电容C1第一端的电压变化量(也即第一固定电压V1与数据电压之差)耦合至驱动模块110的控制端G1，则驱动晶体管的栅极的电压为Vdd+Vth+V1-Vdata。则在发光阶段t4，第六晶体管T6导通，驱动晶体管产生的驱动电流 其中μ为载流子迁移率，Cox为栅氧化层电容(栅极氧化物单位面积上电容)，W/L为驱动晶体管DT的宽长比。其中，驱动模块110的第一端与第一电源线VDD连接的情况下，第一固定电压V1与第一电源电压不相等，如此，可以消除第一电源线VDD在信号传输过程中的电压降对显示效果造成的影响，提升显示均一性。在发光阶段t4，第一控制信号、第一扫描信号、第二扫描信号和第三扫描信号均为高电平信号，对应控制的晶体管截止。

继续参考图10，可选的，一帧内，第三扫描信号的有效电平在第二扫描信号的有效电平之后。如此，将像素电路的数据写入阶段t3与补偿阶段t2分离，也即数据写入阶段t3和补偿阶段t2不同时进行，可以减少二者之间的相互限制和影响。

一些实施例中，第三扫描信号的有效电平的脉宽时长小于第二扫描信号的有效电平的脉宽时长。如此设置，一方面可以使得数据写入阶段t3的时间较短，可以实现高刷新率。另一方面使得补偿阶段t2的时间可以较长，进而使得对驱动模块110的阈值电压补偿更加充分，进而提升显示均匀性，提升画面显示质量。

参考图7，在驱动模块110的第一端与第一电源线VDD连接，设定固定电压V0等于第一电源线VDD上的第一电源电压的情况下，一些实施例中，数据写入单元161的控制端连接第一扫描信号线S1，用于在数据写入阶段t3，响应第一扫描信号线S1上第一扫描信号的有效电平，将数据电压传输至存储耦合模块170的第一端，数据写入阶段t3和第一初始化阶段t1同时进行；或者，数据写入单元161的控制端连接第二扫描信号线S2，用于在数据写入阶段t3，响应第二扫描信号线S2上的第二扫描信号的有效电平，将数据电压传输至存储耦合模块170的第一端，数据写入阶段t3与补偿阶段t2同时进行。如此设置，利用对第一初始化模块120进行控制的第一扫描信号线S1，或者对补偿模块130进行控制的第二扫描信号线S2控制数据写入单元161，可以无需额外设置对数据写入单元161进行控制的信号线，减少显示面板中信号线的数量，进而减化布线结构。参考图7，可选的，第一发光控制信号线EM复用为第二发光控制信号线EM0。

图11是本发明实施例提供的另一种像素电路的驱动时序图，该驱动时序可以用于驱动图7所示像素电路，图11所示驱动时序对应数据写入单元161的控制端连接第一扫描信号线S1的电路结构。参考图7和图11，一帧内，像素电路的工作过程包括第一初始化阶段t1、补偿阶段t2、数据写入阶段t3和发光阶段t4。

其中，数据写入单元161的控制端连接第一扫描信号线S1的情况下，数据写入阶段t3与第一初始化阶段t1同时进行，在第一初始化阶段t1(数据写入阶段t3)，第一扫描信号为低电平，第三晶体管T3导通，将数据电压传输至第一电容的第一端。其他各个晶体管的工作情况与图6中像素电路在第一初始化阶段t1的工作情况相同。

在补偿阶段t2和发光阶段t4，各个晶体管的的工作情况分别与图6中像素电路在补偿阶段t2和发光阶段t4的工作情况相同，在此不再赘述。

在数据写入单元161的控制端连接第二扫描信号线S2的情况下，数据写入阶段t3和补偿阶段t2同时进行。在第一初始化阶段t1，各个晶体管的的工作情况与图6中像素电路在第一初始化阶段t1的工作情况相同，在此不再赘述。在补偿阶段t2(数据写入阶段t3)，第二扫描信号为低电平，第三晶体管T3导通，将数据电压传输至第一电容的第一端。其他各个晶体管的工作情况与图6中像素电路在补偿阶段t2的工作情况相同。在发光阶段t4，各个晶体管的的工作情况与图6中像素电路在发光阶段t4的工作情况相同，在此不再赘述。

可选的，参考图10和图11，一帧内，第二扫描信号的有效电平在第一扫描信号的有效电平之后。如此，可以保证补偿阶段t2在第一初始化阶段t1之后进行，使得驱动模块110的控制端G1在第一初始化阶段t1被写入第一初始化电压之后，在补偿阶段t2驱动模块110可以根据自身第一端的第一电源电压和控制端的第一初始化电压导通，以通过驱动模块110和补偿模块130对驱动模块110的控制端G1充电，直至驱动模块110的控制端G1的电压等于第一电源电压与驱动模块110的阈值电压之和。并且，补偿阶段t2在第一初始化阶段t1之后进行，在第一初始化阶段t1以及第一初始化阶段t1与补偿阶段t2之间的时段，驱动模块110的第一端和控制端之间保持较大压差，进而使得驱动模块110第一端和控制端维持电压偏置的时间较长，有利于进一步改善残影。

一些实施例中，第二扫描信号的有效电平和第一扫描信号的有效电平相同，且第二扫描信号的有效电平的脉宽时长与第一扫描信号的有效电平的脉宽时长相同。如此，可以使得第一扫描信号和第二扫描信号可以由同一扫描驱动电路的不同级移位寄存器提供即可，进而减少显示面板中扫描驱动电路的数量，有利于实现窄边框。

参考图8，可选的，在像素电路还包括第一发光控制模块140和第二初始化模块150，第一发光控制模块140的控制端连接第一发光控制信号线EM，第一发光控制模块140的第一端连接第一电源线VDD，第一发光控制模块140的第二端连接驱动模块110的第一端；第二初始化模块150的控制端连接第二扫描信号线S2，第二初始化模块150的第一端连接第二电源线VEH，第二初始化模块150的第二端连接驱动模块110的第一端的情况下，补偿模块130包括第一补偿单元131，第一补偿单元131的控制端连接第一控制信号线EMB，第一补偿单元131连接在驱动模块110的控制端G1和驱动模块110的第二端之间；第一补偿单元131用于在第一初始化阶段t1响应第一控制信号的有效电平导通，将第一初始化电压传输至驱动模块110的控制端G1；以及在补偿阶段t2响应第一控制信号的有效电平导通，将与驱动模块110的阈值电压相关的电压信息传输至驱动模块110的控制端G1；以及在数据写入阶段t3，响应第一控制信号的有效电平导通；第一初始化模块120通过第一补偿单元131与驱动模块110的控制端G1连接。

具体的，第一补偿单元131的控制端连接第一控制信号线EMB，也即第一补偿单元131的控制端与节点电位控制模块180的控制端连接相同的信号线，可以减少显示面板中的信号线数量。第一补偿单元131在第一初始化阶段t1相应第一控制信号的有效电平导通，同时第一初始化模块120在第一初始化阶段t1响应第一扫描信号的有效电平导通，使得第一初始化电压可以通过第一初始化模块120和第一补偿单元131传输至驱动模块110的控制端G1，实现对驱动模块110的控制端G1的初始化。第一补偿单元131在补偿阶段t2响应第一扫描信号的有效电平导通，将与驱动模块110的阈值电压相关的电压信息传输至驱动模块110的控制端G1，以实现对驱动模块110的阈值电压补偿。可选的，第一补偿单元131包括第八晶体管T8，第二发光控制模块190包括第九晶体管T9，第二初始化模块150包括第十晶体管T10。

可选的，第二电源电压大于或等于第一电源线VDD上的第一电源电压；如此可以保证在第一初始化阶段t1，驱动模块110的第一端和控制端之间的压差较大，为驱动模块110的第一端和控制端之间提供更大的电压偏置，从而更加有利于改善残影。

一些实施例中，第一电源线VDD复用为第二电源线VEH，如此设置，可以减少显示面板中的信号线的数量，简化布线结构。

可选的，一个显示帧至少包括写入帧，写入帧包括第一初始化阶段t1、补偿阶段t2、数据写入阶段t3和发光阶段t4。一些实施例中，显示帧还包括保持帧。

继续参考图8，一些实施例中，数据写入单元161的控制端连接第三扫描信号线S3，数据写入单元161用于在数据写入阶段t3，响应第三扫描信号线S3上第三扫描信号的有效电平导通，将数据电压传输至存储耦合模块170的第一端；第三扫描信号在保持帧保持无效电平。

图12是本发明实施例提供的一种像素电路在写入帧的驱动时序图，该驱动时序可以用于写入帧对图8所示像素电路的驱动，参考图8和图12，写入帧包括第一初始化阶段t1、补偿阶段t2、数据写入阶段t3和发光阶段t4。

参考图8和图12，在第一初始化阶段t1，第一扫描信号为低电平，第一晶体管T1导通，第一控制信号为低电平，第八晶体管T8导通，第一晶体管T1和第八晶体管T8将第一初始化电压传输至驱动晶体管的栅极。设定固定电压V0(例如第一电源电压和第二电源电压)可以在第一初始化阶段t1之前传输至驱动晶体管的第一极，如此，驱动晶体管的第一极与栅极之间存在较大电压偏置，进而改善残影现象。同时，第一初始化阶段t1，第一控制信号为低电平，第五晶体管T5导通，将第二固定电压V2传输至第一内部节点N1。在第一初始化阶段t1，第一发光控制信号、第二发光控制信号、第二扫描信号和第三扫描信号均为高电平，对应控制的晶体管截止。在第七晶体管T7连接第一扫描信号线S1的情况下，在第一初始化阶段t1，第七晶体管T7导通，将第二初始化电压传输至发光模块300的第一端，进而实现对发光模块300的初始化。

在补偿阶段t2，第二扫描信号为低电平，第二晶体管T2和第十晶体管T10导通，第二电源电压通过驱动晶体管和第二晶体管T2向驱动晶体管的栅极充电，直至驱动晶体管的栅极电位等于第二电源电压与驱动晶体管的阈值电压之和Veh+Vth，其中Veh表示第二电源电压，Vth表示阈值电压，驱动晶体管截止。在补偿阶段t2，第一控制信号为低电平，第五晶体管T5导通，将第二固定电压V2传输至第一内部节点N1。在第七晶体管T7连接第二扫描信号线S2的情况下，在补偿阶段t2，第七晶体管T7导通，将第二初始化电压传输至发光模块300的第一端，进而实现对发光模块300的初始化。在补偿阶段t2，第一发光控制信号、第二发光控制信号和第一扫描信号为高电平，对应控制的晶体管截止。

在数据写入阶段t3，第三扫描信号为低电平，第三晶体管T3导通，将数据电压传输至第一电容的第一端。在数据写入阶段t3，第一控制信号为低电平，第五晶体管T5导通，将第二固定电压V2传输至第一内部节点N1。在第七晶体管T7连接第三扫描信号线S3的情况下，在数据写入阶段t3，第七晶体管T7导通，将第二初始化电压传输至发光模块300的第一端，进而实现对发光模块300的初始化。在数据写入阶段t3，第一发光控制信号、第二发光控制信号、第一扫描信号为高电平，对应控制的晶体管截止。

参考图12，可选的，第三扫描信号的有效电平，与第二扫描信号对应于补偿阶段t2的有效电平存在交叠。一些实施例中，第三扫描信号的有效电平的脉宽时长，小于第二扫描信号的有效电平的脉宽时长。如此设置，一方面可以使得数据写入阶段t3的时间较短，可以实现高刷新率。另一方面使得补偿阶段t2的时间可以较长，进而使得对驱动模块110的阈值电压补偿更加充分，进而提升显示均匀性，提升画面显示质量。并且，通过设置第三扫描信号的有效电平与第二扫描信号对应于补偿阶段t2的有效电平交叠，可以使得数据写入阶段t3在补偿阶段t2的部分时段内进行，有利于进一步提高显示面板的刷新率。示例性的，数据写入阶段t3的开始时刻在补偿阶段t2的开始时刻之后，数据写入阶段t3的结束时刻与补偿阶段t2的结束时刻相同。

在发光阶段t4，第一发光控制信号、第二发光控制信号为低电平，第四晶体管T4导通，将第一固定电压V1传输至第一电容的第一端，第一电容的第一端的电压由数据电压跳变为第一固定电压V1。在发光阶段t4，第一控制信号为高电平信号，第五晶体管T5截止，因此，由于第一电容C1和第二电容C2的耦合作用，含有数据电压信息的电压耦合至驱动晶体管的栅极，示例性的，第一电容C1和第二电容C2共同将第一电容C1第一端的电压变化量(也即第一固定电压V1与数据电压之差)耦合至驱动模块110的控制端G1，则驱动晶体管的栅极的电压为Veh+Vth+V1-Vdata。在发光阶段t4，第六晶体管T6和第九晶体管T9导通，则驱动晶体管产生的驱动电流 其中μ为载流子迁移率，Cox为栅氧化层电容(栅极氧化物单位面积上电容)，W/L为驱动晶体管DT的宽长比。其中，在图8所示像素电路结构中，像素电路还包括第一发光控制模块140和第二初始化模块150，第一发光控制模块140的控制端连接第一发光控制信号线EM，第一发光控制模块140的第一端连接第一电源线VDD，第一发光控制模块140的第二端连接驱动模块110的第一端；第二初始化模块150的控制端连接第二扫描信号线S2，第二初始化模块150的第一端连接第二电源线VEH，第二初始化模块150的第二端连接驱动模块110的第一端，此种情况下，第一固定电压V1与第一电源电压相等。则驱动电流I等于

如此，可以消除第一电源线VDD在信号传输过程中的电压降对显示效果造成的影响，提升显示均一性。在发光阶段t4，第一控制信号、第一扫描信号、第二扫描信号和第三扫描信号均为高电平信号，对应控制的晶体管截止。

继续参考图12，可选的，第三扫描信号的有效电平与第一扫描信号的有效电平相同，且第三扫描信号的有效电平的脉宽时长与第一扫描信号的有效电平的脉宽时长相同。如此，可以使得第一扫描信号和第三扫描信号可以由同一扫描驱动电路的不同级移位寄存器提供即可，进而减少显示面板中扫描驱动电路的数量，有利于实现窄边框。

在刷新频率较低的情况下，显示帧还包括保持帧。其中，其中，第一发光控制信号和第二扫描信号为高频信号，第一控制信号、第一扫描信号和第三扫描信号为低频信号。图13是本发明实施例提供的一种像素电路在保持帧的驱动时序图，该驱动时序可以用于保持帧对图8所示像素电路的驱动，参考图8和图13，保持帧包括第一特性改善阶段t5和发光阶段t4，第二初始化模块150还用于在第一特性改善阶段t5，向驱动模块110的第一端传输第二电源电压。

可选的，在保持帧，第一控制信号保持无效电平。可选的，在保持帧，第一扫描信号和第三扫描信号保持无效电平。

在第一特性改善阶段t5，第二扫描信号为低电平，第一发光控制信号为高电平，第一控制信号、第一扫描信号和第三扫描信号均为高电平，第十晶体管T10导通，将第二电源电压传输至驱动晶体管的第一极，如此，驱动晶体管在第一特性改善阶段t5，驱动晶体管会导通，产生从驱动晶体管的第一极至驱动晶体管的第二极的驱动电流，使得在第一特性改善阶段t5驱动晶体管存在电流应力，进一步改善残影。

在发光阶段t4，像素电路的工作过程与写入帧发光阶段t4像素电路的工作过程相同，在此不再赘述。

需要说明的是，图13所示驱动时序中，第二发光控制信号与第一发光控制信号的频率相同。

可选的，第二发光控制信号的频率等于第三扫描信号的频率，可选的，写入控制单元162用于在写入帧的发光阶段，响应第二发光控制信号线上的第二发光控制信号，向存储耦合模块的第一端传输第一固定电压。

一些实施例中，在保持帧，第二发光控制信号保持无效电平。由于在保持帧，不需向驱动模块的控制端耦合与数据电压相关的电压信息，在保证帧，第二发光控制信号保持无效电平，写入控制单元162在保持帧处于关断状态，进而节约显示面板功耗。

图14是本发明实施例提供的另一种像素电路在保持帧的驱动时序图，该驱动时序可以用于保持帧对图8所示像素电路的驱动，参考图8和图14，与图13不同的是，第二发光控制信号在保持帧保持无效电平。

继续参考图8，图12-图14，可选的，在写入帧的第一初始化阶段t1之前，以及保持帧的第一特性改善阶段t5之前，还包括第二特性改善阶段t0，第二初始化模块150还用于在第二特性改善阶段t0，响应第二扫描信号线S2上第二扫描信号的有效电平，向驱动模块110的第一端传输第二电源线VEH上的第二电源电压；补偿模块130还用于在写入帧的第二特性改善阶段t0，根据第二电源电压，向驱动模块110的控制端G1充电。

在写入帧的第二特性改善阶段t0，第二扫描信号为低电平，第一控制信号为低电平，第五晶体管T5、第八晶体管T8和第十晶体管T10导通，第一扫描信号、第三扫描信号和第一发光控制信号、第二发光控制信号为高电平，其他晶体管关断。第十晶体管T10将第二电源电压传输至驱动晶体管的第一极，驱动晶体管和第八晶体管T8导通，第二电源电压向驱动晶体管的栅极充电，在此阶段，驱动晶体管产生驱动电流，使得驱动晶体管存在电流应力，进一步改善残影。在保持帧的第二特性改善阶段t0，驱动晶体管会导通，产生从驱动晶体管的第一极至驱动晶体管的第二极的驱动电流，使得在保持帧的第二特性改善阶段t0驱动晶体管存在电流应力，进一步改善残影。

继续参考图9，另一些实施例中，数据写入单元161的控制端连接第一扫描信号线S1，数据写入模块160用于在数据写入阶段t3，响应第一扫描信号的有效电平导通，将数据电压传输至存储耦合模块170的第一端；在保持帧，第一扫描信号保持无效电平。图15是本发明实施例提供的另一种像素电路在写入帧的驱动时序图，该驱动时序可以用于写入帧对图9所示像素电路的驱动，参考图9和图15，写入帧包括第一初始化阶段t1、补偿阶段t2、数据写入阶段t3和发光阶段t4。由于数据写入单元161的控制端与第一初始化模块120的控制端连接相同的信号线，即第一扫描信号线S1，故数据写入阶段t3与第一初始化阶段t1同时进行，如此，可以节约显示面板中信号线的数量，简化布线结构。

参考图9和图15，在第一初始化阶段t1，第一扫描信号为低电平，第三晶体管T3导通，将数据电压传输至第一电容的第一端。其他各个晶体管的工作情况与图8中像素电路在第一初始化阶段t1的工作情况相同。在补偿阶段t2和发光阶段t4，各个晶体管的的工作情况分别与图8中像素电路在补偿阶段t2和发光阶段t4的工作情况相同，在此不再赘述。参考图14，可选的，第二扫描信号的有效电平的脉宽时长大于第一扫描信号的有效电平的脉宽时长。

图16是本发明实施例提供的另一种像素电路在保持帧的驱动时序图，该驱动时序可以用于保持帧对图9所示像素电路的驱动，参考图9和图16，保持帧包括第一特性改善阶段t5和发光阶段t4，第二初始化模块150还用于在第一特性改善阶段t5，向驱动模块110的第一端传输第二电源电压。可选的，在保持帧，第一控制信号保持无效电平。可选的，在保持帧，第一扫描信号保持无效电平。

在第一特性改善阶段t5，第二扫描信号为低电平，第一发光控制信号、第二发光控制信号为高电平，第一控制信号和第一扫描信号均为高电平，第十晶体管T10导通，将第二电源电压传输至驱动晶体管的第一极，如此，驱动晶体管在第一特性改善阶段t5，驱动晶体管会导通，产生从驱动晶体管的第一极至第二极的驱动电流，使得在第一特性改善阶段t5驱动晶体管存在电流应力，进一步改善残影。

在发光阶段t4，像素电路的工作过程与写入帧发光阶段t4像素电路的工作过程相同，在此不再赘述。

需要说明的是，图16所示驱动时序中，第二发光控制信号与第一发光控制信号的频率相同。

可选的，第二发光控制信号的频率等于第一扫描信号的频率，可选的，写入控制单元162用于在写入帧的发光阶段，响应第二发光控制信号线上的第二发光控制信号，向存储耦合模块的第一端传输第一固定电压。

一些实施例中，在保持帧，第二发光控制信号保持无效电平。由于在保持帧，不需向驱动模块的控制端耦合与数据电压相关的电压信息，在保证帧，第二发光控制信号保持无效电平，写入控制单元162在保持帧处于关断状态，进而节约显示面板功耗。

图17是本发明实施例提供的另一种像素电路在保持帧的驱动时序图，该驱动时序可以用于保持帧对图9所示像素电路的驱动，参考图9和图17，与图16不同的是，第二发光控制信号在保持帧保持无效电平。

继续参考图9，图15-图17，可选的，在写入帧的第一初始化阶段t1之前，以及保持帧的第一特性改善阶段t5之前，还包括第二特性改善阶段t0，第二初始化模块150还用于在第二特性改善阶段t0，响应第二扫描信号线S2上第二扫描信号的有效电平，向驱动模块110的第一端传输第二电源线VEH上的第二电源电压；补偿模块130还用于在写入帧的第二特性改善阶段t0，根据第二电源电压，向驱动模块110的控制端G1充电。

在写入帧的第二特性改善阶段t0，第二扫描信号为低电平，第一控制信号为低电平，第五晶体管T5、第八晶体管T8和第十晶体管T10导通，第一扫描信号和第一发光控制信号、第二发光控制信号为高电平，其他晶体管关断。第十晶体管T10将第二电源电压传输至驱动晶体管的第一极，驱动晶体管和第八晶体管T8导通，第二电源电压线驱动晶体管的栅极充电，在此阶段，驱动晶体管产生驱动电流，使得驱动晶体管存在电流应力，进一步改善残影。在保持帧的第二特性改善阶段t0，驱动晶体管会导通，产生从驱动晶体管的第一极至驱动晶体管的第二极的驱动电流，使得在保持帧的第二特性改善阶段t0驱动晶体管存在电流应力，进一步改善残影。

图18是本发明实施例提供的另一种像素电路的结构示意图，图12-图14所示驱动时序也适用于对驱动图18所示像素电路。参考图12-图14和图18，可选的，补偿模块130还包括第二补偿单元132，第二补偿单元132的控制端连接第二扫描信号线S2，第二补偿单元132的第一端连接驱动模块110的第二端，第二补偿单元132的第二端连接第一补偿单元131的第一端，第一补偿单元131的第二端与驱动模块110的控制端G1连接；第二补偿单元132用于在补偿阶段t2，响应第二扫描信号的有效电平导通，将与驱动模块110的阈值电压相关的电压信息通过第一补偿单元131传输至驱动模块110的控制端G1。可选的，第二补偿单元132包括包括第十一晶体管T11。

具体的，由于第一控制信号在第一初始化阶段t1、补偿阶段t2和数据写入阶段t3保持为低电平，第八晶体管T8在第一初始化阶段t1、补偿阶段t2和数据写入阶段t3均处于导通状态。本实施例中，通过在第一补偿单元131和驱动模块110的第二端之间设置第二补偿单元132，可以通过第二补偿单元132进一步控制驱动模块110的控制端G1和第二端之间的导通状态。结合图12-图14和图18，示例性的，第二补偿单元132还用于在第二特性改善阶段t0，响应第二扫描信号的有效电平导通，以在写入帧的第二特性改善阶段t0，通过第一补偿单元131向驱动模块110的控制端G1充电。如此，可以使得在写入帧的第二特性改善阶段t0，驱动模块110产生驱动电流，并通过驱动模块110、第二补偿单元132和第一补偿单元131对驱动模块110的控制端G1进行充电，使得驱动模块110存在电流应力，改善残影。

可选的，第二补偿单元132还用于在第一初始化阶段t1，响应第二扫描信号的无效电平关断，如此，使得第一初始化阶段t1，驱动晶体管的栅极和第二极之间不会连通，进而使得驱动晶体管的栅极和第一极之间可以保持较大压差，有利于提升对于残影的改善效果。

一些实施例中，数据写入阶段t3与补偿阶段t2不同时进行的情况下，第二补偿单元132还用于在数据写入阶段t3，响应第二扫描信号的无效电平关断。

需要说明的是，图18是在图8所示像素电路的基础上，设置补偿模块130还包括第二补偿单元132的结构。在图9所示像素电路的基础上，补偿模块130同样可以还包括第二补偿单元132，在此不再赘述。

图19是本发明实施例提供的另一种像素电路的结构示意图，参考图19，可选的，像素电路还包括存储保持模块210，存储保持模块210与驱动模块110的第一端连接，用于存储保持驱动模块110的第一端的电压。

通过设置存储保持模块210，使得在第二扫描信号为无效电平，第二补偿单元132关断的时段内(例如第一初始化阶段t1，以及第一初始化阶段t1与补偿阶段t2之间的时段)，驱动模块110的第一端的电压可以得到良好的保持，进而使得第一初始化阶段t1，以及第一初始化阶段t1与补偿阶段t2之间的时段，驱动模块110的第一端和控制端之间保持较大的电压偏置，更加良好地改善残影。或者，在第一控制信号为无效电平，第一补偿单元131关断的时段内(例如第一特性改善阶段t5和第二特性改善阶段t0)，驱动模块110的第一端的电压可以得到良好的保持，进而使得第一特性改善阶段t5和第二特性改善阶段t0，驱动模块110产生的驱动电流更大，保证驱动模块110的电流应力更强，改善残影。

参考图17，可选的，存储保持模块210包括第三电容C3，第三电容C3的第一端接入第三固定电压V3，第三电容C3的第二端连接驱动模块110的第一端、

可选的，第三固定电压V3等于第一固定电压V1、第一电源电压、第二电源电压、第二固定电压V2、第一初始化电压中的一者。如此，可以无需额外设置传输第三固定电压的信号线，进一步减少显示面板中的布线数量，简化布线。

结合图10-图17，可选的，一帧内，第一控制信号的有效电平在第二发光控制信号的无效电平的时段之内；节点电位控制模块用于响应第一控制信号的有效电平导通。一些实施例中，一帧内，第一控制信号的有效电平的开始时刻在第二发光控制信号的无效电平的开始时刻之后，且第一控制信号的有效电平的结束时刻在第二发光控制信号的无效电平的结束时刻之前。如此设置，使得上一帧中第四晶体管的关断之后，下一帧内第五晶体管才导通，二者之间有一定的时间间隔；并且，一帧之内，第五晶体管关断之后，第四晶体管才导通，二者时间同样有一定的时间间隔，避免第四晶体管和第五晶体管同时导通，导致数据电压无法耦合到驱动模块的控制端，进而保证像素电路可以正常工作。

继续参考图8、图9、图18和图19，可选的，第一补偿单元131包括的第八晶体管T8为双栅晶体管，例如第八晶体管T8的双栅晶体管记作第三双栅晶体管，第三双栅晶体管包括第一子晶体管T8-1和第二子晶体管T8-2，第一子晶体管T8-1的栅极、第二子晶体管T8-2的栅极连接第一控制信号线EMB，第一子晶体管T8-1的第一极连接第一初始化模块120，第一子晶体管T8-1的第二极连接第二子晶体管T8-2的第一极，第二子晶体管T8-2的第二极连接驱动模块110的控制端G1。设置第一补偿单元131包括第三双栅晶体管，使得第一补偿单元131的漏电流较小，保证驱动晶体管的栅极电位可以得到更加良好地保持，提升显示效果，使得像素电路在低刷新频率下仍具有良好显示效果，进而实现宽频驱动。

具体的，第三双栅晶体管中，第二子晶体管T8-2直接与驱动模块110的控制端G1连接，可选的，第二子晶体管T8-2的沟道面积小于第一子晶体管T8-1的沟道面积，如此设置，可以使得直接与驱动模块110的控制端G1连接的第二子晶体管T8-2的漏电流更小，使得驱动模块110的控制端G1的电位可以更加良好地保持，进一步保证显示效果，实现宽频驱动。一些实施例中，第二子晶体管T8-2的沟道面积小于同一像素电路中其他晶体管的沟道面积。也即第二子晶体管T8-2的沟道面积小于同一像素电路中除第二子晶体管T8-2外任一晶体管的沟道面积。

继续参考图8、图9、图18和图19，可选的，第一补偿单元131还包括第四电容C4，第四电容C4的第一端接入第四固定电压V4，第四电容C4的第二端与第一子晶体管T8-1的第二极连接。如此设置，可以使得第一控制信号的高低电平跳变时，第一子晶体管T8-1和第二子晶体管T8-2的中间节点的电位不会受到影响，使得在第八晶体管T8关断时，第一子晶体管T8-1和第二子晶体管T8-2的中间节点可以得到良好保持，进一步保证第八晶体管T8的漏电流较小，保证低频显示时的显示效果。

可选的，第四固定电压V4等于第一固定电压V1、第一电源电压、第二电源电压、第二固定电压V2、第一初始化电压中的一者，进而减少显示面板中的布线数量。

继续参考图8、图9、图18和图19，可选的，节点电位控制模块180包括第四双栅晶体管，第四双栅晶体管包括第三子晶体管T5-1和第四子晶体管T5-2，第三子晶体管T5-1的栅极、第四子晶体管T5-2的栅极连接第一控制信号线EMB，第三子晶体管T5-1的第一极连接第二固定电压V2线，第三子晶体管T5-1的第二极连接第四子晶体管T5-2的第一极，第四子晶体管T5-2的第二极连接第一内部节点N1。

设置节点电位控制模块180包括第三双栅晶体管，使得节点电位控制模块180的漏电流较小，保证第一内部节点N1电位可以得到更加良好地保持，进而保证驱动模块110的控制端G1的电位更加良好地保持，提升显示效果，使得像素电路在低刷新频率下仍具有良好显示效果，进而实现宽频驱动。

具体的，第四双栅晶体管中，第四子晶体管T5-2直接与驱动模块110的控制端G1连接，可选的，第四子晶体管T5-2的沟道面积小于第三子晶体管T5-1的沟道面积，如此设置，可以使得直接与第一内部节点N1连接的第四子晶体管T5-2的漏电流更小，使得第一内部节点N1的电位可以更加良好地保持，进而保证驱动模块110的控制端G1的电位更加良好地保持，进一步保证显示效果，实现宽频驱动。一些实施例中，第四子晶体管T5-2的沟道面积小于同一像素电路中其他晶体管的沟道面积。

继续参考图8、图9、图18和图19，可选的，节点电位控制模块180还包括第五电容C5，第五电容C5的第一端接入第五固定电压V5，第五电容C5的第二端与第三子晶体管T5-1的第二极连接。如此设置，可以使得第一控制信号的高低电平跳变时，第三子晶体管T5-1和第四子晶体管T5-2的中间节点的电位不会受到影响，使得在第五晶体管T5关断时，第三子晶体管T5-1和第四子晶体管T5-2的中间节点可以得到良好保持，进一步保证第五晶体管T5的漏电流较小，保证低频显示时的显示效果。

可选的，第五固定电压V5等于第一固定电压V1、第一电源电压、第二电源电压、第二固定电压V2、第一初始化电压中的一者，进而减少显示面板中的布线数量。

需要说明的是，继续参考图8、图9、图18和图19中示出了驱动模块110的第一端间接接入设定固定电压V0的情况下，节点电位控制模块180包括双栅晶体管的情况。其他实施例中，对于图4、图6和图7所示驱动模块110的第一端直接接入设定固定电压V0的像素电路结构，节点电位控制模块180也可以是图8、图9、图18和图19中节点电位控制模块180的结构。

本发明实施例还提供了一种阵列基板，图20是本发明实施例提供的一种阵列基板的结构示意图，参考图20，可选的，该阵列基板包括本发明上述任意实施了的像素电路10，具备本发明上述任意实施例的像素电路10的有益效果，在此不再赘述。

继续参考图20，可选的，阵列基板还包括第一扫描驱动电路，第一扫描驱动电路包括多级级联的第一移位寄存器20；对于图2、图4、图6和图7所示像素电路10，驱动模块的第一端与第一电源线连接，设定固定电压等于第一电源线上的第一电源电压，补偿模块的控制端与第二扫描信号线连接，补偿模块的第一端与驱动模块的第二端连接，补偿模块的第二端与驱动模块的第一端连接；第一初始化模块的第一端连接第一初始化信号线，第一初始化模块的第二端连接驱动模块的控制端；同一像素电路10的补偿模块和第一初始化模块连接第一扫描驱动电路中的不同级第一移位寄存器20。

可选的，同一像素电路10中，补偿模块所连接的第一移位寄存器20为第一初始化模块所连接的第一移位寄存器20的后n级，n为大于或等于1的正整数。如此，可以使得对像素电路10进行驱动的扫描驱动电路的数量较少，有利于实现窄边框。

对于图3、图5、图8、图9、图18和图19所示像素电路10，像素电路10还包括第一发光控制模块和第二初始化模块，第一发光控制模块的控制端连接第一发光控制信号线，第一发光控制模块的第一端连接第一电源线，第一发光控制模块的第二端连接驱动模块的第一端，第一发光控制模块用于在发光阶段，响应第一发光控制信号的有效电平导通；第二初始化模块的控制端连接第二扫描信号线，第二初始化模块的第一端连接第二电源线，第二初始化模块的第二端连接驱动模块的第一端；第二初始化模块用于在补偿阶段，响应第二扫描信号线上第二扫描信号的有效电平，向驱动模块的第一端传输第二电源线上的第二电源电压；设定固定电压等于第二电源电压；补偿模块用于在补偿阶段，根据第二电源电压，向驱动模块的控制端传输与驱动模块的阈值电压相关的电压信息。

可选的，同一像素电路10中，数据写入模块所连接的第一移位寄存器20为第一初始化模块所连接的第一移位寄存器20的后n级。如此，一方面可以使得对像素电路10进行驱动的扫描驱动电路的数量较少，有利于实现窄边框。一些实施例中，同一像素电路10中，数据写入模块所连接的第一移位寄存器20为第一初始化模块所连接的第一移位寄存器20的后m级，m为大于或等于2的正整数。如此，可以使得像素电路10的数据写入阶段与第一初始化阶段有一定的时间间隔，数据写入阶段与发光阶段的时间间隔较短，使得数据电压存储在存储耦合模块第一端的时间较短，避免因数据写入模块中晶体管漏电流影响，使得数据电压不准确，影响显示效果。

其中，图18示例性示出同一像素电路分别连接相邻两级第一移位寄存器的情况。

本发明实施例还提供了一种显示面板，图21是本发明实施例提供的一种显示面板的结构示意图，该显示面板1包括本发明上述任意实施例的阵列基板。该显示面板可以应用在电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等产品中，本发明实施例对此不作特殊限定。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (20)

1.一种像素电路，其特征在于，包括：

驱动模块，所述驱动模块的第一端用于输入设定固定电压，所述驱动模块的第二端输出驱动电流；

第一初始化模块，所述第一初始化模块的第一端连接第一初始化信号线，所述第一初始化模块的第二端连接所述驱动模块的控制端，所述第一初始化模块用于在第一初始化阶段，将所述第一初始化信号线中的第一初始化电压传输至所述驱动模块的控制端，所述设定固定电压的电压值大于所述第一初始化电压的电压值，以使所述驱动模块的控制端的电压低于所述驱动模块的第一端的电压，以改善所述驱动模块的特性；

补偿模块，所述补偿模块连接在所述驱动模块的第二端和所述驱动模块的控制端之间，用于在补偿阶段，向所述驱动模块的控制端传输与所述驱动模块的阈值电压相关的电压信息，以改善所述驱动模块的特性；

所述第一初始化阶段在所述补偿阶段之前。

2.根据权利要求1所述的像素电路，其特征在于，所述驱动模块的第一端与第一电源线连接，所述设定固定电压等于所述第一电源线上的第一电源电压；

优选的，所述第一初始化模块的控制端连接第一扫描信号线，用于在第一初始化阶段，响应所述第一扫描信号线中的第一扫描信号，将所述第一初始化电压传输至所述驱动模块的控制端；

优选的，所述补偿模块的控制端与第二扫描信号线连接，所述补偿模块的第一端与所述驱动模块的第二端连接，所述补偿模块的第二端与所述驱动模块的控制端连接，用于在所述补偿阶段，根据所述第一电源电压，向所述驱动模块的控制端传输与所述驱动模块的阈值电压相关的电压信息；

优选的，所述第一初始化模块包括第一双栅晶体管。

3.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第一发光控制模块和第二初始化模块，所述第一发光控制模块的控制端连接第一发光控制信号线，所述第一发光控制模块的第一端连接第一电源线，所述第一发光控制模块的第二端连接所述驱动模块的第一端，所述第一发光控制模块用于在发光阶段，响应所述第一发光控制信号线上的第一发光控制信号的有效电平导通；

所述第二初始化模块的控制端连接第二扫描信号线，所述第二初始化模块的第一端连接第二电源线，所述第二初始化模块的第二端连接所述驱动模块的第一端；所述第二初始化模块用于在所述补偿阶段，响应所述第二扫描信号线上第二扫描信号的有效电平，向所述驱动模块的第一端传输第二电源线上的第二电源电压；

所述补偿模块用于在所述补偿阶段，根据所述第二电源电压，向所述驱动模块的控制端传输与所述驱动模块的阈值电压相关的电压信息；

优选的，所述第一初始化模块的控制端连接第一扫描信号线，用于在第一初始化阶段，响应所述第一扫描信号线中的第一扫描信号，将所述第一初始化电压传输至所述驱动模块的控制端。

4.根据权利要求1-3任一项所述的像素电路，其特征在于，还包括：

数据写入模块，所述数据写入模块分别连接数据线和第一固定电压线；

存储耦合模块，所述存储耦合模块的第一端与所述数据写入模块连接，所述存储耦合模块的第二端与所述驱动模块的控制端连接；

所述数据写入模块用于在数据写入阶段，将所述数据线上的数据电压传输至所述存储耦合模块的第一端，以及用于在发光阶段，向所述存储耦合模块的第一端传输所述第一固定电压线上的第一固定电压；所述存储耦合模块用于在发光阶段将所述存储耦合模块的第一端含有数据电压信息的电压耦合至所述驱动模块的控制端，所述驱动模块用于在发光阶段，根据所述驱动模块的控制端的电压产生驱动电流；

节点电位控制模块，所述节点电位控制模块连接于所述存储耦合模块的第一内部节点，所述节点电位控制模块的控制端连接第一控制信号线，用于在所述第一控制信号线中第一控制信号的控制下，在所述初始化阶段、所述补偿阶段和所述数据写入阶段，向所述第一内部节点传输第二固定电压。

5.根据权利要求4所述的像素电路，其特征在于，所述存储耦合模块包括第一存储耦合单元和第二存储耦合单元，所述第一存储耦合单元的第一端作为所述存储耦合模块的第一端，所述第一存储耦合单元的第二端与第二存储耦合单元的第一端连接于所述第一内部节点，第二存储耦合单元的第二端与所述驱动模块的控制端电连接；

优选的，所述第一存储耦合单元包括第一电容；所述第二存储耦合单元包括第二电容；所述第一电容的第一端作为所述第一存储耦合单元的第一端，所述第一电容的第二端作为所述第一存储耦合单元的第二端；所述第二电容的第一端作为第二存储耦合单元的第一端，所述第二电容的第二端作为第二存储耦合单元的第二端。

6.根据权利要求4所述的像素电路，其特征在于，所述数据写入模块包括数据写入单元和写入控制单元，所述数据写入单元的第一端与数据线连接，所述写入控制单元的第一端与所述第一固定电压线连接，所述写入控制单元的控制端连接第二发光控制信号线，所述数据写入单元的第二端和所述写入控制单元的第二端分别与所述存储耦合模块的第一端连接；所述数据写入单元用于在数据写入阶段，将数据电压传输至所述存储耦合模块的第一端，所述写入控制单元用于在发光阶段，响应所述第二发光控制信号线上的第二发光控制信号，向所述存储耦合模块的第一端传输第一固定电压；

优选的，所述像素电路还包括第二发光控制模块，所述第二发光控制模块的控制端连接所述第一发光控制信号线，所述第二发光控制模块的第一端与所述驱动模块的第二端连接，所述第二发光控制模块的第二端用于连接发光模块；所述第二发光控制模块用于在发光阶段，响应所述第一发光控制信号线上所述第一发光控制信号的有效电平导通，以及在所述发光阶段以外的时段，响应所述第一发光控制信号的无效电平关断；

优选的，一帧内，所述第一控制信号的有效电平在所述第二发光控制信号的无效电平的时段之内；所述节点电位控制模块用于响应所述第一控制信号的有效电平导通；

优选的，一帧内，所述第一控制信号的有效电平的开始时刻在所述第二发光控制信号的无效电平的开始时刻之后，且所述第一控制信号的有效电平的结束时刻在所述第二发光控制信号的无效电平的结束时刻之前；

优选的，所述第一发光控制信号的频率大于或等于所述第二发光控制信号的频率；

优选的，所述像素电路还包括第三初始化模块，所述第三初始化模块用于在所述第一初始化阶段、所述补偿阶段或者所述数据写入阶段向所述第二发光控制模块的第二端传输第二初始化电压。

7.根据权利要求6所述的像素电路，其特征在于，所述驱动模块的第一端与第一电源线连接，所述设定固定电压等于所述第一电源线上的第一电源电压；

所述数据写入单元的控制端连接第三扫描信号线，所述数据写入单元用于在所述数据写入阶段，响应所述第三扫描信号线上所述第三扫描信号的有效电平，将所述数据电压传输至所述存储耦合模块的第一端；

优选的，一帧内，所述第三扫描信号的有效电平在所述第二扫描信号的有效电平之后；

优选的，所述第三扫描信号的有效电平的脉宽时长小于所述第二扫描信号的有效电平的脉宽时长；

优选的，一帧内，所述第二扫描信号的有效电平在所述第一扫描信号的有效电平之后；

优选的，所述第二扫描信号的有效电平和所述第一扫描信号的有效电平相同，且所述第二扫描信号的有效电平的脉宽时长与所述第一扫描信号的有效电平的脉宽时长相同；

优选的，所述第一发光控制信号线复用为所述第二发光控制信号线。

8.根据权利要求6所述的像素电路，其特征在于，所述驱动模块的第一端与第一电源线连接，所述设定固定电压等于所述第一电源线上的第一电源电压；

所述数据写入单元的控制端连接所述第一扫描信号线，用于在所述数据写入阶段，响应所述第一扫描信号线上第一扫描信号的有效电平，将所述数据电压传输至所述存储耦合模块的第一端，所述数据写入阶段和所述第一初始化阶段同时进行；

或者，所述数据写入单元的控制端连接所述第二扫描信号线，用于在所述数据写入阶段，响应所述第二扫描信号线上的第二扫描信号的有效电平，将所述数据电压传输至所述存储耦合模块的第一端，所述数据写入阶段与所述补偿阶段同时进行；

优选的，一帧内，所述第二扫描信号的有效电平在所述第一扫描信号的有效电平之后；

优选的，所述第二扫描信号的有效电平和所述第一扫描信号的有效电平相同，且所述第二扫描信号的有效电平的脉宽时长与所述第一扫描信号的有效电平的脉宽时长相同；

优选的，所述第一发光控制信号线复用为所述第二发光控制信号线。

9.根据权利要求6所述的像素电路，其特征在于，所述驱动模块的第一端与第一电源线连接，所述设定固定电压等于所述第一电源线上的第一电源电压；

所述补偿模块的第一端与所述驱动模块的第二端电连接，所述补偿模块的第二端与所述驱动模块的控制端电连接，所述补偿模块的第二端还与所述第一初始化模块的第二端电连接；

优选的，所述补偿模块包括第二双栅晶体管。

10.根据权利要求4所述的像素电路，其特征在于，所述驱动模块的第一端与第一电源线连接，所述第一固定电压与所述第一电源电压不相等；

或者，所述像素电路还包括第一发光控制模块和第二初始化模块，所述第一发光控制模块的控制端连接第一发光控制信号线，所述第一发光控制模块的第一端连接第一电源线，所述第一发光控制模块的第二端连接所述驱动模块的第一端；所述第二初始化模块的控制端连接第二扫描信号线，所述第二初始化模块的第一端连接第二电源线，所述第二初始化模块的第二端连接所述驱动模块的第一端；所述第一固定电压与所述第一电源电压相等。

11.根据权利要求6所述的像素电路，其特征在于，

所述像素电路还包括第一发光控制模块和第二初始化模块，所述第一发光控制模块的控制端连接第一发光控制信号线，所述第一发光控制模块的第一端连接第一电源线，所述第一发光控制模块的第二端连接所述驱动模块的第一端；所述第二初始化模块的控制端连接第二扫描信号线，所述第二初始化模块的第一端连接第二电源线，所述第二初始化模块的第二端连接所述驱动模块的第一端；所述补偿模块包括第一补偿单元，所述第一补偿单元的控制端连接所述第一控制信号线，所述第一补偿单元连接在所述驱动模块的控制端和所述驱动模块的第二端之间；所述第一补偿单元用于在所述第一初始化阶段响应所述第一控制信号的有效电平导通，将所述第一初始化电压传输至所述驱动模块的控制端；以及在所述补偿阶段响应所述第一控制信号的有效电平导通，将与所述驱动模块的阈值电压相关的电压信息传输至所述驱动模块的控制端；以及在所述数据写入阶段，响应所述第一控制信号的有效电平导通；

所述第一初始化模块通过所述第一补偿单元与所述驱动模块的控制端连接；

优选的，所述第二电源电压大于或等于所述第一电源线上的第一电源电压；

优选的，所述第一电源线复用为所述第二电源线；

优选的，一个显示帧至少包括写入帧，所述写入帧包括所述第一初始化阶段、所述补偿阶段、所述数据写入阶段和所述发光阶段；

优选的，所述显示帧还包括保持帧，所述保持帧包括第一特性改善阶段和发光阶段，所述第二初始化模块还用于在所述第一特性改善阶段，向所述驱动模块的第一端传输第二电源电压；

优选的，在所述保持帧，所述第一控制信号保持无效电平；

优选的，在所述写入帧的所述第一初始化阶段之前，以及所述保持帧的所述第一特性改善阶段之前，还包括第二特性改善阶段，所述第二初始化模块还用于在所述第二特性改善阶段，响应所述第二扫描信号线上第二扫描信号的有效电平，向所述驱动模块的第一端传输第二电源线上的第二电源电压；

所述补偿模块还用于在所述写入帧的所述第二特性改善阶段，根据所述第二电源电压，向所述驱动模块的控制端充电。

12.根据权利要求11所述的像素电路，其特征在于，所述补偿模块还包括第二补偿单元，所述第二补偿单元的控制端连接所述第二扫描信号线，所述第二补偿单元的第一端连接所述驱动模块的第二端，所述第二补偿单元的第二端连接所述第一补偿单元的第一端，所述第一补偿单元的第二端与所述驱动模块的控制端连接；所述第二补偿单元用于在所述补偿阶段，响应所述第二扫描信号的有效电平导通，将与所述驱动模块的阈值电压相关的电压信息通过所述第一补偿单元传输至所述驱动模块的控制端；

优选的，所述第二补偿单元还用于在所述第二特性改善阶段，响应所述第二扫描信号的有效电平导通，以在所述写入帧的第二特性改善阶段，通过所述第一补偿单元向所述驱动模块的控制端充电；

优选的，所述第二补偿单元还用于在所述第一初始化阶段，响应所述第二扫描信号的无效电平关断；

优选的，所述第二补偿单元还用于在所述数据写入阶段，响应所述第二扫描信号的无效电平关断。

13.根据权利要求12所述的像素电路，其特征在于，所述像素电路还包括存储保持模块，所述存储保持模块与所述驱动模块的第一端连接，用于存储保持所述驱动模块的第一端的电压；

优选的，所述存储保持模块包括第三电容，所述第三电容的第一端接入第三固定电压，所述第三电容的第二端连接所述驱动模块的第一端；

优选的，所述第三固定电压等于所述第一固定电压、所述第一电源电压、所述第二电源电压、所述第二固定电压、所述第一初始化电压中的一者。

14.根据权利要求11所述的像素电路，其特征在于，所述第一补偿单元包括第三双栅晶体管，所述第三双栅晶体管包括第一子晶体管和第二子晶体管，所述第一子晶体管的栅极、所述第二子晶体管的栅极连接所述第一控制信号线，所述第一子晶体管的第一极连接所述第一初始化模块，所述第一子晶体管的第二极连接所述第二子晶体管的第一极，所述第二子晶体管的第二极连接所述驱动模块的控制端；

优选的，所述第二子晶体管的沟道面积小于所述第一子晶体管的沟道面积；

优选的，所述第二子晶体管的沟道面积小于同一像素电路中其他晶体管的沟道面积。

15.根据权利要求14所述的像素电路，其特征在于，所述第一补偿单元还包括第四电容，所述第四电容的第一端接入第四固定电压，所述第四电容的第二端与所述第一子晶体管的第二极连接；

优选的，所述第四固定电压等于所述第一固定电压、所述第一电源电压、所述第二电源电压、所述第二固定电压、所述第一初始化电压中的一者。

16.根据权利要求11所述的像素电路，其特征在于，所述数据写入单元的控制端连接第三扫描信号线，所述数据写入单元用于在所述数据写入阶段，响应所述第三扫描信号线上所述第三扫描信号的有效电平导通，将所述数据电压传输至所述存储耦合模块的第一端；所述第三扫描信号在所述保持帧保持无效电平；

优选的，所述第三扫描信号的有效电平与所述第一扫描信号的有效电平相同，且所述第三扫描信号的有效电平的脉宽时长与所述第一扫描信号的有效电平的脉宽时长相同；

优选的，所述第三扫描信号的有效电平，与所述第二扫描信号对应于所述补偿阶段的有效电平存在交叠；

优选的，所述第三扫描信号的有效电平的脉宽时长，小于所述第二扫描信号的有效电平的脉宽时长；

优选的，所述第二发光控制信号的频率等于所述第三扫描信号的频率；

或者，所述数据写入单元的控制端连接所述第一扫描信号线，所述数据写入模块用于在所述数据写入阶段，响应所述第一扫描信号的有效电平导通，将所述数据电压传输至所述耦合模块的第一端；在所述保持帧，所述第一扫描信号保持无效电平；

优选的，所述第二扫描信号的有效电平的脉宽时长大于所述第一扫描信号的有效电平的脉宽时长；

优选的，所述第二发光控制信号的频率等于所述第一扫描信号的频率；

优选的，在所述保持帧，所述第二发光控制信号保持无效电平；

优选的，所述写入控制单元用于在所述写入帧的发光阶段，响应所述第二发光控制信号线上的第二发光控制信号，向所述存储耦合模块的第一端传输第一固定电压。

17.根据权利要求4所述的像素电路，其特征在于，所述节点电位控制模块包括第四双栅晶体管，所述第四双栅晶体管包括第三子晶体管和第四子晶体管，所述第三子晶体管的栅极、所述第四子晶体管的栅极连接所述第一控制信号线，所述第三子晶体管的第一极连接所述第二固定电压线，所述第三子晶体管的第二极连接所述第四子晶体管的第一极，所述第四子晶体管的第二极连接所述第一内部节点；

优选的，所述第四子晶体管的沟道面积小于所述第三子晶体管的沟道面积；

优选的，所述第四子晶体管的沟道面积小于同一像素电路中其他晶体管的沟道面积；

优选的，所述节点电位控制模块还包括第五电容，所述第五电容的第一端接入第五固定电压，所述第五电容的第二端与所述第三子晶体管的第二极连接；

优选的，所述第五固定电压等于所述第一固定电压、所述第一电源电压、所述第二电源电压、所述第二固定电压、所述第一初始化电压中的一者。

18.一种阵列基板，其特征在于，包括权利要求1-17任一项所述的像素电路。

19.根据权利要求18所述的阵列基板，其特征在于，还包括第一扫描驱动电路，所述第一扫描驱动电路包括多级级联的第一移位寄存器；

所述驱动模块的第一端与第一电源线连接，所述设定固定电压等于所述第一电源线上的第一电源电压；所述补偿模块的控制端与第二扫描信号线连接，所述补偿模块的第一端与所述驱动模块的第二端连接，所述补偿模块的第二端与所述驱动模块的第一端连接；所述第一初始化模块的第一端连接第一初始化信号线，所述第一初始化模块的第二端连接所述驱动模块的控制端；

同一所述像素电路的补偿模块和第一初始化模块连接所述第一扫描驱动电路中的不同级第一移位寄存器；

优选的，同一所述像素电路中，所述补偿模块所连接的所述第一移位寄存器为所述第一初始化模块所连接的所述第一移位寄存器的后n级，n为大于或等于1的正整数；

或者，所述像素电路还包括第一发光控制模块和第二初始化模块，所述第一发光控制模块的控制端连接所述第一发光控制信号线，所述第一发光控制模块的第一端连接第一电源线，所述第一发光控制模块的第二端连接所述驱动模块的第一端，所述第一发光控制模块用于在所述发光阶段，响应所述第一发光控制信号的有效电平导通；

所述第二初始化模块的控制端连接第二扫描信号线，所述第二初始化模块的第一端连接第二电源线，所述第二初始化模块的第二端连接所述驱动模块的第一端；所述第二初始化模块用于在所述补偿阶段，响应所述第二扫描信号线上第二扫描信号的有效电平，向所述驱动模块的第一端传输第二电源线上的第二电源电压；所述设定固定电压等于所述第二电源电压；

所述补偿模块用于在所述补偿阶段，根据所述第二电源电压，向所述驱动模块的控制端传输与所述驱动模块的阈值电压相关的电压信息；

优选的，同一所述像素电路中，所述数据写入模块所连接的所述第一移位寄存器为所述第一初始化模块所连接的所述第一移位寄存器的后n级，n为大于或等于1的正整数；

优选的，同一所述像素电路中，所述数据写入模块所连接的所述第一移位寄存器为所述第一初始化模块所连接的所述第一移位寄存器的后m级，m为大于或等于2的正整数。

20.一种显示面板，其特征在于，包括权利要求18或19所述的阵列基板。