CN106935654A - 用于显示设备的薄膜晶体管 - Google Patents

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Abstract

所描述的技术大体上涉及用于显示设备的薄膜晶体管。示例性实施例提供了用于显示设备的薄膜晶体管，包括：基板；半导体，被布置在基板上，并且包括沟道以及布置在沟道的相对侧的源区和漏区；栅绝缘层，包括布置在基板和半导体上的第一栅绝缘层以及布置在第一栅绝缘层上并与沟道重叠的第二栅绝缘层；布置在第二栅绝缘层上的栅电极；直接布置在第一栅绝缘层和栅电极上的层间绝缘层；以及布置在层间绝缘层上并连接到半导体的源电极和漏电极，其中栅绝缘层的与栅电极重叠的部分的厚度可大于栅绝缘层的与源区重叠的部分的厚度以及栅绝缘层的与漏区重叠的部分的厚度。

Description

用于显示设备的薄膜晶体管
相关申请的交叉引用
此申请要求2015年12月31日提交到韩国知识产权局的韩国专利申请第10-2015-0191445号的优先权和权益，其全部内容通过引用被合并于此。
技术领域
所描述的技术大体上涉及一种用于显示设备的薄膜晶体管。
背景技术
有机发光二极管(OLED)包括两个电极和位于这两个电极之间的有机发射层，其中从一个电极注入的电子和从另一电极注入的空穴在有机发射层中结合以产生激子，然后生成的激子释放能量来发光。
有机发光二极管显示设备包括多个像素。每个像素包括是自发光器件的有机发光二极管、用于驱动有机发光二极管的多个薄膜晶体管、以及至少一个电容器。多个薄膜晶体管通常包括开关薄膜晶体管和驱动薄膜晶体管。
薄膜晶体管包括栅电极、半导体、源电极和漏电极，并且可根据栅电极的位置被分为顶栅型薄膜晶体管和底栅型薄膜晶体管。针对底栅型薄膜晶体管，栅绝缘层被布置在半导体上，栅电极被布置在栅绝缘层上，并且源电极和漏电极被布置在栅电极上。
如果栅绝缘层是薄的，则栅电极和半导体之间的距离变小，并且当设备被暴露在高温和高电压中时，半导体的特性可恶化。另外，如果栅绝缘层是厚的，则杂质可能不易被注入到半导体中。
发明内容
所描述的技术提供一种用于显示设备的薄膜晶体管以及包括该薄膜晶体管的有机发光二极管显示设备，该薄膜晶体管可提供薄膜晶体管的更好的可靠性。
另外，本发明提供一种杂质可易于被注入到半导体中的用于显示设备的薄膜晶体管以及包括该薄膜晶体管的有机发光二极管显示设备。
本发明的示例性实施例提供了用于显示设备的薄膜晶体管，包括：基板；半导体，被布置在基板上，并且包括沟道以及布置在沟道相对侧的源区和漏区；栅绝缘层，包括布置在基板和半导体上的第一栅绝缘层以及布置在第一栅绝缘层上并且与沟道重叠的第二栅绝缘层；布置在第二栅绝缘层上的栅电极；直接布置在第一栅绝缘层和栅电极上的层间绝缘层；以及布置在层间绝缘层上并连接到半导体的源电极和漏电极，其中栅绝缘层的与栅电极重叠的部分的厚度可大于栅绝缘层的与源区重叠的部分的厚度和栅绝缘层的与漏区重叠的部分的厚度。
第二栅绝缘层的厚度可大于第一栅绝缘层的厚度。
栅绝缘层的与栅电极重叠的部分可包括第一栅绝缘层和第二栅绝缘层，并且栅绝缘层的与源区重叠的部分和栅绝缘层的与漏区重叠的部分可包括第一栅绝缘层，并且可不包括第二栅绝缘层。
第二栅绝缘层和栅电极可具有基本相同的平面形状。
第二栅绝缘层的两个相对侧边缘中的每个边缘可分别与沟道和源区之间的边界以及沟道和漏区之间的边界重叠。
用于显示设备的薄膜晶体管可进一步包括：第一接触孔和第二接触孔，都被形成在第一栅绝缘层和层间绝缘层中，以分别暴露源区中的至少一些和漏区中的至少一些，其中源电极可通过第一接触孔被连接到源区，并且漏电极可通过第二接触孔被连接到漏区。
半导体可包括被布置在沟道和源区之间的第一掺杂区以及被布置在沟道和漏区之间的第二掺杂区。
包括在源区和漏区中的杂质可不同于包括在第一掺杂区和第二掺杂区中的杂质。
源区和漏区可包括P型杂质，并且第一掺杂区和第二掺杂区可包括N型杂质。
第一掺杂区和第二掺杂区可与栅电极和第二栅绝缘层重叠。
第一栅绝缘层的蚀刻率可不同于第二栅绝缘层的蚀刻率。
第一栅绝缘层可由氧化铪(HfO2)制成，并且第二栅绝缘层可由氧化硅(SiOx)制成。
第一栅绝缘层可由氧化硅(SiOx)制成，并且第二栅绝缘层可由氧化铪(HfO2)制成。
第一栅绝缘层可由氧化硅(SiOx)制成，并且第二栅绝缘层可由氮化硅(SiNx)制成。
半导体可由多晶硅材料制成。
本发明的示例性实施例提供了有机发光二极管显示设备，包括：基板；驱动半导体，被布置在基板上，并且包括沟道以及布置在沟道的相对侧的源区和漏区；栅绝缘层，包括布置在基板和驱动半导体上的第一栅绝缘层以及布置在第一栅绝缘层上并且沟道重叠的第二栅绝缘层；布置在第二栅绝缘层上的驱动栅电极；直接布置在第一栅绝缘层和驱动栅电极上的层间绝缘层；布置在层间绝缘层上并连接到驱动半导体的驱动源电极和驱动漏电极；连接到驱动漏电极的像素电极；布置在像素电极上的有机发射层；以及布置在有机发射层上的公共电极，其中栅绝缘层的与驱动栅电极重叠的部分的厚度可大于栅绝缘层的与源区重叠的部分的厚度和栅绝缘层的与漏区重叠的部分的厚度。
第二栅绝缘层的厚度可大于第一栅绝缘层的厚度。
第二栅绝缘层和驱动栅电极可具有基本相同的平面形状。
驱动半导体可进一步包括插入在沟道和源区之间的第一掺杂区以及插入在沟道和漏区之间的第二掺杂区。
第一栅绝缘层的蚀刻率不同于第二栅绝缘层的蚀刻率。
本发明的示例性实施例提供了用于显示设备的薄膜晶体管，包括：基板；布置在基板上的缓冲层；布置在缓冲层上的半导体，该半导体包括沟道、源区和漏区，源区和漏区布置在沟道的相对侧；布置在缓冲层和半导体上的第一栅绝缘层；第二栅绝缘层，被布置在第一栅绝缘层上，并且与沟道重叠但不与源区和漏区重叠或最低限度地与源区和漏区重叠；栅电极，被布置在第二栅绝缘层上并且具有与第二栅绝缘层的形状基本相同的平面形状；直接布置在第一栅绝缘层和栅电极上的层间绝缘层；以及布置在层间绝缘层上并连接到半导体的源电极和漏电极。
第二栅绝缘层的厚度可大于第一栅绝缘层的厚度。
半导体可包括被布置在沟道和源区之间的第一掺杂区以及被布置在沟道和漏区之间的第二掺杂区。
包括在源区和漏区中的杂质可不同于包括在第一掺杂区和第二掺杂区中的杂质。
根据上述本发明示例性实施例的用于显示设备的薄膜晶体管以及包括该薄膜晶体管的有机发光二极管显示设备具有以下更好的特征和属性。
根据本发明的示例性实施例，通过将栅绝缘层的与栅电极重叠的部分形成为相对厚的，用于显示设备的薄膜晶体管以及包括该薄膜晶体管的有机发光二极管显示设备可提供薄膜晶体管更好的可靠性。
另外，通过将栅绝缘层的与半导体的源区和漏区重叠的部分形成为相对薄的，杂质可易于被注入到半导体中。
附图说明
图1图示了根据本发明示例性实施例的用于显示设备的薄膜晶体管的剖视图。
图2图示了根据本发明示例性实施例的用于显示设备的薄膜晶体管的剖视图。
图3至图5分别图示了根据本发明示例性实施例的用于显示设备的薄膜晶体管的制造工艺的部分工艺剖视图。
图6至图8分别图示了根据参考示例的用于显示设备的薄膜晶体管的制造工艺的部分工艺剖视图。
图9图示了根据本发明示例性实施例的有机发光二极管显示设备的一个像素的等效电路图。
图10图示了根据本发明示例性实施例的有机发光二极管显示设备的一个像素的布局视图。
图11图示了根据本发明示例性实施例的沿图10的线XI-XI截取的剖视图。
由于在图1-11中的附图是示例性的目的，因此附图中的要素不一定是按照比例绘制的。例如，为了清楚起见，一些要素可能被放大或夸大。
具体实施方式
下文中将参考其中示出了本发明示例性实施例的附图更充分地描述本发明。如本领域技术人员将认识到的那样，所描述的实施例可以以各种不同的方式来修改，所有这些都不脱离本发明的精神或范围。
在附图中，为了清楚起见，夸大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图标记指代相同的要素。将理解的是，当诸如层、膜、区域或基板的要素被称为在另一要素“上”时，其可以直接在另一要素上，或者也可以存在中间要素。相反，当要素被称为“直接”在另一要素“上”时，不存在中间要素。
应当理解的是，虽然在本文中可利用术语“第一”、“第二”、“第三”、“第四”等来描述不同元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应被这些术语限制。这些术语仅用来区分一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分。因此，在不脱离本发明概念的教义的情况下，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。如本文所用，单数形式的“一”和“该”旨在也包括复数形式，除非上下文另有明确说明。
现在将参考图1描述根据本发明示例性实施例的用于显示设备的薄膜晶体管。
图1图示了根据本发明示例性实施例的用于显示设备的薄膜晶体管的剖视图。
如图1所示，根据本发明示例性实施例的用于显示设备的薄膜晶体管包括：基板110、布置在基板110上的半导体130、布置在半导体130上的栅绝缘层140、布置在栅绝缘层140上的栅电极150、布置在栅电极150上的层间绝缘层160、以及布置在层间绝缘层160上的源电极170a和漏电极170b。
基板110可由诸如，例如，玻璃、石英、陶瓷、塑料等的绝缘材料制成。
缓冲层120可进一步被布置在基板110上，并且半导体130可被布置在缓冲层120上。缓冲层120可由诸如，例如，氮化硅(SiNx)或氧化硅(SiOx)的无机绝缘材料制成。缓冲层120可被配置为单层或多层。
半导体130包括沟道131以及被布置在沟道131的相对侧并掺杂有杂质的接触掺杂区132和133。沟道131与栅电极150重叠，并且接触掺杂区132和133包括源区132和漏区133。例如，半导体130可由多晶硅材料制成。
栅绝缘层140包括第一栅绝缘层142和第二栅绝缘层144。
第一栅绝缘层142被布置在基板110和半导体130上。第二栅绝缘层144被布置在第一栅绝缘层142上。第二栅绝缘层144与沟道131和栅电极150重叠。第二栅绝缘层144的两个相对侧边缘的每个边缘可分别与沟道131和源区132的边界以及沟道131与漏区133的边界重叠。因此，第二栅绝缘层144可不与源区132和漏区133重叠或最低限度地与源区132和漏区133重叠。根据在将杂质注入到半导体130中使用的工艺条件，在很多情况下，一些但不显著的杂质可向内扩散到沟道131，在源区132和漏区133两者与第二栅绝缘层144之间都引起一些轻微重叠。
栅绝缘层140的与栅电极150重叠的部分包括第一栅绝缘层142和第二栅绝缘层144。在栅绝缘层140的该部分中，第二栅绝缘层144被堆叠在第一栅绝缘层142的顶部。栅绝缘层140的与栅电极150不重叠的部分仅包括第一栅绝缘层142，但不包括第二栅绝缘层144。具体地，栅绝缘层140的与源区132和漏区133重叠的部分包括第一栅绝缘层142，但不包括第二栅绝缘层144。
第一栅绝缘层142具有整体均匀的厚度，并且第二栅绝缘层144具有整体均匀的厚度。因此，栅绝缘层140的整个厚度根据其位置可以是不同的。栅绝缘层140的与栅电极150重叠的部分的厚度大于栅绝缘层140的与源区132重叠的部分的厚度以及栅绝缘层140的与漏区133重叠的部分的厚度。也就是说，栅绝缘层140的厚度根据第二栅绝缘层144是否被包括在栅绝缘层140中而变化。当第二栅绝缘层144被包括在栅绝缘层140中时，栅绝缘层140的厚度为第一栅绝缘层142的厚度和第二栅绝缘层144的厚度的组合。
由于为这两个绝缘层选择了不同的材料，第一栅绝缘层142的蚀刻率与第二栅绝缘层144的蚀刻率不同。例如，第一栅绝缘层142可由氧化铪(HfO2)制成，并且第二栅绝缘层144可由氧化硅(SiOx)制成。在这种情况下，在第一栅绝缘层142和第二栅绝缘层144被顺序堆叠并且栅电极150被图案化之后，第二栅绝缘层144通过使用栅电极150作为掩膜被图案化。在这种情况下，光刻胶用于图案化栅电极150，并且第二栅绝缘层144可通过使用剩下的同一光刻胶作为掩膜被图案化。第二栅绝缘层144可通过干法蚀刻工艺被图案化。氧化硅(SiOx)通过干法刻蚀工艺被蚀刻，但氧化铪(HfO2)通过干法蚀刻工艺不被蚀刻。因此，第一栅绝缘层142在第二栅绝缘层144的图案化工艺期间不被破坏。其结果是，第一栅绝缘层142可具有均匀的厚度。
可替代地，第一栅绝缘层142可由氧化硅(SiOx)制成，并且第二栅绝缘层144可由氧化铪(HfO2)制成。在这种情况下，在第一栅绝缘层142和第二栅绝缘层144被顺序堆叠并且栅电极150被图案化之后，第二栅绝缘层144可通过使用栅电极150或布置在栅电极150上的光刻胶作为掩膜被图案化。第二栅绝缘层144可通过湿法蚀刻工艺使用异丙醇：氢氟酸(IPA：HF)溶液作为蚀刻溶液被图案化。氧化铪(HfO2)通过异丙醇：氢氟酸(IPA：HF)溶液被蚀刻，但氧化硅(SiOx)通过异丙醇：氢氟酸(IPA：HF)溶液不被蚀刻。因此，第一栅绝缘层142在第二栅绝缘层144的图案化工艺期间不被破坏。其结果是，第一栅绝缘层142可具有均匀的厚度。
由于第一栅绝缘层142和第二栅绝缘层144分别由具有如上所述的不同蚀刻率的材料制成，第一栅绝缘层142可被形成为具有恒定的厚度。具有不同蚀刻率的材料，以上所示的氧化硅(SiOx)和氧化铪(HfO2)仅是一个示例，并且各种材料可被使用。例如，第一栅绝缘层142可由氧化硅(SiOx)制成，并且第二栅绝缘层144可由氮化硅(SiNx)制成。
栅电极150被布置在第二栅绝缘层144上。由于第二栅绝缘层144通过使用栅电极150或用于图案化栅电极150的光刻胶作为掩膜，第二栅绝缘层144和栅电极150具有基本相同的平坦表面的形状。尽管由于栅电极150的侧表面在第二栅绝缘层144的蚀刻工艺期间被部分地蚀刻，栅电极150和第二栅绝缘层144的平坦表面的尺寸可略有不同，但平坦表面的形状是基本相同的。栅电极150或第二栅绝缘层144的侧表面可具有锥形形状。因此，第二栅绝缘层144和栅电极150可具有或可不具有相同的厚度，但它们具有基本相同的平面形状并还可具有相似的侧壁轮廓。第二栅绝缘层144和栅电极150可具有各种平面形状。如果平面形状是矩形，则第二栅绝缘层144和栅电极150可具有基本相同宽度和相同长度的平坦表面。
层间绝缘层160可由无机绝缘材料或有机绝缘材料制成，并且可被形成为单层或多层。层间绝缘层160被直接布置在第一栅绝缘层142和栅电极150上。
第一栅绝缘层142和层间绝缘层160被提供有暴露半导体130的上部的至少一些的接触孔165和166。接触孔165和166分别具体地暴露半导体130的源区132和漏区133。由于第二栅绝缘层144未覆盖半导体130的源区132和漏区133，接触孔165和166不在第二栅绝缘层144中。
源电极170a和漏电极170b分别通过接触孔165和166被连接到半导体130。源电极170a被连接到半导体130的源区132，并且漏电极170b被连接到半导体130的漏区133。
以上所描述的半导体130、栅绝缘层140、栅电极150、层间绝缘层160、源电极170a和漏电极170b共同形成薄膜晶体管TFT。
在本发明的示例性实施例中，第一栅绝缘层142和第二栅绝缘层144被插入在半导体130的沟道131和栅电极150之间，并且仅第一栅绝缘层142被布置在半导体130的源区132和漏区133上。
布置在半导体130的沟道131和栅电极150之间的栅绝缘层140被形成为相对厚的。当插入在半导体130的沟道131和栅电极150之间的栅绝缘层140薄时，半导体130的特性可在高温和高电压条件下恶化。在本发明的示例性实施例中，插入在半导体130的沟道131和栅电极150之间的栅绝缘层140被形成为厚的，从而可获得薄膜晶体管的更好的可靠性。
在一个条件下，布置在半导体的源区和漏区上的栅绝缘层140被形成为相对厚的。预定的杂质被掺杂进半导体130的源区132和漏区133中。通过使用栅电极150或用于图案化栅电极150的光刻胶作为掩膜，通过注入杂质离子来执行半导体130的掺杂工艺。由于半导体130的掺杂工艺在半导体130被栅绝缘层140覆盖的状态下被执行，随着栅绝缘层140的厚度变大，杂质更难以被注入并且所需的能量更多。当用更多的能量注入杂质时，半导体130的杂质被注入其中的区域变宽，然后半导体的沟道长度可缩短。在本发明的示例性实施例中，布置在半导体130的源区132和漏区133上的栅绝缘层140被形成为薄的，因此掺杂工艺可易于被执行并且半导体130的长沟道131可被确保。
根据本发明的示例性实施例，通过根据栅绝缘层140的位置改变栅绝缘层140的厚度，可获得薄膜晶体管的更好的可靠性，并且可易于执行半导体130的掺杂工艺。第一栅绝缘层142优选薄薄地形成以促进半导体130的掺杂工艺，并且第二栅绝缘层144优选厚厚地形成以获取薄膜晶体管的更好的可靠性。因此，第二栅绝缘层144可被形成为比第一栅绝缘层142厚。
当栅绝缘层140被形成为单层或具有相似蚀刻率的材料被堆叠其中的多层时，由于在第二栅绝缘层144的图案化工艺期间因这两个层之间蚀刻率差异的不足第一栅绝缘层142被破坏，栅绝缘层140可能不具有均匀的厚度。在本发明的示例性实施例中，第一栅绝缘层142和第二栅绝缘层144由在相同的蚀刻条件下具有不同蚀刻率的材料制成，因此在第二栅绝缘层144的图案化工艺期间第一栅绝缘层142充当蚀刻阻挡。因此，第一栅绝缘层142不被破坏并且可提供有均匀的厚度。
上述用于显示设备的薄膜晶体管可应用于各种显示设备。例如，其可应用于布置在有机发光二极管显示设备和液晶显示设备的显示区域上的薄膜晶体管，并且可应用于以上设备的驱动器的薄膜晶体管。有机发光二极管显示设备的显示区域可被提供有驱动薄膜晶体管、开关薄膜晶体管等。根据本发明的示例性实施例，用于显示设备的薄膜晶体管可应用于驱动薄膜晶体管和开关薄膜晶体管中的至少一种。
现在将参考图2描述根据本发明示例性实施例的用于显示设备的薄膜晶体管。
根据在图2中图示的、根据本发明示例性实施例的用于显示设备的薄膜晶体管具有与在图1中图示的用于显示设备的薄膜晶体管基本相同的配置，因此其描述将被省略。当前示例性实施例与上述示例性实施例的区别在于，除源区和漏区之外，半导体进一步包括其他掺杂区，并且这将在下面详细描述。
图2图示了根据本发明示例性实施例的用于显示设备的薄膜晶体管的剖视图。
如图2所示，根据本发明示例性实施例的用于显示设备的薄膜晶体管包括：基板110、布置在基板110上的半导体130、布置在半导体130上的栅绝缘层140、布置在栅绝缘层140上的栅电极150、布置在栅电极150上的层间绝缘层160、以及布置在层间绝缘层160上的源电极170a和漏电极170b。
半导体130包括沟道131、以及被布置在沟道131的相对侧并掺杂有杂质的接触掺杂区132和133。接触掺杂区132和133由源区132和漏区133构成。半导体130可进一步包括插入在沟道131和源区132之间的第一掺杂区135以及插入在沟道131和漏区133之间的第二掺杂区136。沟道131、第一掺杂区135和第二掺杂区136与栅电极150重叠。
第一掺杂区135、第二掺杂区136、源区132和漏区133中的每一个分别包括预定数量和/或类型的杂质。包括在源区132和漏区133中的杂质可不同于包括在第一掺杂区135和第二掺杂区136中的杂质。例如，源区132和漏区133可包括诸如硼的P型杂质，并且第一掺杂区135和第二掺杂区136可包括诸如磷的N型杂质。另一方面，源区132和漏区133可包括N型杂质，并且第一掺杂区135和第二掺杂区136可包括P型杂质。随着显示设备变大并且具有高分辨率，薄膜晶体管的尺寸变小并且沟道的长度被缩短。因此，薄膜晶体管的阈值电压Vth可变小，因此可发生漏电流。由于根据本发明示例性实施例的薄膜晶体管进一步包括包含不同于源区132和漏区133的杂质的第一掺杂区135和第二掺杂区136，防止阈值电压变小和漏电流发生是可能的。
栅绝缘层140包括第一栅绝缘层142和第二栅绝缘层144。第一栅绝缘层142被布置在基板110和半导体130上。第二栅绝缘层144被布置在第一栅绝缘层142上。第二栅绝缘层144与沟道131、第一掺杂区135和第二掺杂区136重叠，并且与栅电极150重叠。第二栅绝缘层144的两个相对侧边缘中的每个边缘可分别与第一掺杂区135和源区132之间的边界以及第二掺杂区136和漏区133之间的边界重叠。
栅绝缘层140的与栅电极150重叠的部分可包括第一栅绝缘层142和第二栅绝缘层144。栅绝缘层140的与栅电极150不重叠的部分仅包括第一栅绝缘层142，但不包括第二栅绝缘层144。具体地，栅绝缘层140的与源区132和漏区133重叠的部分包括第一栅绝缘层142，但不包括第二栅绝缘层144。因此，栅绝缘层140的整个厚度根据其位置而变化。栅绝缘层140的与栅电极150重叠的部分的厚度大于栅绝缘层140的与源区132重叠的部分的厚度以及栅绝缘层140的与漏区133重叠的部分的厚度。
现在将参考图3至图5描述根据本发明示例性实施例的用于显示设备的薄膜晶体管的半导体掺杂工艺。
图3至图5分别图示了根据本发明示例性实施例的用于显示设备的薄膜晶体管的制造工艺的部分工艺剖视图。
如图3所示，缓冲层120被形成在基板110上，并且半导体130被形成在缓冲层120上并被图案化。在这种情况下，半导体130是未在其中掺杂杂质的本征半导体。第一栅绝缘层142和第二栅绝缘层144被顺序堆叠在半导体130上。栅电极150被形成并被图案化在第二栅绝缘层144上。第二栅绝缘层144通过使用栅电极150作为掩膜被图案化。在这种情况下，在用于图案化栅电极150的光刻胶未被移除的状态下，第二栅绝缘层144可通过使用未移除的光刻胶作为掩膜被图案化。
如图4所示，通过使用栅电极150作为掩膜执行用于注入N型杂质离子510的掺杂工艺。在这种情况下，在光刻胶用于栅电极150的图案化的状态下，可通过使用光刻胶作为掩膜执行掺杂工艺。半导体130包括沟道131、以及布置在沟道131的相对侧的第一掺杂区135和第二掺杂区136。通过使用较强的能量注入N型杂质离子510，第一掺杂区135和第二掺杂区136可被扩展到它们与栅电极150重叠的区域。当N型杂质离子510被注入到半导体130中时，它们在半导体130的表面上被扩展更长的距离，并且当N型杂质离子510距离半导体130的表面渗透的越深且越远时N型杂质离子510扩散的距离变得越短。因此，在沟道131和第一掺杂区135之间的边界中，随着注入位置远离沟道131的中心，N型杂质离子510进入第一掺杂区135的渗透变得越深。此外，在沟道131和第二掺杂区136之间的边界中，随着注入位置越远离沟道131的中心，N型杂质离子510进入第二掺杂区136的渗透变得越深。
如图5所示，通过使用栅电极150或用于图案化栅电极150的光刻胶作为掩膜执行用于注入P型杂质离子520的掺杂工艺。半导体130进一步包括接触第一掺杂区135的源区132以及接触第二掺杂区136的漏区133。第一掺杂区135被插入在沟道131和源区132之间，并且第二掺杂区136被插入在沟道131和漏区133之间。当使用相对弱的能量时，通过注入P型杂质离子520，源区132和漏区133与栅电极150基本不重叠。当P型杂质离子520被注入到半导体中时，它们在半导体130的表面上可扩展更长的距离，并且当P型杂质离子520距离半导体130的表面渗透的越深且越远时P型杂质离子520的扩散距离变得越短。因此，在第一掺杂区135和源区132之间的边界中，随着注入位置远离沟道131的中心，P型杂质离子520进入源区132的渗透变得越深。此外，在第二掺杂区136和漏区133之间的边界中，随着注入位置远离沟道131的中心，P型杂质离子520进入漏区133的渗透变得越深。
在与本发明的示例性实施例相比较的同时将参考图6至图8描述根据参考示例的用于显示设备的薄膜晶体管的半导体掺杂工艺。
图6至图8分别图示了根据参考示例的用于显示设备的薄膜晶体管的制造工艺的部分工艺的剖视图。
如图6所示，缓冲层120被布置在基板110上，并且半导体130被布置在缓冲层120上并被图案化。由单一材料制成的栅绝缘层140被布置在半导体130上。在这种情况下，为了进行比较，在本发明的示例性实施例中，栅绝缘层140基本具有大约为第一栅绝缘层142和第二栅绝缘层144的厚度的总和的厚度。栅电极150被布置在栅绝缘层140上并被图案化。
如图7所示，通过使用栅电极150作为掩膜执行用于注入N型杂质离子510的掺杂工艺。考虑到栅绝缘层140通常是厚的，用比在图4中所示的示例性实施例中用于N型杂质离子510的注入工艺更多的能量注入N型杂质离子510。因此，第一掺杂区135和第二掺杂区136的面积变得比在图4中所示的示例性实施例的面积大。
如在图8中所示，通过使用栅电极150作为掩膜执行用于注入P型杂质离子520的掺杂工艺。考虑到栅绝缘层140通常是厚的，用比在图5中所示的示例性实施例中用于P型杂质离子520的注入工艺更多的能量注入P型杂质离子520。因此，源区132和漏区133的面积变得比在图5中所示的示例性实施例的面积大。
当栅绝缘层140被形成为厚的单层时，在杂质注入工艺期间因为栅绝缘层140的厚的层许多杂质被浪费，因此杂质不能通过栅绝缘层140容易地被注入到半导体130中。因此，对于注入杂质，需要更强的能量或需要更长的工艺时间。此外，如在图8中所示，沟道的长度变得更短。另一方面，当栅绝缘层140被形成为薄的单层时，薄膜晶体管的可靠性恶化。
在根据本发明示例性实施例的用于显示设备的薄膜晶体管中，栅绝缘层的与栅电极重叠的部分被形成为厚的，并且栅绝缘层的与源区和漏区重叠的被注入杂质的部分被形成为薄的，从而获得薄膜晶体管的更好的可靠性并易于注入杂质。此外，由于用较少的能量注入杂质，有效确保沟道长度并减少工艺时间是可能的。此外，栅绝缘层包括由具有不同的蚀刻率的材料制成的第一栅绝缘层和第二栅绝缘层，并且根据是否在第一栅绝缘层的顶部上形成第二栅绝缘层调整栅绝缘层的厚度，从而允许形成第一栅绝缘层的均匀厚度。
现在将参考图9至图11描述根据本发明示例性实施例的有机发光二极管显示设备。在图9至图11中，根据本发明示例性实施例的有机发光二极管显示设备的薄膜晶体管被示出具有与在图1中示出的薄膜晶体管相同的结构，但本发明并不限于此，并且可具有在图2中示出的薄膜晶体管的结构。
图9图示了根据本发明示例性实施例的有机发光二极管显示设备的一个像素的等效电路图。
如在图9中所示，根据本发明示例性实施例的有机发光二极管显示设备的一个像素包括：多条信号线121、171和172，连接到多条信号线的多个晶体管T1和T2，存储电容器Cst，以及有机发光二极管(OLED)。
晶体管T1和T2由开关晶体管T1和驱动晶体管T2构成。
信号线121、171和172包括：传输栅信号Sn的多条栅线121，与栅线相交并传输数据信号Dm的多条数据线171，以及传输驱动电压ELVDD并且与数据线171基本平行的多条驱动电压线172。
开关晶体管T1被提供有控制端子、输入端子和输出端子。开关晶体管T1的控制端子被连接到栅线121，输入端子被连接到数据线171，并且输出端子被连接到驱动晶体管T2。响应于施加到栅线121的栅信号Sn，开关晶体管T1将施加到数据线171的数据信号Dm传输到驱动晶体管T2。
驱动晶体管T2也被提供有控制端子、输入端子和输出端子。驱动晶体管T2的控制端子被连接到开关晶体管T1，输入端子被连接到驱动电压线172，并且输出端子被连接到有机发光二极管OLED。驱动晶体管T2输出驱动电流Id，并且驱动电流Id的量根据在控制端子与输出端子之间施加的电压而变化。
存储电容器Cst被连接在驱动晶体管T2的控制端子与输入端子之间。存储电容器Cst通过施加到驱动晶体管T2的控制端子的数据信号被充电，并且即使在开关晶体管T1截止后也保持数据信号。
有机发光二极管(OLED)被提供有连接到驱动晶体管T2的阳极以及连接到公共电压ELVSS的阴极。OLED通过发射根据驱动晶体管T2的驱动电流Id而改变亮度的光来显示图像。
开关晶体管T1和驱动晶体管T2可以是n沟道场效应管(FET)或p沟道场效应管。晶体管T1和T2、存储电容器Cst与OLED之间的连接关系可以作各种改变。
现在将参考图10和图11以及图9详细描述在图9中示出的、根据本发明示例性实施例的有机发光二极管显示设备的像素的具体结构。
图10图示了根据本发明示例性实施例的有机发光二极管显示设备的一个像素的布局视图，并且图11图示了沿图10的线XI-XI截取的剖视图。
如在图10和图11中所示，在根据本发明示例性实施例的有机发光二极管显示设备中，缓冲层120被布置在基板110上。基板110可被形成为绝缘基板，该绝缘基板可由例如玻璃、石英、陶瓷、塑料等制成，并且缓冲层120可由例如氮化硅(SiNx)或氧化硅(SiOx)制成。缓冲层120可被形成为单层或多层。缓冲层120用于在防止诸如杂质或湿气的不期望的材料渗透的同时使表面平坦化。
半导体130被布置在缓冲层120上。半导体130包括布置在彼此间隔开的位置处的开关半导体135a和驱动半导体135b。例如，半导体130可由多晶材料或氧化物半导体材料制成。在半导体130由氧化物半导体制成的情况下，附加的保护层可被增加，以保护易受诸如高温等的外部环境影响的氧化物半导体。
开关半导体135a和驱动半导体135b中的每个包括：沟道1355以及布置在沟道1355的相对侧的源区1356和漏区1357。开关半导体135a和驱动半导体135b的源区1356和漏区1357为接触掺杂区1356和1357，接触掺杂区1356和1357包括杂质，诸如P型杂质或N型杂质。
栅绝缘层140被布置在开关半导体135a和驱动半导体135b上。栅绝缘层140包括第一栅绝缘层142和第二栅绝缘层144。第一栅绝缘层142被布置在基板110、开关半导体135a和驱动半导体135b上。第二栅绝缘层144被布置在第一栅绝缘层142上。第二栅绝缘层144与沟道1355重叠。第二栅绝缘层144的两个相对侧边缘中的每个边缘可分别与沟道1355和源区1356之间的边界以及沟道1355和漏区1357之间的边界重叠。
栅线121、开关栅电极125a、驱动栅电极125b和第一存储电容器板128被形成在栅绝缘层140上。栅线121、开关栅电极125a、驱动栅电极125b和第一存储电容器板128被直接布置在第二栅绝缘层144上。栅线121在水平方向上延伸以传输栅信号Sn。开关栅电极125a在开关半导体135a之上从栅线121突出。驱动栅电极125b在驱动半导体135b之上从第一存储电容器板128突出。开关栅电极125a和驱动栅电极125b各自与沟道重叠。
栅绝缘层140的与栅线121、开关栅电极125a、驱动栅电极125b和第一存储电容器板128重叠的部分包括第一栅绝缘层142和第二栅绝缘层144。栅绝缘层140的与栅线121、开关栅电极125a、驱动栅电极125b和第一存储电容器板128不重叠的部分仅包括第一栅绝缘层142，但不包括第二栅绝缘层144。具体地，栅绝缘层140的与源区1356和漏区1357重叠的部分包括第一栅绝缘层142，但不包括第二栅绝缘层144。
第一栅绝缘层142通常具有均匀的厚度，并且第二栅绝缘层144通常具有均匀的厚度。因此，栅绝缘层140的整个厚度根据其位置而变化。栅绝缘层140的与栅电极150重叠的部分的厚度大于栅绝缘层140的与源区1356重叠的部分的厚度以及栅绝缘层140的与漏区1357重叠的部分的厚度。也就是说，栅绝缘层140的厚度根据栅绝缘层140是否包括第二栅绝缘层144而变化。
第一栅绝缘层142和第二栅绝缘层144由具有不同蚀刻率的材料制成。例如，第一栅绝缘层142由氧化铪(HfO2)制成，并且第二栅绝缘层144由氧化硅(SiOx)制成。可替代地，第一栅绝缘层142可由氧化硅(SiOx)制成，并且第二栅绝缘层可由氧化铪(HfO2)制成。作为进一步的替代，第一栅绝缘层142可由氧化硅(SiOx)制成，并且第二栅绝缘层144可由氮化硅(SiNx)制成。
由于第二栅绝缘层144通过使用栅线121、开关栅电极125a、驱动栅电极125b和第一存储电容器板128、或用于图案化它们的光刻胶作为掩膜被图案化，第二栅绝缘层144可具有一个或多个平坦表面形状，诸如一个或多个平面形状，与栅线121、开关栅电极125a、驱动栅电极125b和第一存储电容器板128的形状基本相同。
层间绝缘层160被布置在第一栅绝缘层142、栅线121、开关栅电极125a、驱动栅电极125b和第一存储电容器板128上。层间绝缘层160由无机绝缘材料或有机绝缘材料制成。层间绝缘层160可被形成为单层或多层。层间绝缘层160被直接布置在第一栅绝缘层142、栅线121、开关栅电极125a、驱动栅电极125b和第一存储电容器板128上。
暴露半导体130的上表面的至少一些的接触孔61和62被形成在第一栅绝缘层142和层间绝缘层160中。接触孔61和62分别具体地暴露半导体130的接触掺杂区1356和1357。此外，暴露第一存储电容器板128的一些的存储接触孔63被形成在层间绝缘层160中。
数据线171、驱动电压线172、开关源电极176a、驱动源电极176b、第二存储电容器板178、开关漏电极177a和驱动漏电极177b被布置在层间绝缘层160上。
数据线171传输数据信号Dm，并且在与栅线121交叉的方向上延伸。驱动电压线172传输驱动电压ELVDD，与数据线171分离，并且在与数据线171平行的方向上延伸。
开关源电极176a从数据线171朝向开关半导体135a突出，并且驱动源电极176b从驱动电压线172朝向驱动半导体135b突出。开关源电极176a和驱动源电极176b分别通过接触孔61连接到源区1356。
开关漏电极177a面对开关源电极176a，驱动漏电极177b面对驱动源电极176b，并且开关漏电极177a和驱动漏电极177b分别通过接触孔62连接到漏区1357。
开关漏电极177a延伸以通过形成在层间绝缘层160中的存储接触孔63电连接到第一存储电容器板128和驱动栅电极125b。
第二存储电容器板178从驱动电压线172突出，以与第一存储电容器板128重叠。因此，第一存储电容器板128和第二存储电容器板178通过使用层间绝缘层160作为介电材料形成存储电容器Cst。
开关半导体135a、栅绝缘层140、层间绝缘层160、开关栅电极125a、开关源电极176a和开关漏电极177a共同形成开关晶体管T1，并且驱动半导体135b、栅绝缘层140、层间绝缘层160、驱动栅电极125b、驱动源电极176b和驱动漏电极177b共同形成驱动晶体管T2。
钝化层180被布置在数据线171、驱动电压线172、开关源电极176a、驱动源电极176b、第二存储电容器板178、开关漏电极177a和驱动漏电极177b上。钝化层180被提供有暴露漏电极177b的至少一些的接触孔81。
像素电极191被布置在钝化层180上，并且像素电极191可由透明导电材料(诸如，例如，氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3)等)或反射金属(诸如，例如，锂(Li)、钙(Ca)、氟化锂/钙(LiF/Ca)、氟化锂/铝(LiF/Al)、铝(Al)、银(Ag)、镁(Mg)、金(Au)等)制成。像素电极191经由接触孔81电连接到驱动晶体管T2的驱动漏电极177b以成为OLED的阳极。
像素限定层350被形成在像素电极191的边缘部分和钝化层180上。像素限定层350包括暴露像素电极191的像素开口351。例如，像素限定层350可包括聚丙烯酸酯树脂、聚酰亚胺树脂、硅胶基质无机材料等。
有机发射层370被形成在像素限定层350的像素开口351中。有机发射层370可包括发射层、空穴注入层(HIL)、空穴传输层(HTL)、电子传输层(ETL)和电子注入层(EIL)中的至少一种。当有机发射层370包括上述所有层时，空穴注入层被布置在是阳极的像素电极191上，并且空穴传输层、发射层、电子传输层和电子注入层可被顺序堆叠在空穴注入层上。
有机发射层370可包括用于发射红光的红色有机发射层、用于发射绿光的绿色有机发射层和用于发射蓝光的蓝色有机发射层。红色有机发射层、绿色有机发射层和蓝色有机发射层分别被形成在红色像素、绿色像素和蓝色像素上以实现彩色图像。
可替代地，在有机发射层370中，可通过将所有的红色有机发射层、绿色有机发射层和蓝色有机发射层层积在红色像素、绿色像素和蓝色像素上，然后形成每个像素的红色滤色器、绿色滤色器和蓝色滤色器，来实现彩色图像。作为另一示例，可通过在所有的红色像素、绿色像素和蓝色像素上形成发射白光的白色有机发射层，并分别形成每个像素的红色滤色器、绿色滤色器和蓝色滤色器，来实现彩色图像。当通过使用白色有机发射层和滤色器实现彩色图像时，用于在每个像素，即，红色像素、绿色像素和蓝色像素上沉积红色有机发射层、绿色有机发射层和蓝色有机发射层的沉积掩膜不是必需的。
在本发明的示例性实施例中描述的白色有机发射层可被形成为单一有机发射层，并且可进一步包括通过层积多个有机发射层来发射白光的结构。例如，可包括：通过将至少一个黄色有机发射层与至少一个蓝色有机发射层结合来发射白光的结构，通过将至少一个青色有机发射层与至少一个红色有机发射层结合来发射白光的结构，或者通过将至少一个品红色有机发射层与至少一个绿色有机发射层结合来发射白光的结构。
公共电极270被布置在像素限定层350和有机发射层370上。公共电极270可由透明导电材料(诸如，例如，氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3)等)或反射金属(诸如，例如，锂(Li)、钙(Ca)、氟化锂/钙(LiF/Ca)、氟化锂/铝(LiF/Al)、铝(Al)、银(Ag)、镁(Mg)、金(Au)等)制成。公共电极270变成OLED的阴极。像素电极191、有机发射层370和公共电极270共同形成OLED。
尽管结合当前认为是可实施的示例性实施例描述了本公开，需要理解的是本发明并不局限于所公开的实施例，而是相反，旨在覆盖包括在如所附权利要求限定的本发明的精神和范围内的各种修改和等同布置。

Claims (10)

1.一种用于显示设备的薄膜晶体管，包括：
基板；
半导体，被布置在所述基板上，并且包括沟道以及布置在所述沟道的相对侧的源区和漏区；
栅绝缘层，包括布置在所述基板和所述半导体上的第一栅绝缘层以及布置在所述第一栅绝缘层上并与所述沟道重叠的第二栅绝缘层；
布置在所述第二栅绝缘层上的栅电极；
直接布置在所述第一栅绝缘层和所述栅电极上的层间绝缘层；以及
布置在所述层间绝缘层上并连接到所述半导体的源电极和漏电极，
其中，所述栅绝缘层的与所述栅电极重叠的部分的厚度大于所述栅绝缘层的与所述源区重叠的部分的厚度以及所述栅绝缘层的与所述漏区重叠的部分的厚度。
2.根据权利要求1所述的用于显示设备的薄膜晶体管，其中：
所述第二栅绝缘层的厚度大于所述第一栅绝缘层的厚度。
3.根据权利要求1所述的用于显示设备的薄膜晶体管，其中：
所述栅绝缘层的与所述栅电极重叠的部分包括所述第一栅绝缘层和所述第二栅绝缘层，并且
所述栅绝缘层的与所述源区重叠的部分以及所述栅绝缘层的与所述漏区重叠的部分包括所述第一栅绝缘层，并且不包括所述第二栅绝缘层。
4.根据权利要求1所述的用于显示设备的薄膜晶体管，其中：
所述第二栅绝缘层和所述栅电极具有相同的平面形状。
5.根据权利要求1所述的用于显示设备的薄膜晶体管，其中：
所述第二栅绝缘层的两个相对侧边缘中的每个边缘分别与所述沟道和所述源区之间的边界以及所述沟道和所述漏区之间的边界重叠。
6.根据权利要求1所述的用于显示设备的薄膜晶体管，进一步包括：
第一接触孔和第二接触孔，都被形成在所述第一栅绝缘层和所述层间绝缘层中以分别暴露所述源区的至少一些和所述漏区的至少一些，
其中，所述源电极通过所述第一接触孔被连接到所述源区，并且所述漏电极通过所述第二接触孔被连接到所述漏区。
7.根据权利要求1所述的用于显示设备的薄膜晶体管，其中：
所述半导体包括：
布置在所述沟道和所述源区之间的第一掺杂区；以及
布置在所述沟道和所述漏区之间的第二掺杂区，并且
其中，包括在所述源区和所述漏区中的杂质不同于包括在所述第一掺杂区和所述第二掺杂区中的杂质。
8.根据权利要求7所述的用于显示设备的薄膜晶体管，其中：
所述第一掺杂区和所述第二掺杂区与所述栅电极和所述第二栅绝缘层重叠。
9.根据权利要求1所述的用于显示设备的薄膜晶体管，其中：
所述第一栅绝缘层的蚀刻率不同于所述第二栅绝缘层的蚀刻率。
10.根据权利要求9所述的用于显示设备的薄膜晶体管，其中：
所述第一栅绝缘层由氧化铪制成，并且所述第二栅绝缘层由氧化硅制成。
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