CN104299970B - 具有减少的面的外延区的mos器件 - Google Patents

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Abstract

本发明提供了一种集成电路结构，其包括：位于半导体衬底上方的栅极堆叠件以及延伸至半导体衬底内的开口，其中，开口邻近栅极堆叠件。第一硅锗区设置在开口中，其中，第一硅锗区具有第一锗百分比。第二硅锗区位于第一硅锗区上方。第二硅锗区包括位于开口中的一部分。第二硅锗区具有大于第一锗百分比的第二锗百分比。基本上不含锗的硅帽位于第二硅锗区上方。本发明也提供了具有减少的面的外延区的MOS器件。

Description

具有减少的面的外延区的MOS器件
技术领域
本发明总体涉及半导体技术领域，更具体地，涉及具有减少的面的外延区的MOS器件。
背景技术
在过去的几十年间，半导体器件(例如，金属氧化物半导体(MOS)器件)的尺寸和内在部件的减小已经使集成电路的速度、性能、密度和每单位功能的成本能够不断改进。根据MOS器件的设计及其内在特性之一，调节位于MOS器件的源极和漏极之间的栅极下面的沟道区的长度改变了与沟道区相关的电阻，从而影响了MOS器件的性能。更具体地，假设其他参数保持相对不变，缩短沟道区的长度降低了MOS器件的源极至漏极电阻，从而使得当向MOS器件的栅极施加足够的电压时，可以实现增大在源极和漏极之间流动的电流。
发明内容
为了解决现有技术中的问题，本发明提供了一种集成电路结构，包括：半导体衬底；栅极堆叠件，位于所述半导体衬底上方；开口，延伸至所述半导体衬底内，其中，所述开口邻近所述栅极堆叠件；第一硅锗区，位于所述开口中，其中，所述第一硅锗区具有第一锗百分比；第二硅锗区，位于所述第一硅锗区上方，其中，所述第二硅锗区包括位于所述开口中的一部分，并且所述第二硅锗区具有大于所述第一锗百分比的第二锗百分比；以及硅帽，基本上不含锗，位于所述第二硅锗区上方。
在上述集成电路结构中，其中，所述第二硅锗区与所述硅帽接触，并且与所述硅帽接触的所述第二硅锗区的一部分在所述第一硅锗区和所述第二硅锗区中具有最高的锗百分比。
在上述集成电路结构中，还包括：延伸至所述硅帽内的硅化物区，其中，所述硅帽包括位于所述硅化物区的一侧上并且与所述硅化物区位于同一层级的第一部分。
在上述集成电路结构中，还包括：延伸至所述硅帽内的硅化物区，其中，所述硅帽包括位于所述硅化物区的一侧上并且与所述硅化物区位于同一层级的第一部分；所述硅帽还包括：与所述硅化物区位于同一层级的第二部分，并且所述硅帽的所述第一部分和所述第二部分位于所述硅化物区的相对两侧上。
在上述集成电路结构中，还包括：延伸至所述硅帽内的硅化物区，其中，所述硅化物区延伸至所述第二硅锗区内。
在上述集成电路结构中，还包括：所述硅帽中的p型杂质。
在上述集成电路结构中，其中，所述硅帽包括不含锗的部分。
根据本发明的另一个方面，提供了一种集成电路结构，包括：半导体衬底；栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括在金属氧化物半导体(MOS)器件中；MOS器件的源极/漏极区，延伸至所述半导体衬底内，其中，所述源极/漏极区包括：第一硅锗区，其中，所述第一硅锗区具有第一锗百分比；及第二硅锗区，位于所述第一硅锗区上方，其中，所述第二硅锗区具有大于所述第一锗百分比的第二锗百分比，并且所述第二硅锗区包括在所述源极/漏极区中具有最高锗百分比的顶部；以及硅帽，位于所述第二硅锗区的顶部上方并且接触所述第二硅锗区的顶部。
在上述集成电路结构中，其中，所述第二硅锗区的顶部具有高于约45％的锗百分比。
在上述集成电路结构中，其中，所述硅帽基本上不含锗。
在上述集成电路结构中，其中，所述硅帽基本上不含锗；所述硅帽包括不含锗的一部分。
在上述集成电路结构中，还包括：延伸至所述硅帽内的硅化物区，其中，所述硅帽包括位于所述硅化物区的一侧上并且与所述硅化物区位于同一层级的第一部分。
在上述集成电路结构中，还包括：延伸至所述硅帽内的硅化物区，其中，所述硅帽包括位于所述硅化物区的一侧上并且与所述硅化物区位于同一层级的第一部分；所述硅帽还包括：与所述硅化物区位于同一层级的第二部分，并且所述硅帽的所述第一部分和所述第二部分位于所述硅化物区的相对两侧上。
在上述集成电路结构中，还包括：所述硅帽中的p型杂质，其中，位于所述硅帽中的p型杂质浓度高于位于所述第二硅锗区中的p型杂质浓度。
根据本发明的又一个方面，提供了一种方法，包括：在半导体衬底上方形成栅极堆叠件；形成延伸至所述半导体衬底内的开口，其中，所述开口位于所述栅极堆叠件的一侧；实施第一外延以在所述开口中生长第一硅锗区，其中，所述第一硅锗区具有第一锗百分比；实施第二外延以在所述第一硅锗区上方生长第二硅锗区，其中，所述第二硅锗区具有大于所述第一锗百分比的第二锗百分比；以及实施第三外延以在所述第二硅锗区上方生长基本上不含锗的硅帽。
在上述方法中，其中，在所述第一外延或所述第二外延中，随着所述第一外延或所述第二外延的进行，连续地并逐渐地增大锗百分比。
在上述方法中，还包括：在所述第三外延期间，原位掺杂p型杂质。
在上述方法中，其中，在所述第三外延期间，在所述硅帽中未引入锗。
在上述方法中，还包括：在形成所述硅帽之后，在所述栅极堆叠件和所述硅帽上方形成层间电介质(ILD)；在所述ILD中形成接触开口，其中，所述硅帽暴露于所述接触开口；在形成所述接触开口之后，对所述硅帽实施硅化；以及以导电材料填充所述接触开口。
在上述方法中，还包括：在形成所述硅帽之后，在所述栅极堆叠件和所述硅帽上方形成层间电介质(ILD)；在所述ILD中形成接触开口，其中，所述硅帽暴露于所述接触开口；在形成所述接触开口之后，对所述硅帽实施硅化；以及以导电材料填充所述接触开口；在所述硅化之后，所述硅帽的一部分保持未被硅化。
附图说明
为了更完全地理解实施例及其优势，现在将参考结合附图做出以下描述，其中：
图1至图10是根据一些示例性实施例的金属氧化物半导体(MOS)器件在制造的中间阶段中的截面图；以及
图11根据一些可选示例性实施例示意性地示出了包括在MOS器件中的一些元素的分布。
具体实施方式
下面详细地讨论了本发明的实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实施的可应用的概念。论述的具体实施例是说明性的，而不用于限制本发明的范围。
本发明根据各个示例性实施例提供了用于形成金属氧化物半导体(MOS)器件的工艺。示出了形成MOS器件的中间阶段。论述了实施例的变化例。在各个视图和示例性实施例中，相似的参考标号用于表示相似的元件。
为了增强MOS器件的性能，在MOS器件的沟道区中可以引入应力以提高载流子迁移率。通常，期望在源极至漏极方向上在n型MOS(“NMOS”)器件的沟道区中引入拉伸应力，并且在源极至漏极方向上在p型MOS(“PMOS”)器件的沟道区中引入压缩应力。
用于向PMOS器件的沟道区施加压缩应力的一种方法是在源极和漏极区中生长SiGe应力源(stressor)。该方法通常包括以下步骤：在半导体衬底上形成栅极堆叠件，在栅极堆叠件的侧壁上形成间隔件，沿着栅极间隔件在硅衬底中形成凹槽，在凹槽中外延生长SiGe应力源，以及退火。由于SiGe的晶格常数大于硅的晶格常数，所以在退火之后SiGe膨胀，并且向位于源极SiGe应力源和漏极SiGe应力源之间的沟道区施加压缩应力。
图1示出了衬底20，衬底20是晶圆10的一部分。衬底20可以是诸如硅衬底的块状半导体衬底，或者可以具有诸如绝缘体上硅(SOI)结构的复合结构。可选地，包括III族、IV族和/或V族元素的其他半导体材料也可以包括在衬底20中，其中，半导体材料可以包括硅锗、碳化硅和/或III-V族化合物半导体材料。
在衬底20上方形成栅极堆叠件22，并且栅极堆叠件22包括栅极电介质24和栅电极26。栅极电介质24可以包括氧化硅和/或具有高k值(例如，高于约7)的高k材料。栅电极26可以包括常用的导电材料，诸如掺杂的多晶硅、金属、金属硅化物、金属氮化物和它们的组合。栅极堆叠件22也可以包括硬掩模28，例如，可以包括氮化硅，但是也可以使用诸如碳化硅、和氮氧化硅等的其他材料。在形成替代栅极的实施例中，可以形成或可以不形成硬掩模28。
如图2所示，例如，通过将诸如硼和/或铟的p型杂质注入至衬底20内来形成轻掺杂的漏极/源极(LDD)区30。栅极堆叠件22和硬掩模28用作注入掩模，从而使得LDD区30的内边缘分别与栅极堆叠件22的边缘基本上对齐。可以使用介于约1keV和约10keV之间的能量和介于约1×1013/cm2和约1×1016/cm2之间的剂量实施LDD注入。然而，应该理解，在整个说明书中所列举的值仅是实例，并且可以改变为不同的值。LDD注入可以是倾斜的或垂直的，其中，倾斜角介于约0度和约30之间。此外，例如，也可以通过将诸如砷或磷等的n型杂质注入至衬底20内来形成口袋区(pocket region)32。可以使用介于约20keV和约80keV之间的能量和介于约1×1012/cm2和约1×1014/cm2之间的剂量实施口袋注入。口袋注入可以是倾斜的，其中，倾斜角大于LDD注入的倾斜角。在一些实施例中，口袋注入的倾斜角介于约15度和约45度之间。
参考图3，在栅极电介质24和栅电极26的侧壁上形成栅极间隔件34。在一些实施例中，每个栅极间隔件34均包括氧化硅层(未示出)和位于氧化硅层上方的氮化硅层，其中，氧化硅层的厚度可以介于约和约之间，并且氮化硅层的厚度可以介于约和约之间。在可选实施例中，栅极间隔件34包括一层或多层，每层均包括氧化硅、氮化硅、氮氧化硅和/或其他介电材料。可利用的形成方法包括等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次大气压化学汽相沉积(SACVD)和其他沉积方法。
也如图3所示，实施各向同性蚀刻以在衬底20中形成开口36。各向同性蚀刻可以是干蚀刻，其中，蚀刻气体可以选自CF4、Cl2、NF3、SF6和它们的组合。例如，开口36的深度D1可以介于约和约之间。
接下来，如图4所示，实施湿蚀刻以扩展开口36，例如，可以使用四甲基氢氧化铵(TMAH)或氢氧化钾(KOH)溶液等实施湿蚀刻。在一些示例性实施例中，TMAH溶液的浓度介于约1％和约30％之间。在湿蚀刻期间，TMAH的温度可以介于约20℃和约100℃之间。在湿蚀刻之后，可以在开口36中形成面，其中，面包括衬底20的(111)平面。在一些示例性实施例中，在湿蚀刻之后，例如，开口36的深度D2可以介于约和约之间。
图5示出了外延层38的形成。在外延之前，例如，可以使用HF基气体或SiCoNi基气体实施预清洗。预清洗可以去除由于开口36中的暴露表面的自然氧化而形成的任何不期望的氧化硅。在一些实施例中，实施高温烘烤。在可选实施例中，跳过烘烤步骤。可以在存在或不存在HCl气体的情况下实施高温烘烤。烘烤温度可以介于约700℃和约900℃之间。烘烤的压力可以介于约10torr和约200torr之间。例如，烘烤的持续时间可以介于约30秒和约4分钟之间。高温烘烤也可以去除衬底20的暴露表面上的本征氧化物，其中，暴露表面位于开口36中。
如图5所示，通过选择性外延生长(SEG)在开口36中外延生长诸如硅锗(SiGe)的半导体材料，从而形成外延层38。因此，在整个说明书中，外延层38也称为SiGe层38。工艺气体可以包括H2、N2、二氯硅烷(DCS)、SiH4和/或GeH4等。外延的温度可以介于约600℃和约900℃之间。在一些实施例中，添加蚀刻气体以促进在衬底20的暴露表面上的选择性生长，而不在诸如栅极间隔件34和硬掩模28的电介质上生长。工艺气体的压力可以介于约10torr和约200torr之间。例如，产生的SiGe层38的厚度T1可以介于约和约之间。
在外延期间，当进行生长时可以掺杂期望的p型杂质。例如，在将掺杂硼时，工艺气体中可以包括B2H6。在一些实施例中，外延层38中的诸如硼的p型杂质的杂质浓度低于约1E19/cm3，并且其可以介于约1E18/cm3和约1E20/cm3之间。在可选实施例中，在层38的外延期间，不添加p型杂质。例如，外延层38可以具有介于约10％和约30％之间的第一锗原子百分比，但是也可以使用不同的锗百分比。
参考图6，通过外延生长外延层42。外延层42的组成(其中包含的元素和这些元素的百分比)可以与外延层38的组成不同。在一些实施例中，外延层42是SiGe层，外延层42中的锗百分比高于外延层38中的锗百分比。例如，外延层42可以具有介于约30％和约60％之间的第二锗原子百分比。除调整了含硅气体和含锗气体的比率之外，用于形成外延层42的工艺条件可以类似于用于形成外延层38的工艺条件。在一些实施例中，外延层42的顶面42A高于衬底20的顶面20A。外延层38和42结合形成MOS器件的源极区或漏极区(以及源极或漏极应力源)的一部分，MOS器件也包括作为其栅极的一个栅极堆叠件22。
此外，在外延期间，随着外延的进行可以原位掺杂诸如硼的p型杂质。外延层42中的p型杂质浓度C42可以高于外延层38中的p型杂质浓度。例如，p型杂质浓度C42介于约1E20/cm3和约8E20/cm3之间。
外延层42也可以包括具有不同锗百分比的下层和上层，其中，每个下层和上层均具有基本上均匀的锗百分比。图6示意性地示出了虚线43以标记外延层42的上层和下层之间的界面。此外，上层中的锗百分比G42A可以高于下层中的锗百分比G42B。例如，在一些实施例中，锗百分比G42A可以大于约45％，并且锗百分比差值(G42A-G42B)可以大于约10％。
在一些实施例中，在每个外延层38和42中，锗百分比是基本上均匀的。在可选实施例中，外延层38和/或外延层42具有逐渐地并连续地变化的锗百分比。在各自的外延期间，可以逐渐地并连续地增加含锗前体(诸如GeH4)的流速。在这些实施例中，在锗百分比逐渐变化的层中，层的下部的锗百分比低于上层的锗百分比。
如图7所示，在形成外延层42之后，通过外延形成覆盖层44。覆盖层44的组成(包括其中包含的元素和这些元素的百分比)可以与外延层42的组成不同。覆盖层44可以是其中不包括锗的纯硅层，或者具有例如小于2％或小于1％的锗的基本上的纯硅层。因此，在整个说明书中，可选地将覆盖层44称为硅帽。覆盖层44也可以是SiGe层，其中，覆盖层44中的锗浓度低于外延层42中的锗浓度。在相应的MOS器件的外延层42和44和/或源极/漏极区的所有部分中，与覆盖层44接触的外延层42的顶部可以具有最高的锗百分比。
在覆盖层44的外延期间，可以随着外延的进行而原位掺杂诸如硼的p型杂质。在一些实施例中，覆盖层44中的p型杂质的浓度高于外延层42和38中的p型杂质浓度。在一些实施例中，覆盖层44中的p型杂质浓度C44与外延层42中的p型杂质浓度C42的比率大于约10。比率C44/C42也可以介于约5和约15之间。在一些实施例中，p型杂质浓度C44介于约1E21/cm3和约8E21/cm3之间。在不破坏真空的情况下，可以在相同的室中原位实施外延层38、42和覆盖层44的生长。
接下来，参考图8，根据一些实施例，去除硬掩模28(如果存在)，并且形成替代栅极以代替栅极电介质24和栅电极26。在可选实施例中，栅极电介质24和栅电极26(图7)不被替代栅极代替。在形成替代栅极的实施例中，栅极电介质24和栅电极26用作伪栅极。图8示出了包括替代栅极的示例性结构。形成工艺可以包括形成层间电介质(ILD)46，实施CMP以使ILD46的顶面与栅电极26或硬掩模28(如果存在)的顶面平齐，以及去除伪栅极。然后可以形成栅极介电层和栅电极层以填充由去除伪栅极留下的开口，随后实施CMP以去除栅极介电层和栅电极层的过量部分。保留的替代栅极包括栅极电介质24’和栅电极26’。例如，栅极电介质24’可以包括具有大于约7.0的k值的高k介电材料，并且栅电极26’可以包括金属或金属合金。可以由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼掺杂的磷硅酸盐玻璃(BPSG)等的介电材料形成ILD46。接下来，形成接触开口48，以暴露出下面的覆盖层44。
图9示出了源极/漏极硅化物区52的形成。可以通过在器件(包括覆盖层44的暴露表面)上方沉积诸如钛、钴、镍或钨等的金属硅化物的薄层(未示出)来形成硅化物区52。在反应之后，在硅和金属之间形成金属硅化物的层。通过使用侵蚀金属但不侵蚀硅化物的蚀刻剂选择性地去除未反应的金属。作为硅化的结果，源极/漏极硅化物区52延伸至覆盖层44内，并且可以延伸至外延层42内。可选地，覆盖层44的顶部被硅化，而覆盖层44的底部未被硅化。在硅化之后，可以剩余未被硅化的覆盖层44的一些部分44A，其中，部分44A与源极/漏极硅化物区52平齐并且位于源极/漏极硅化物区52的相对两侧上。
图10示出了源极/漏极接触插塞54的形成，其中，通过在开口48内填充诸如钨、铜、铝、钛、钴、硅和/或锗等的导电材料，并且实施CMP以使接触插塞54的顶面与ILD46的顶面平齐来形成源极/漏极接触插塞54。从而，形成了MOS晶体管60，其包括作为源极和漏极区的外延层38、42以及覆盖层44的可能的剩余部分。
图11示意性地示出了MOS晶体管60中的几种元素的分布，其中，从图10中包含线11-11的水平面获得该分布。该水平面直接位于覆盖层44和相应的下面的外延层42之间的界面之上的层级处。图11中也示出了相应的区域44A和52。X轴示出了距图10中的线11-11的左端的距离。Y轴表示硅、锗和金属硅化物的示意性百分比。如图11所示，部分44A具有最高的硅百分比，其可以高达100％。在硅化物区52中，硅的百分比减小。相反，在区域44A中，锗可以具有非常低的百分比(其可以低至0％)。在硅化物区52中，锗的百分比较高，这可能是由硅化中的相互扩散引起的。在区域44A中，金属硅化物可以具有非常低的百分比(其可以低至0％)。在硅化物区52中，金属硅化物的百分比较高。
在本发明的实施例中，通过形成含有低锗的覆盖层，减少了在锗外延区上形成的面，这是由于硅具有能够靠近栅极间隔件形成的趋势，而栅极间隔件排斥锗，因此形成了苛刻的面(severe facets)。面导致源极/漏极接触插塞的接合面积(landing area)的减小，因此产生更高的接触电阻。此外，由于具有面，金属硅化物可以具有穿透至LDD区的挤出物(extrusion)。在本发明的实施例中，至少减少了并且有时消除了这些问题。
根据一些实施例，一种集成电路结构包括位于半导体衬底上方的栅极堆叠件以及延伸至半导体衬底内的开口，其中，开口邻近栅极堆叠件。第一硅锗区设置在开口中，其中，第一硅锗区具有第一锗百分比。第二硅锗区位于第一硅锗区上方。第二硅锗区包括位于开口中的一部分。第二硅锗区具有大于第一锗百分比的第二锗百分比。基本上不含锗的硅帽位于第二硅锗区上方。
根据其他一些实施例，一种集成电路结构包括半导体衬底以及位于半导体衬底上方的栅极堆叠件，其中，栅极堆叠件包括在MOS器件中。MOS器件的源极/漏极区延伸至半导体衬底内。源极/漏极区包括第一硅锗区以及位于第一硅锗区上方的第二硅锗区，其中，第一硅锗区具有第一锗百分比。第二硅锗区具有大于第一锗百分比的第二锗百分比。第二硅锗区包括在源极/漏极区中具有最高锗百分比的顶部。硅帽位于第二硅锗区的顶部的上方并且接触第二硅锗区的顶部。
根据又一些实施例，一种方法包括：在半导体衬底上方形成栅极堆叠件，形成延伸至半导体衬底内的开口，其中，开口位于栅极堆叠件的一侧上，以及实施第一外延以在开口中生长第一硅锗区。第一硅锗区具有第一锗百分比。实施第二外延以在第一硅锗区上方生长第二硅锗区，其中，第二硅锗区具有大于第一锗百分比的第二锗百分比。实施第三外延以在第二硅锗区上方生长基本上不含锗的硅帽。
尽管已经详细地描述了实施例及其优势，但是应该理解，在不背离由所附权利要求限定的实施例的精神和范围的情况下，可以对本发明做出各种改变、替代和变化。此外，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。本领域的技术人员将容易从本发明理解，根据本发明，可以利用现有的或今后将开发的与本文中所描述的相应实施例实施基本相同的功能或者实现基本相同的结果的工艺、机器、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。此外，每个权利要求构成单独的实施例，并且各个权利要求和实施例的组合都在本发明的范围内。

Claims (20)

1.一种集成电路结构，包括：
半导体衬底；
栅极堆叠件，位于所述半导体衬底上方；
开口，延伸至所述半导体衬底内，其中，所述开口邻近所述栅极堆叠件；
第一硅锗区，位于所述开口中，其中，所述第一硅锗区具有第一锗百分比；
第二硅锗区，位于所述第一硅锗区上方，其中，所述第二硅锗区至少部分地延伸至所述开口中，并且所述第二硅锗区包括：
具有大于所述第一锗百分比的第二锗百分比的上层；以及
具有小于所述第二锗百分比的第三锗百分比的下层，其中所述第三锗百分比大于所述第一锗百分比；以及
硅帽，基本上不含锗，位于所述第二硅锗区上方。
2.根据权利要求1所述的集成电路结构，其中，所述第二硅锗区与所述硅帽接触，并且与所述硅帽接触的所述第二硅锗区的一部分在所述第一硅锗区和所述第二硅锗区中具有最高的锗百分比。
3.根据权利要求1所述的集成电路结构，还包括：延伸至所述硅帽内的硅化物区，其中，所述硅帽包括位于所述硅化物区的一侧上并且与所述硅化物区位于同一层级的第一部分。
4.根据权利要求3所述的集成电路结构，其中，所述硅帽还包括：与所述硅化物区位于同一层级的第二部分，并且所述硅帽的所述第一部分和所述第二部分位于所述硅化物区的相对两侧上。
5.根据权利要求1所述的集成电路结构，还包括：延伸至所述硅帽内的硅化物区，其中，所述硅化物区延伸至所述第二硅锗区内。
6.根据权利要求1所述的集成电路结构，还包括：所述硅帽中的p型杂质。
7.根据权利要求1所述的集成电路结构，其中，所述硅帽包括不含锗的部分。
8.一种集成电路结构，包括：
半导体衬底；
栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括在金属氧化物半导体器件中；
所述金属氧化物半导体器件的源极/漏极区，延伸至所述半导体衬底内，其中，所述源极/漏极区包括：
第一硅锗区，其中，所述第一硅锗区具有第一锗百分比；及
第二硅锗区，位于所述第一硅锗区上方，其中，所述第二硅锗区具有大于所述第一锗百分比的第二锗百分比，并且其中，所述第二硅锗区中的锗百分比从所述第二硅锗区的底部向所述第二硅锗区的顶部增加；以及
硅帽，位于所述第二硅锗区的顶部上方并且接触所述第二硅锗区的顶部。
9.根据权利要求8所述的集成电路结构，其中，所述第二硅锗区的顶部具有高于45％的锗百分比。
10.根据权利要求8所述的集成电路结构，其中，所述硅帽基本上不含锗。
11.根据权利要求10所述的集成电路结构，其中，所述硅帽包括不含锗的一部分。
12.根据权利要求8所述的集成电路结构，还包括：延伸至所述硅帽内的硅化物区，其中，所述硅帽包括位于所述硅化物区的一侧上并且与所述硅化物区位于同一层级的第一部分。
13.根据权利要求12所述的集成电路结构，其中，所述硅帽还包括：与所述硅化物区位于同一层级的第二部分，并且所述硅帽的所述第一部分和所述第二部分位于所述硅化物区的相对两侧上。
14.根据权利要求8所述的集成电路结构，还包括：所述硅帽中的p型杂质，其中，位于所述硅帽中的p型杂质浓度高于位于所述第二硅锗区中的p型杂质浓度。
15.一种形成集成电路结构的方法，包括：
在半导体衬底上方形成栅极堆叠件；
形成延伸至所述半导体衬底内的开口，其中，所述开口位于所述栅极堆叠件的一侧；
实施第一外延以在所述开口中生长第一硅锗区，其中，所述第一硅锗区具有第一锗百分比；
实施第二外延以在所述第一硅锗区上方生长第二硅锗区，其中，所述第二硅锗区具有大于所述第一锗百分比的第二锗百分比，并且其中，所述第二硅锗区中的锗百分比从所述第二硅锗区的底部向所述第二硅锗区的顶部增加；以及
实施第三外延以在所述第二硅锗区上方生长基本上不含锗的硅帽。
16.根据权利要求15所述的方法，其中，在所述第一外延或所述第二外延中，随着所述第一外延或所述第二外延的进行，连续地并逐渐地增大锗百分比。
17.根据权利要求15所述的方法，还包括：在所述第三外延期间，原位掺杂p型杂质。
18.根据权利要求15所述的方法，其中，在所述第三外延期间，在所述硅帽中未引入锗。
19.根据权利要求15所述的方法，还包括：
在形成所述硅帽之后，在所述栅极堆叠件和所述硅帽上方形成层间电介质；
在所述层间电介质中形成接触开口，其中，所述硅帽暴露于所述接触开口；
在形成所述接触开口之后，对所述硅帽实施硅化；以及
以导电材料填充所述接触开口。
20.根据权利要求19所述的方法，其中，在所述硅化之后，所述硅帽的一部分保持未被硅化。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8900958B2 (en) * 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US9012964B2 (en) 2013-08-09 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Modulating germanium percentage in MOS devices
US9337337B2 (en) * 2013-08-16 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device having source and drain regions with embedded germanium-containing diffusion barrier
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9425289B2 (en) 2014-08-28 2016-08-23 Globalfoundries Inc. Methods of forming alternative channel materials on FinFET semiconductor devices
US9455140B2 (en) * 2014-10-28 2016-09-27 Globalfoundries Inc. Methods of forming doped epitaxial SiGe material on semiconductor devices
KR102326316B1 (ko) * 2015-04-10 2021-11-16 삼성전자주식회사 반도체 소자의 제조 방법
CN105244263A (zh) * 2015-10-21 2016-01-13 上海集成电路研发中心有限公司 一种提高SiGe源/漏区质量的制造方法
US9748386B2 (en) * 2015-10-26 2017-08-29 United Microelectronics Corp. Epitaxial structure of semiconductor device and manufacturing method thereof
KR102480447B1 (ko) 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102422158B1 (ko) * 2015-12-23 2022-07-20 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
FR3050315B1 (fr) * 2016-04-19 2019-06-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a overlap des regions d'acces maitrise
US9870926B1 (en) * 2016-07-28 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10522359B2 (en) 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
CN106783965A (zh) * 2016-12-01 2017-05-31 上海华力微电子有限公司 一种锗硅源漏极及制备方法
KR102276650B1 (ko) * 2017-04-03 2021-07-15 삼성전자주식회사 반도체 소자의 제조 방법
US10522392B2 (en) * 2017-05-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
KR102385567B1 (ko) * 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10868181B2 (en) 2017-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with blocking layer and method for forming the same
US10381438B2 (en) 2017-11-02 2019-08-13 International Business Machines Corporation Vertically stacked NFETS and PFETS with gate-all-around structure
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110634743B (zh) * 2018-06-25 2023-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11227918B2 (en) 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
DE102019118061A1 (de) 2018-09-19 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive doppelsilizidherstellung unter verwendung eines maskenlosen herstellungsprozessablaufs
TWI885717B (zh) * 2019-01-30 2025-06-01 聯華電子股份有限公司 半導體元件
TWI825065B (zh) * 2019-01-30 2023-12-11 聯華電子股份有限公司 半導體元件的製作方法
KR102759937B1 (ko) 2019-05-28 2025-02-03 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102821369B1 (ko) * 2019-08-07 2025-06-17 삼성전자주식회사 반도체 소자
DE102020121514B4 (de) 2019-10-30 2025-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11527650B2 (en) * 2019-10-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having a source/drain region with a multi-sloped undersurface
US11264419B2 (en) * 2019-12-30 2022-03-01 Omnivision Technologies, Inc. Image sensor with fully depleted silicon on insulator substrate
US11302784B2 (en) * 2020-01-17 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having contact feature and method of fabricating the same
CN113394287B (zh) * 2020-03-13 2024-12-20 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN113394271B (zh) * 2020-03-13 2024-11-19 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
DE102021101178B4 (de) * 2020-04-29 2024-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt sowie verfahren zu deren herstellung
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
CN114497215A (zh) * 2020-10-23 2022-05-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2022160113A1 (zh) * 2021-01-27 2022-08-04 中芯北方集成电路制造(北京)有限公司 半导体结构及其形成方法
KR102897590B1 (ko) * 2021-03-02 2025-12-10 삼성전자주식회사 반도체 소자
JP7715466B2 (ja) * 2021-09-27 2025-07-30 東京エレクトロン株式会社 基板処理方法及び基板処理システム
CN114023820B (zh) * 2021-10-08 2023-12-19 长鑫存储技术有限公司 半导体结构及其形成方法
JP2025521968A (ja) * 2022-07-08 2025-07-10 アプライド マテリアルズ インコーポレイテッド Ｃｍｏｓデバイスのコンタクト層の選択的キャッピング
WO2024010658A1 (en) * 2022-07-08 2024-01-11 Applied Materials, Inc. Contact formation process for cmos devices
KR20250029976A (ko) 2022-07-13 2025-03-05 어플라이드 머티어리얼스, 인코포레이티드 Cvd 침지 프로세스들을 이용한 산화 장벽들
KR20240127121A (ko) * 2023-02-15 2024-08-22 삼성전자주식회사 집적회로 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6358806B1 (en) * 2001-06-29 2002-03-19 Lsi Logic Corporation Silicon carbide CMOS channel
CN101425534A (zh) * 2007-10-31 2009-05-06 周星工程股份有限公司 晶体管及其制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969671B2 (en) 1995-11-14 2005-11-29 Renesas Technology Corporation Semiconductor integrated device and method of fabrication thereof
JP3679527B2 (ja) 1996-11-08 2005-08-03 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR19980042202U (ko) 1996-12-24 1998-09-25 김영귀 자동차의 연료 분사장치
US6326291B1 (en) * 2000-06-26 2001-12-04 Advanced Micro Devices, Inc. Fabrication of a wide metal silicide on a narrow polysilicon gate structure
KR100953332B1 (ko) * 2002-12-31 2010-04-20 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US8247285B2 (en) * 2008-12-22 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. N-FET with a highly doped source/drain and strain booster
US8026539B2 (en) * 2009-02-18 2011-09-27 Globalfoundries Inc. Metal oxide semiconductor devices having doped silicon-compromising capping layers and methods for fabricating the same
US8183640B2 (en) * 2009-07-14 2012-05-22 United Microelectronics Corp. Method of fabricating transistors and a transistor structure for improving short channel effect and drain induced barrier lowering
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
KR101576529B1 (ko) 2010-02-12 2015-12-11 삼성전자주식회사 습식 식각을 이용한 실리콘 파셋트를 갖는 반도체 장치 및 제조방법
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8358012B2 (en) * 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8835982B2 (en) * 2011-02-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
US8716750B2 (en) * 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein
US20140057399A1 (en) * 2012-08-24 2014-02-27 International Business Machines Corporation Using Fast Anneal to Form Uniform Ni(Pt)Si(Ge) Contacts on SiGe Layer
US9012964B2 (en) * 2013-08-09 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Modulating germanium percentage in MOS devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6358806B1 (en) * 2001-06-29 2002-03-19 Lsi Logic Corporation Silicon carbide CMOS channel
CN101425534A (zh) * 2007-10-31 2009-05-06 周星工程股份有限公司 晶体管及其制造方法

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