CN103700626B - 一种阵列基板的制作方法、阵列基板和显示装置 - Google Patents

一种阵列基板的制作方法、阵列基板和显示装置 Download PDF

Info

Publication number
CN103700626B
CN103700626B CN201310727100.XA CN201310727100A CN103700626B CN 103700626 B CN103700626 B CN 103700626B CN 201310727100 A CN201310727100 A CN 201310727100A CN 103700626 B CN103700626 B CN 103700626B
Authority
CN
China
Prior art keywords
semiconductor layer
source
thin film
grid
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310727100.XA
Other languages
English (en)
Other versions
CN103700626A (zh
Inventor
田肖雄
张卓
邓伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201310727100.XA priority Critical patent/CN103700626B/zh
Publication of CN103700626A publication Critical patent/CN103700626A/zh
Priority to US14/416,032 priority patent/US9780120B2/en
Priority to PCT/CN2014/078921 priority patent/WO2015096395A1/zh
Application granted granted Critical
Publication of CN103700626B publication Critical patent/CN103700626B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01Manufacture or treatment
    • H10D86/021Manufacture or treatment of multiple TFTs
    • H10D86/0221Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01Manufacture or treatment
    • H10D86/021Manufacture or treatment of multiple TFTs
    • H10D86/0231Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441Interconnections, e.g. scanning lines
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明提供了一种阵列基板的制作方法、阵列基板及显示装置,所述方法包括:在衬底基板的第一面形成栅线、栅极和覆盖栅线和栅极的栅绝缘层;在栅绝缘层上形成半导体薄膜;利用所述栅极和栅线作为掩膜对所述半导体薄膜进行构图,形成位于所述栅线和栅极所在区域内部的源半导体层;利用所述源半导体层制作目标半导体层。本发明能够避免有源层错位,进而避免由于有源层错位所导致的显示器亮度不均匀的问题。

Description

一种阵列基板的制作方法、阵列基板和显示装置
技术领域
本发明涉及液晶领域,尤其涉及一种阵列基板的制作方法、阵列基板及显示装置。
背景技术
阵列基板是薄膜晶体管液晶显示器(TFT LCD)的主要组成之一。薄膜晶体管(TFT)的阵列基板的在制备时,首先要形成栅线、栅极和覆盖栅线和栅极的栅绝缘层,进一步,在栅绝缘层上形成有源层。
在形成有源层时,需要在栅绝缘层上先涂覆了用于制造有源层的半导体薄膜,在半导体薄膜上涂布光刻胶,再通过掩膜版从正面照射光刻胶,进而通过刻蚀和显影等工艺过程来形成所述有源层。
但是上述的技术方案中,不可避免的会存在掩膜版对位不准的问题,导致制造的有源层错位。进一步地,有源层的错位会使得背光源有部分光线照射到有源层上,产生漏电流,最终导致用阵列基板制造得到的显示器亮度不均匀。
发明内容
本发明的目的是提供了一种阵列基板的制作方法、阵列基板及显示装置,避免有源层错位,进而避免由于有源层错位所导致的显示器亮度不均匀的问题。
为了实现上述目的,本发明实施例提供了一种阵列基板的制作方法,所述方法包括:
在衬底基板的第一面形成栅线、栅极和覆盖栅线和栅极的栅绝缘层;
在栅绝缘层上形成半导体薄膜;
利用所述栅极和栅线作为掩膜对所述半导体薄膜进行构图,形成位于所述栅线和栅极所在区域内部的源半导体层;
利用所述源半导体层制作目标半导体层。
上述的阵列基板的制作方法,其中,利用所述栅极和栅线作为掩膜对所述半导体薄膜进行构图,形成位于所述栅线和栅极所在区域内部的源半导体层具体为:
在包括所述半导体薄膜的基板上形成正性光刻胶薄膜;
从所述基板的与第一面相对的第二面对所述正性光刻胶薄膜进行曝光处理;
对曝光后的正性光刻胶薄膜进行显影,去除位于栅线和栅极所在区域之外的被曝光的正性光刻胶,以暴露位于栅线和栅极所在区域外的半导体薄膜;
去除暴露出的位于栅线和栅极所在区域外的半导体薄膜,得到所述源半导体层。
上述的阵列基板的制作方法,其中,利用所述源半导体层制作目标半导体层的步骤在形成源漏电极薄膜之前,通过一次构图工艺完成。
上述的阵列基板的制作方法,其中,所述利用所述源半导体层制作目标半导体层的步骤具体包括:
在所述源半导体层上形成正性光刻胶薄膜;
对所述正性光刻胶薄膜进行曝光处理;
对曝光后的正性光刻胶薄膜进行显影,去除位于预定形成薄膜晶体管和数据线的区域之外的被曝光的正性光刻胶,以暴露位于预定形成薄膜晶体管和数据线的区域之外的源半导体层;
去除暴露出的位于预定形成薄膜晶体管和数据线的区域之外的源半导体层,得到所述目标半导体层。
上述的阵列基板的制作方法,其中,利用所述源半导体层制作目标半导体层的步骤和制作数据线以及薄膜晶体管的源、漏电极一起完成。
上述的阵列基板的制作方法,其中,制作目标半导体层和制作薄膜晶体管的源、漏电极通过半掩膜工艺一次构图形成。
上述的阵列基板的制作方法,其中,所述利用所述源半导体层制作目标半导体层的步骤具体包括:
在所述源半导体层之上形成源漏电极薄膜;
去除预定形成薄膜晶体管和数据线的区域之外的源漏电极薄膜和预定形成薄膜晶体管和数据线的区域之外的源半导体层;
对保留在预定形成薄膜晶体管的区域内的源漏电极薄膜进行刻蚀处理,形成源、漏电极。
为了实现上述目的,本发明实施例还提供了一种使用上述任意一项制作的阵列基板。
为了实现上述目的,本发明实施例还提供了一种显示装置,包括上述的阵列基板。
本发明实施例利用所述栅极和栅线作为掩膜对用于制作有源层的半导体薄膜进行构图。首先形成位于所述栅线和栅极所在区域内部的源半导体层,源半导体层是从相对于形成栅极的第一面的第二面进行曝光得到,得到的源半导体层位于栅线和栅极所在区域的内部。那么利用该源半导体层制作的目标半导体层也必然位于栅线和栅极所在区域的内部。本发明实施例通过上述方式避免有源层错位,进一步地避免由于有源层错位而导致的显示器亮度不均匀的问题。
附图说明
图1为本发明实施例提供的阵列基板制作方法的流程示意图;
图2为本发明实施例提供的源半导体薄膜的结构示意图;
图3为本发明实施例提供的将数据线布置在源半导体薄膜上的示意图;
图4为本发明实施例提供的一种形成目标半导体薄膜的示意图;
图5为本发明实施例提供的另一种形成目标半导体薄膜的示意图;
其中,主要组件符号说明:
1:栅极、11:栅线、12:数据线、13:预定形成薄膜晶体管的区域。
具体实施方式
为使本发明实施例要解决的技术问题、技术方案和优点更加清楚,下面将结合附图及具体实施例进行详细描述。
本发明实施例提供了一种阵列基板的制作方法,所述方法如图1所示,包括:
步骤101,在衬底基板的第一面形成栅线、栅极和覆盖栅线和栅极的栅绝缘层;
步骤102,在栅绝缘层上形成半导体薄膜;
步骤103,利用所述栅极和栅线作为掩膜对所述半导体薄膜进行构图,形成位于所述栅线和栅极所在区域内部的源半导体层;
步骤104,利用所述源半导体层制作目标半导体层。
在形成半导体薄膜后,按照现有技术的方法,是在涂布光刻胶之后,通过掩膜版从正面照射光刻胶,进而通过显影和刻蚀等工艺过程来制作有源层。然而现有技术的方案中,不可避免的存在掩膜版的对位不准的问题,因此会导致最终制作的有源层错位。
只有当有源层位于栅极和栅线所在区域内部时,才能利用栅极和栅线的不透光特性来阻挡背光照射到有源层上。而本发明的具体实施例中,在制作过程中直接利用栅线和栅极的不透光特性,将栅线和栅极作为掩膜板的不透光部来遮挡光线,进而使得最终显影、刻蚀之后得到的源半导体层位于栅线和栅极所在区域的内部。因此利用该源半导体层制作的目标半导体层也必然位于栅线和栅极所在区域的内部。
而制作的目标半导体层位于栅线和栅极所在区域内部必然会带来如下的有益效果:
避免了有源层的制作过程中,由于掩膜版的对位不准导致的有源层错位的问题;
利用栅极和栅线的不透光特性,直接将栅线和栅极作为掩膜板的不透光部来遮挡光线,节省了阵列基板制作过程中掩膜工艺的成本;
进一步地,避免了由于有源层错位导致背光源有部分光线照射到有源层上,产生漏电流,最终避免用阵列基板制造得到的显示器亮度不均匀的问题。
上述的阵列基板的制作方法中,步骤101中的栅线和栅极的形成,可以采用任何可以通过一次构图工艺实现的现有技术来实现。例如,利用普通掩摸工艺实现,借助普通掩膜版对基板上的栅极金属薄膜进行图案化,以形成的图案化的包括栅极和栅线的图形。具体地,包括:在衬底基板上形成栅金属薄膜,利用普通掩摸板进行曝光、显影和刻蚀,得到包括栅极和栅线的图形。
另外,在涂覆用于制造有源层的半导体薄膜前,还需要进一步形成覆盖栅线和栅极的栅绝缘层。其中,形成栅极绝缘层的工艺可以为化学气相沉积工艺,也可以是本领域技术人员所知的其它工艺,在此不一一列举。
然后,在栅绝缘层上形成半导体薄膜,形成工艺为化学气相沉积工艺,也可以是本领域技术人员所知的其它工艺。
在本发明具体实施例中,首先要形成位于栅线和栅极所在区域内部的源半导体层,形成上述的半导体层可以通过以下方式来实现:
在包括所述半导体薄膜的基板上形成正性光刻胶薄膜;
从所述基板的与第一面相对的第二面对所述正性光刻胶薄膜进行曝光处理;
对曝光后的正性光刻胶薄膜进行显影,去除位于栅线和栅极所在区域之外的被曝光的正性光刻胶,以暴露位于栅线和栅极所在区域外的半导体薄膜;
去除暴露出的位于栅线和栅极所在区域外的半导体薄膜,得到所述源半导体层。
本发明实施例中,综合利用正性光刻胶和栅极/栅线的不透光性,从所述基板的与第一面相对的第二面对光刻胶薄膜进行曝光。因此显影后,位于栅线11和栅极1所在区域之外的被曝光的正性光刻胶能够被去除,也就使得位于栅线11和栅极1所在区域外的半导体薄膜会暴露出来。最后去除暴露出的位于栅线和栅极所在区域外的半导体薄膜,就得到所述源半导体层。
通过上述过程形成的源半导体薄膜如图2所示,可以看出以栅极和栅线作为掩膜对所述半导体薄膜进行构图,得到的源半导体薄膜的其中一部分与栅极和栅线的形状相同。
在此步骤中,由于曝光时是从所述基板的与第一面相对的第二面进行的,相当于利用栅极作为掩膜制作源半导体层,因此,形成的源半导体层位于栅线和栅极所在区域的内部。
应当注意地是,在形成了所述源半导体层后,由于形成的源半导体层是连续的,当图3所示的栅线11被施加高电平时,位于栅线上方的源半导体层就会导通,进而导致所有的数据线被短路。
因此,在形成上述的源半导体层之后,还需要对其进行“修饰”,得到如图4所示的目标半导体层13(图4中仅仅是示意,本发明具体实施例并不局限于图4所示的目标半导体层形状)。
综上所述,在本发明实施例中,还需要根据源半导体层继续制作目标半导体层,使得目标半导体层只覆盖预定形成薄膜晶体管的区域内,其具体的实现方式多种多样,在此仅仅结合两种实现方式说明如下。
<方式一>
在方式一中,利用所述源半导体层制作目标半导体层的步骤在形成源漏电极薄膜之前,通过一次构图工艺完成。
优选地,包括:
在所述源半导体层上形成正性光刻胶薄膜;
对所述正性光刻胶薄膜进行曝光处理;
对曝光后的正性光刻胶薄膜进行显影,去除位于预定形成薄膜晶体管和数据线的区域之外的被曝光的正性光刻胶,以暴露位于预定形成薄膜晶体管和数据线的区域之外的源半导体层;
去除暴露出的位于预定形成薄膜晶体管和数据线的区域之外的源半导体层,得到所述目标半导体层。
在源半导体薄膜上涂布正性光刻胶薄膜,显影后,去除掉位于预定形成薄膜晶体管和数据线12的区域之外的被曝光的正性光刻胶,以暴露位于预定形成薄膜晶体管和数据线12的区域之外的源半导体层,如图4所示,去除掉图中用圆点标识的位置所对应的源半导体层,得到目标半导体层13。
在得到目标半导体层后,就可以在目标半导体层上继续形成源漏电极,绝缘层、像素电极过孔和像素电极,最终完成整个阵列基板的制作,其中在对S/D层进行刻蚀形成源漏电极之间的沟道时,如果用于制作有源层的半导体薄膜由本征半导体薄膜和掺杂半导体薄膜构成时,还需要进一步刻蚀掉沟道区域内的掺杂半导体层,源漏电极,绝缘层、像素电极过孔和像素电极的制作过程与现有技术的实现过程相同。
在本发明实施例提供的方法中,根据位于栅线和栅极所在区域内部的源半导体层,通过一次构图工艺形成只覆盖了预定形成薄膜晶体管区域内的目标半导体薄膜,避免了最终制备的显示器无法正常显示的问题。
但是,采用上述方式完成阵列基板的制作时,需要对有源层单独使用了一次掩膜工艺(对应于目标半导体层形成的过程),增加了掩膜工艺的成本。在本发明实施例中还提供另一种实现方式,将根据源半导体层形成目标半导体层与后续制作源、漏电极的步骤合并在一起,减少掩膜工艺的成本,具体说明如下。
<方式二>
利用所述源半导体层制作目标半导体层的步骤和制作数据线以及薄膜晶体管的源、漏电极一起完成。
将目标半导体层与源漏电极同时形成,简化制作流程。其中,优选地,制作目标半导体层和制作薄膜晶体管的源、漏电极通过半掩膜工艺一次构图形成。
具体包括:
在所述源半导体层之上形成源漏电极薄膜;
去除预定形成薄膜晶体管和数据线的区域之外的源漏电极薄膜和预定形成薄膜晶体管和数据线的区域之外的源半导体层;
对保留在预定形成薄膜晶体管的区域内的源漏电极薄膜进行刻蚀处理,形成源、漏电极。
半掩膜工艺可以在刻蚀过程中对不同部位进行不同厚度的刻蚀,如图5所示,源半导体薄膜需要刻蚀掉A区域、C区域以及D区域中预定形成数据线之外的区域。源漏电极薄膜同样需要去除预定形成薄膜晶体管和数据线的区域之外的薄膜。
对保留在预定形成薄膜晶体管的区域内的源漏电极薄膜,即B内区域的源漏电极薄膜进行刻蚀,形成源漏电极间的沟道区域。当然,如果用于制作有源层的半导体薄膜由本征半导体薄膜和掺杂半导体薄膜构成时,还需要进一步刻蚀掉对应于沟道区域内的掺杂半导体层。
通过上述过程,将制作目标半导体层和制作薄膜晶体管的源、漏电极通过半掩膜工艺一次构图形成,在实现本发明目的的同时相比方法一节省了阵列基板的成本。
下面基于阵列制造工艺,对本发明实施例提供的制作阵列基板的整体过程进行详细说明。
步骤A,在基板上制作公共电极。
可以通过现有的掩膜工艺,在玻璃基板上完成公共电极的制作。
步骤B,在基板的第一面形成栅线、栅极和覆盖栅线和栅极的栅绝缘层。
栅线和栅极的形成,可以采用任何可以通过一次构图工艺实现的现有技术来实现。例如,利用普通掩摸工艺实现,借助普通掩膜版对基板上的栅极金属薄膜进行图案化,以形成的图案化的包括栅极和栅线的图形。具体地,包括:在基板上沉积栅金属薄膜,利用普通掩摸板进行曝光、显影和刻蚀,得到包括栅极和栅线的图形。
另外,在涂覆用于制造有源层的半导体薄膜前,还需要进一步形成覆盖栅线和栅极的栅绝缘层。其中,形成栅极绝缘层的工艺可以为化学气相沉积工艺,也可以是本领域技术人员所知的其它工艺,在此不一一列举。
步骤C,形成有源层和源、漏电极,具体包括:
步骤C1,在栅绝缘层上形成半导体薄膜。
形成工艺为化学气相沉积工艺,也可以是本领域技术人员所知的其它工艺。
步骤C2,利用所述栅极和栅线作为掩膜对所述半导体薄膜进行构图,形成位于所述栅线和栅极所在区域内部的源半导体层,具体包括:
在包括所述半导体薄膜的基板上形成正性光刻胶薄膜;
从所述基板的与第一面相对的第二面对所述正性光刻胶薄膜进行曝光处理;
对曝光后的正性光刻胶薄膜进行显影,去除位于栅线和栅极所在区域之外的被曝光的正性光刻胶,以暴露位于栅线和栅极所在区域外的半导体薄膜;
去除暴露出的位于栅线和栅极所在区域外的半导体薄膜,得到所述源半导体层。
步骤C3,利用所述源半导体层制作目标半导体层,具体包括:
在所述源半导体层上形成正性光刻胶薄膜;
对所述正性光刻胶薄膜进行曝光处理;
对曝光后的正性光刻胶薄膜进行显影,去除位于预定形成薄膜晶体管和数据线的区域之外的被曝光的正性光刻胶,以暴露位于预定形成薄膜晶体管和数据线的区域之外的源半导体层;
去除暴露出的位于预定形成薄膜晶体管和数据线的区域之外的源半导体层,得到所述目标半导体层。
步骤C4,形成源、漏电极。
涂布用于制作源漏电极的金属薄膜,再涂布光刻胶,通过双色调掩膜版进行曝光、显影,去除需要形成源漏电极间沟道区域的光刻胶,刻蚀掉沟道区域的金属薄膜,形成源、漏电极。其中如果用于制作有源层的半导体薄膜由本征半导体薄膜和掺杂半导体薄膜构成时,还需要进一步刻蚀掉沟道区域内的掺杂半导体层。
当然,为了简化制作流程,本发明实施例还可以将步骤C3和C4进行合并,通过一次构图工艺一起完成,具体为:
在所述源半导体层之上形成源漏电极薄膜;
去除预定形成薄膜晶体管和数据线的区域之外的源漏电极薄膜和预定形成薄膜晶体管和数据线的区域之外的源半导体层;
对保留在预定形成薄膜晶体管的区域内的源漏电极薄膜进行刻蚀处理,形成源、漏电极。
半掩膜工艺可以在刻蚀过程中对不同部位进行不同厚度的刻蚀,对于预定形成薄膜晶体管和数据线之外的区域,刻蚀的厚度要保证能够同时刻蚀掉源漏电极薄膜和源半导体层,对于预定形成薄膜晶体管内的区域,刻蚀的厚度只需要保证能够刻蚀掉源漏电极薄膜,形成源漏电极间的沟道区域即可,当然,如果用于制作有源层的半导体薄膜由本征半导体薄膜和掺杂半导体薄膜构成时,刻蚀的厚度还需要进一步保证能够刻蚀掉沟道区域内的掺杂半导体层,形成目标半导体层。
步骤D,形成像素电极过孔。
在完成步骤C的基板上形成绝缘层,具体地,绝缘层的形成工艺可以为化学气相沉积工艺,或是本领域技术人员所知的其它工艺。
然后,同样可以利用涂布光刻胶,通过双色调掩膜版进行曝光、显影,去除需要形成像素电极层过孔区域的光刻胶,形成像素电极过孔。
步骤E,形成像素电极。
在所述绝缘层上及所述像素电极过孔中形成像素电极薄膜(比如氧化铟锡薄膜等);利用普通掩膜版对所述像素电极薄膜进行图案化,以形成包括像素电极薄膜的图形。
具体地,像素电极薄膜的形成工艺可以为溅射工艺,或是本领域技术人员所知的其它工艺。
借助该普通掩膜版对形成在氧化铟锡薄膜上的光刻胶层进行曝光、显影后,需要保留的像素电极薄膜上覆盖有光刻胶,而不需要保留的像素电极薄膜上的光刻胶被去除,通过刻蚀步骤,将不需要的氧化铟锡薄膜刻蚀掉,剩余的像素电极薄膜即为所需的图案化的像素电极薄膜。
本发明实施例利用所述栅极和栅线作为掩膜对用于制作有源层的半导体薄膜进行构图,首先形成位于所述栅线和栅极所在区域内部的源半导体层,进一步地利用所述源半导体层制作只覆盖预定形成薄膜晶体管和数据线区域的目标半导体层。避免了有源层的制作过程中,由于掩膜版的对位不准导致的有源层错位的问题;同时利用栅极和栅线的不透光特性,直接将栅线和栅极作为掩膜板的不透光部来遮挡光线,节省了阵列基板制作过程中掩膜工艺的成本;进一步地,避免了由于有源层错位导致背光源有部分光线照射到有源层上,产生漏电流,最终避免用阵列基板制造得到的显示器亮度不均匀的问题。
本发明实施例还提供了一种使用上述任意一项制作的阵列基板。
本发明实施例还提供了一种显示装置,包括上述的阵列基板。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种阵列基板的制作方法,其特征在于,所述方法包括:
在衬底基板的第一面形成栅线、栅极和覆盖栅线和栅极的栅绝缘层;
在栅绝缘层上形成半导体薄膜;
利用所述栅极和栅线作为掩膜对所述半导体薄膜进行构图,形成位于所述栅线和栅极所在区域内部的源半导体层;
利用所述源半导体层制作目标半导体层;
所述利用所述栅极和栅线作为掩膜对所述半导体薄膜进行构图,形成位于所述栅线和栅极所在区域内部的源半导体层具体为:
在包括所述半导体薄膜的基板上形成正性光刻胶薄膜;
从所述基板的与第一面相对的第二面对所述正性光刻胶薄膜进行曝光处理;
对曝光后的正性光刻胶薄膜进行显影,去除位于栅线和栅极所在区域之外的被曝光的正性光刻胶,以暴露位于栅线和栅极所在区域外的半导体薄膜;
去除暴露出的位于栅线和栅极所在区域外的半导体薄膜,得到所述源半导体层。
2.如权利要求1所述的阵列基板的制作方法,其特征在于,利用所述源半导体层制作目标半导体层的步骤在形成源漏电极薄膜之前,通过一次构图工艺完成。
3.如权利要求2所述的阵列基板的制作方法,其特征在于,所述利用所述源半导体层制作目标半导体层的步骤具体包括:
在所述源半导体层上形成正性光刻胶薄膜;
对所述正性光刻胶薄膜进行曝光处理;
对曝光后的正性光刻胶薄膜进行显影,去除位于预定形成薄膜晶体管和数据线的区域之外的被曝光的正性光刻胶,以暴露位于预定形成薄膜晶体管和数据线的区域之外的源半导体层;
去除暴露出的位于预定形成薄膜晶体管和数据线的区域之外的源半导体层,得到所述目标半导体层。
4.如权利要求1所述的阵列基板的制作方法,其特征在于,利用所述源半导体层制作目标半导体层的步骤和制作数据线以及薄膜晶体管的源、漏电极一起完成。
5.如权利要求4所述的阵列基板的制作方法,其特征在于,制作目标半导体层和制作薄膜晶体管的源、漏电极通过半掩膜工艺一次构图形成。
6.如权利要求5所述的阵列基板的制作方法,其特征在于,所述利用所述源半导体层制作目标半导体层的步骤具体包括:
在所述源半导体层之上形成源漏电极薄膜;
去除预定形成薄膜晶体管和数据线的区域之外的源漏电极薄膜和预定形成薄膜晶体管和数据线的区域之外的源半导体层;
对保留在预定形成薄膜晶体管的区域内的源漏电极薄膜进行刻蚀处理,形成源、漏电极。
7.一种使用权利要求1-6中任意一项所述的阵列基板的制作方法制作的阵列基板。
8.一种显示装置,包括权利要求7所述的阵列基板。
CN201310727100.XA 2013-12-25 2013-12-25 一种阵列基板的制作方法、阵列基板和显示装置 Active CN103700626B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310727100.XA CN103700626B (zh) 2013-12-25 2013-12-25 一种阵列基板的制作方法、阵列基板和显示装置
US14/416,032 US9780120B2 (en) 2013-12-25 2014-05-30 Method for manufacturing array substrate, array substrate thereof and display device
PCT/CN2014/078921 WO2015096395A1 (zh) 2013-12-25 2014-05-30 一种阵列基板的制作方法、阵列基板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310727100.XA CN103700626B (zh) 2013-12-25 2013-12-25 一种阵列基板的制作方法、阵列基板和显示装置

Publications (2)

Publication Number Publication Date
CN103700626A CN103700626A (zh) 2014-04-02
CN103700626B true CN103700626B (zh) 2017-02-15

Family

ID=50362112

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310727100.XA Active CN103700626B (zh) 2013-12-25 2013-12-25 一种阵列基板的制作方法、阵列基板和显示装置

Country Status (3)

Country Link
US (1) US9780120B2 (zh)
CN (1) CN103700626B (zh)
WO (1) WO2015096395A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103700626B (zh) * 2013-12-25 2017-02-15 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板和显示装置
CN106206428A (zh) * 2016-09-05 2016-12-07 上海天马微电子有限公司 阵列基板及其制作方法、显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211930A (zh) * 2006-12-29 2008-07-02 Lg.菲利浦Lcd株式会社 薄膜晶体管阵列基板及其制造方法
CN102405517A (zh) * 2009-04-21 2012-04-04 希百特股份有限公司 双重自对准金属氧化物tft
CN102723269A (zh) * 2012-06-21 2012-10-10 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1139837C (zh) * 1998-10-01 2004-02-25 三星电子株式会社 液晶显示器用薄膜晶体管阵列基板及其制造方法
US7279370B2 (en) * 2003-10-11 2007-10-09 Lg.Philips Lcd Co., Ltd. Thin film transistor array substrate and method of fabricating the same
KR100560398B1 (ko) * 2003-10-30 2006-03-14 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판의 제조방법
KR100675639B1 (ko) * 2004-08-30 2007-02-02 엘지.필립스 엘시디 주식회사 유기 박막트랜지스터 및 액정표시소자의 제조방법
KR101107682B1 (ko) * 2004-12-31 2012-01-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
CN100514610C (zh) * 2006-10-27 2009-07-15 中华映管股份有限公司 薄膜晶体管阵列基板及其制作方法
KR20090072546A (ko) * 2007-12-28 2009-07-02 삼성전자주식회사 포토레지스트 제거용 조성물 및 이를 이용한 어레이 기판의제조 방법
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101425064B1 (ko) * 2011-06-09 2014-08-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
CN103700626B (zh) * 2013-12-25 2017-02-15 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板和显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211930A (zh) * 2006-12-29 2008-07-02 Lg.菲利浦Lcd株式会社 薄膜晶体管阵列基板及其制造方法
CN102405517A (zh) * 2009-04-21 2012-04-04 希百特股份有限公司 双重自对准金属氧化物tft
CN102723269A (zh) * 2012-06-21 2012-10-10 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Also Published As

Publication number Publication date
US9780120B2 (en) 2017-10-03
WO2015096395A1 (zh) 2015-07-02
US20160141306A1 (en) 2016-05-19
CN103700626A (zh) 2014-04-02

Similar Documents

Publication Publication Date Title
CN101526707B (zh) Tft-lcd阵列基板制造方法
CN101957529B (zh) Ffs型tft-lcd阵列基板及其制造方法
CN104062794B (zh) 掩膜板以及紫外线掩膜板、阵列基板的制造方法
CN103762199B (zh) 一种液晶显示器的阵列基板的制造方法
CN102881571B (zh) 有源层离子注入方法及薄膜晶体管有源层离子注入方法
CN102738007B (zh) 一种薄膜晶体管的制造方法及阵列基板的制造方法
CN102651342B (zh) 阵列基板及其制造方法
CN104078470B (zh) 阵列基板及其制作方法、显示装置
CN103500730B (zh) 一种阵列基板及其制作方法、显示装置
CN105448823A (zh) 氧化物薄膜晶体管阵列基板及制作方法与液晶显示面板
CN103325732A (zh) 一种coa基板及其制造方法、显示装置
CN102779783B (zh) 一种像素结构及其制造方法、显示装置
WO2017133145A1 (zh) 金属氧化物薄膜晶体管及其制造方法
CN102651322A (zh) 一种薄膜晶体管及其制造方法、阵列基板、显示器件
CN106024813A (zh) 一种低温多晶硅tft阵列基板的制作方法及相应装置
US20140206139A1 (en) Methods for fabricating a thin film transistor and an array substrate
CN102723309A (zh) 一种阵列基板及其制造方法和显示装置
JP2016533530A (ja) Tft−lcdアレイ基板の製造方法、液晶パネル、液晶表示装置。
CN102629590B (zh) 一种薄膜晶体管阵列基板及其制作方法
CN108231553A (zh) 薄膜晶体管的制作方法及阵列基板的制作方法
CN104576526B (zh) 一种阵列基板及其制备方法和显示装置
CN107706115A (zh) 一种薄膜晶体管及其制作方法
CN103700626B (zh) 一种阵列基板的制作方法、阵列基板和显示装置
CN106226965B (zh) 一种基于igzo-tft的boa液晶面板的结构及制作方法
WO2019200834A1 (zh) Tft阵列基板的制作方法及tft阵列基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant