CN102403018A - 内容可寻址存储器存储单元匹配检测方法和电路 - Google Patents

Abstract

本发明涉及内容可寻址存储器存储单元匹配检测方法和电路。本发明通过对第一匹配信号线的充电电路、对第二匹配信号线的反馈控制电路进行充电或控制充电；或非存储单元内容匹配，匹配信号线之间存在电压差则输出匹配信号；或非存储单元内容不匹配，匹配信号线之间不存在电压差则不输出匹配信号。本发明简单可靠；与传统的存储单元匹配检测方法相比，减少额外的偏置电压和偏置电流，进一步降低功耗。

Description

内容可寻址存储器存储单元匹配检测方法和电路

技术领域

本发明涉及内容可寻址存储器，尤其涉及内容可寻址存储器存储单元匹配检测方法和电路。

背景技术

内容可寻址存储器(Content-Addressable Memory，CAM)是一种用于特定高速搜索应用的内容寻址存储器。其工作原理为：当用户提供一个数据时，CAM会遍历整个存储空间，搜索该数据是否存在于存储器中，如果存在，CAM会返回一个或多个命中数据存在的地址。CAM作为一种特殊存储器，会在单次运算中搜索整个存储器。因此，在搜索应用中，CAM比普通存储器快很多。CAM的快速搜索特性使得CAM特别适用于网络设备、中央处理器、以及视频硬编解码等应用中。

传统的内容可寻址存储器的存储单元结构根据匹配类型的异同分为与非型存储单元和或非型存储单元。图1是传统9T(Transistor，晶体管)结构的与非型存储单元。与非型存储单元匹配信号线(Match Line)通过与临近的存储单元相互连接形成整体的匹配线。即晶体管T1的源极与前一存储单元的漏极连接，T1的漏极与后一存储单元的源极连接。与非型存储单元的结构决定了所搜索的内容只要有一处与存储内容不匹配，则整条匹配信号线将不会放电。与非型存储单元的缺点是，若内容全部匹配时，匹配信号线通过级联的晶体管T1进行放电，而当存储内容较多时放电速度将会非常的慢。

图2是或非型存储单元，通过连接不同存储单元中开路的漏极形成整体的匹配信号线。采用并联的方式，避免与非型存储单元内部晶体管的级联，使得或非型存储单元非常适用于高速结构当中。如果搜索内容中的某一位和存储单元中的内容不匹配，或非型存储单元的匹配信号线便开始放电。当且仅当所寻找内容匹配时，匹配信号线才不会放电。或非型的存储单元的放电速度较快，但由于频繁放电和充电，使得内容可寻址存储器的功率消耗很大。

为了降低或非型存储单元匹配信号线的功耗问题，目前出现了多种检测方法。图3是电流竞赛检测原理图。如图3所示，基于电流竞赛的检测方法需要一组虚拟匹配信号线(Dummy ML)做对比信号。该DML始终处于匹配的状态。该方法在进行匹配信号线状态检测的时候，首先匹配信号线复位信号(MLrst)有效，将匹配信号线(ML)初始化到低电平；然后匹配线使能信号(MLen)由低变高，开启匹配信号线的充电路径。当DML充电到敏感放大器(SA)的阀值后，产生匹配信号线关断信号(MLoff)，该关断信号将关断所有匹配信号线的充电路径。只有匹配的匹配信号线在该充电时间内才会使得敏感放大器(SA)产生输出信号(MLout)，一旦有不匹配的匹配信号线将不会充电超过敏感放大器(SA)的阀值。该方法通过减少匹配信号线的充电摆幅降低了整体匹配信号线的功耗。

图4是节省电流检测原理图。该方案类似电流竞赛检测方法，同样利用虚拟匹配信号线(DML)和敏感放大器(SA)的阀值电压控制匹配信号线的充电时间，降低整体功耗，该方案的不同之处在于，通过电流节省技术在匹配信号线有丢失的情况下将减小匹配线的充电电流，从而进一步降低整体功耗。

图5是正反馈式检测原理图。该方案类似节省电流的匹配线检测方法，利用正反馈降低在丢失匹配状态下对匹配信号线的充电电流，降低整体功耗。

由上述传统3种方案可知，初始化对匹配信号线的放电仍旧浪费很大的功耗；采用电流节省技术和正反馈技术能够减少在内容不匹配状态下对匹配信号线的充电电流，但需要额外的偏置电压和在控制支路上消耗额外的静态电流为代价。因此，如何更进一步降低或非存储单元匹配信号线的功耗是目前有待解决的重要问题。

发明内容

本发明提供了一种能解决以上问题的内容可寻址存储器存储单元匹配检测方法和电路。

在第一方面，本发明提供了一种内容可寻址存储器存储单元匹配检测方法，其中若干或非存储单元并联形成第一匹配信号线(MLA)和第二匹配信号线(MLB)，所述方法包括：对所述第一匹配信号线充电的充电电路、连接在所述第二匹配线的反馈控制电路；所述若干或非存储单元内容均匹配时，所述第一匹配信号线和所述第二匹配信号线之间存在电压差足以导致输出匹配信号；所述若干或非存储单元中至少一个内容不匹配时，所述第一匹配信号线通过所述内容不匹配的或非存储单元对所述第二匹配信号线充电，并促使所述反馈控制电路关断所述充电电路，由此所述第一匹配信号线和所述第二匹配信号线之间的电压差不足以输出匹配信号。

在第二方面，本发明提供了一种内容可寻址存储器存储单元匹配检测电路，包括预充电电路、充电电路、反馈控制电路、均衡电路和若干或非存储单元，所述预充电电路与所述充电电路以及反馈控制电路连接，由所述若干或非存储单元并联形成第一匹配信号线和第二匹配信号线，所述充电电路与所述第一匹配信号线连接，所述反馈控制电路与所述第二匹配信号线连接，所述均衡电路连接在所述第一匹配信号线和所述第二匹配信号线之间。

在第三方面，本发明提供了一种互补式内容可寻址存储器存储单元匹配检测方法，其中若干或非存储单元并联形成第一匹配信号线(MLA)和第二匹配信号线(MLB)，所述方法包括：连接在所述第一匹配信号线的反馈控制电路、对在第二匹配信号线放电的放电电路，所述若干或非存储单元内容均匹配时，所述第一匹配信号线和所述第二匹配信号线之间存在电压差足以导致输出匹配信号；所述若干或非存储单元中至少一个内容不匹配时，所述内容不匹配的或非存储单元通过所述放电电路放电，并促使所述反馈控制电路关断所述放电电路，由此所述第一匹配信号线和所述第二匹配信号线之间的电压差不足以输出匹配信号。

在第四方面，本发明提供了一种互补式内容可寻址存储器存储单元匹配检测电路，包括预放电电路、放电电路、反馈控制电路、均衡电路和若干或非存储单元，所述预放电电路与所述放电电路以及反馈控制电路连接，由所述若干或非存储单元并联形成的第一匹配信号线和第二匹配信号线，所述反馈控制电路与所述第一匹配信号线连接，所述放电电路与所述第二匹配信号线连接，所述均衡电路连接在所述第一匹配信号线和所述第二匹配信号线之间。

本发明利用动态控制匹配线的充电方法减少电流消耗，根据匹配线号线产生的电压差信号检测结果。本发明简单可靠；与传统的匹配信号线检测方法相比，降低电流消耗，减少额外的偏置电压和偏置电流。

附图说明

图1是传统结构与非型存储单元；

图2是或非型存储单元；

图3是电流竞赛检测原理图；

图4是节省电流检测原理图；

图5是正反馈式检测原理图；

图6是或非存储单元匹配检测电路框图；

图7是或非存储单元匹配检测电路原理图；

图8是或非存储单元匹配检测电路时序控制图；

图9是互补式或非存储单元匹配检测电路框图；

图10是互补式或非存储单元匹配检测电路原理图；

图11是互补式或非存储单元匹配检测电路时序控制图。

具体实施方式

下面将参照附图对本发明的具体实施例进行更详尽的说明，图6是本发明实施例或非存储单元匹配检测电路框图，图7是或非存储单元匹配检测电路原理图。如图6所示，或非存储单元匹配检测电路包括：预充电电路、充电电路、反馈控制电路、均衡电路、或非存储单元、敏感放大器(SA)、电源和地，其中，或非存储单元的数量大于1，第一匹配信号线MLA和第二匹配线信号MLB由若干个或非存储单元并联而成(以下简称匹配信号线MLA和匹配线信号MLB)。

如图7所示，该电路晶体管N1、N2、N3、N4、N5和或非存储单元内部均为NMOS晶体管；晶体管P1和P2为PMOS管。预充电电路包括第一P型晶体管P1。充电电路包括第二P型晶体管P2和第四N型晶体管N4，其功能是根据反馈控制电路的变化动态地控制对匹配信号线MLA的充电。反馈控制电路包括第二N型晶体管N2、第三N型晶体管N3和第一N型晶体管N1，其中，第二N型晶体管N2和第三N型晶体管N3构成电流镜，反馈控制电路的功能是根据匹配信号线MLB电压的变化反馈控制充电电路，同时也实现对匹配线MLB放电的功能。在本实施例中均衡电路第五N型包括晶体管N5，其功能是对匹配信号线MLA和匹配信号线MLB初始化。

预充电电路中第一P型晶体管P1的源极与充电电路中第二P型晶体管P2的源极连接在电源上，且第一P型晶体管P1的栅极由预充电信号PRE(以下简称PRE信号)控制，其漏极与第二N型晶体管N2的漏极连接于A点；第二P型晶体管P2的栅极由非评估信号NEVAL(以下简称NEVAL信号)控制，其漏极与充电电路中第四N型晶体管N4的漏极相连，第二N型晶体管N2和第四N型晶体管N4形成串联；第四N型晶体管N4的栅极连接于A点；匹配信号线MLA连接在第四N型晶体管N4的源极与均衡电路中第五N型晶体管N5的漏极之间；反馈控制电路中第三N型晶体管N 3的栅极与漏极均连接在匹配信号线MLB上；匹配信号线MLB一端与第二N型晶体管N2和第三N型晶体管N3的栅极相连，另一端与第五N型晶体管N5的源极相连，第五N型晶体管N5的栅极由复位信号RST(以下简称RET信号)控制；第二N型晶体管N2和第三N型晶体管N3栅极相连，且两晶体管源极相连作为电流镜的输出支路；反馈控制电路中第一N型晶体管N1的漏极与第二N型晶体管N2和第三N型晶体管N3的源极连接，且其栅极由评估信号EVAL(以下简称EVAL信号)控制；敏感放大器的正、负输入端分别连接在匹配信号线MLA和匹配信号线MLB上，敏感放大器的输出端为匹配信号线输出信号MLSO(以下简称MLSO信号)。

下面结合图8对图7的检测电路的工作过程做具体描述。图8是或非存储单元匹配检测电路时序控制图。

在首次进行比较匹配时，如图8所示，系统在时钟信号CLK下工作，RST信号高电平有效，将对匹配信号线MLA和匹配信号线MLB均衡。均衡后匹配信号线MLA和MLB为低电平。PRE信号为低电平有效，第一P型晶体管P1导通，A点首先预充电到电源电压。EVAL信号为低电平，NEval信号为高电平，使第二P型晶体管P2和第一N型晶体管N1为关断状态。

当EVAL信号跳变为高电平时，NEval信号为低电平，第二P型晶体管P2和第一N型晶体管N1为导通状态。由于节点A首先预充电到电源，此刻第四N型晶体管N4为导通状态，第二P型晶体管P2将通过第四N型晶体管N4对匹配线MLA充电。此时如果或非存储单元内容不匹配，则匹配信号线不匹配，匹配信号线MLB也将通过或非单元内部的放电路径充电，匹配信号线MLB电压升高。当匹配信号线MLB的电压超过第三N型晶体管N3的阀值后，第三N型晶体管N3和第二N型晶体管N2导通。由于第二N型晶体管N2的导通，节点A将通过反馈控制电路放电，使节点A的电压下降，导致第四N型晶体管N4被关断。此时，反馈控制电路将充电电路关断，充电电路不再继续对匹配信号线MLA充电，匹配信号线MLA电压不在继续上升，整个充电过程结束。

由于或非存储单元内容不匹配，使得匹配信号线MLA和匹配信号线MLB的电压基本保持一致，从而不会使敏感放大器SA翻转，不产生匹配MLSO信号。

倘若或非存储单元内容匹配，则匹配信号线MLB不会被或非单元内部放电路径充电，此时充电电路继续对匹配信号线MLA充电，使其电压上升，而匹配信号线MLB的电压保持不变，匹配信号线MLA与匹配信号线MLB之间的电压差会使敏感放大器SA翻转，产生匹配MLSO信号。

需要说明的是均衡电路也可由第六N型晶体管和第三P型晶体管组成的传输门来实现其功能，第六N型晶体管的漏极与第三P型晶体管的源极均连接在第一匹配信号线上，第六N型晶体管的源极与第三P型晶体管的漏极均连接在所述第二匹配信号线上，第六N型晶体管的栅极连接复位信号，第三P型晶体管的栅极连接非复位信号。

上文描述的是在首次进行比较匹配时，充电的方法与匹配比较方法，在后续的充电方法与匹配比较方法体现出节省功耗的特点。

具体地，第二次进行比较匹配时，系统在时钟信号下工作，RST信号高电平有效，将对匹配信号线MLA和匹配信号线MLB均衡。由于进行第一次比较匹配后匹配信号线的电压根据比较结果出现两种情况，或非存储单元内容匹配时匹配信号线电压不一致和或非存储单元内容不匹配时匹配信号线电压基本一致，在均衡过程中使两条匹配信号线电压基本保持一致，均衡后匹配信号线MLB的电压为稍高于第三N型晶体管N3的阀值电压。PRE信号为低电平有效，第一P型晶体管P1导通，节点A预充电到电源。EVAL信号为低电平，NEval信号为高电平，使得第二P型晶体管P2和第一N型晶体管N1为关断状态。

当EVAL信号跳变为高电平，NEval信号为低电平，第二P型晶体管P2和第一N型晶体管N1为导通状态。由于节点A预充电到电源，此刻第四N型晶体管N4为导通状态，第二P型晶体管P2将通过第四N型晶体管N4对匹配信号线MLA充电。由于均衡后匹配信号线MLB的电压稍高于第三N型晶体管N3的阀值电压，所以，匹配信号线MLB通过第三N型晶体管N3放电到第三N型晶体管N3的阀值电压，由于第三N型晶体管N3和第二N型晶体管N2导通，使节点A通过反馈控制电路放电，节点A电压下降，导致第四N型晶体管N4被关断，反馈控制电路将充电电路关断，充电电路不在继续对匹配信号线MLA充电，匹配信号线MLA电压不在继续上升，充电过程结束。

这样每次充电的过程仅有对节点A放电的时间(ΔT)，在这段时间内，如果或非存储单元内容匹配，则匹配信号线MLA会被充电ΔT时间，使得电压升高，而匹配信号线MLB通过反馈控制电路放电到第三N型晶体管N3的阀值电压，匹配信号线MLA与匹配信号线MLB产生的电压差使敏感放大器SA翻转；如果或非存储单元内容不匹配，则在ΔT时刻对匹配信号线MLA和匹配信号线MLB同时充电，且匹配信号线MLA和匹配信号线MLB也同时通过反馈控制电路放电，使电荷基本保持平衡，从而不会使敏感放大器SA翻转，不产生匹配MLSO信号。

由于ΔT时间存在极短，所以该方案能够有效地降低在或非存储单元内容不匹配和匹配情况下的电流消耗，而且也不需要额外的偏置电压和偏置电流，没有静态功耗，同时该方案的初始化和控制简单便于实现。

需要指出，除图7所示的构成电路原理图的晶体管，还可以采用其它类型的晶体管。

在互补式或非存储单元匹配检测电路中，如图9所示，该互补式检测电路包括：预放电电路、放电电路、反馈控制电路、均衡电路、或非存储单元、敏感放大器SA、电源和地，其中，或非存储单元的数量大于1，第一匹配信号线MLA和第二匹配信号线MLB由若干个或非存储单元并连而成(以下简称匹配信号线MLA和匹配线信号MLB)。

如图10所示，互补式或非存储单元匹配检测电路中晶体管P1、P2、P3、P4、P5和或非存储单元内部均为PMOS晶体管，晶体管N1和N2为NMOS晶体管。预放电电路包括第一N型晶体管N1；放电电路中包括第五P型晶体管P5和第二N型晶体管N2；反馈控制电路包括第二P型晶体管P2、第三P型晶体管P3和第四P型晶体管P4，第三P型晶体管P3和第四P型P4构成电流镜，其功能是根据放电电路中第五P型晶体管P5的导通状态控制放电电路，同时也实现对匹配线MLA充电功能；在本实施例中均衡电路包括第一P型晶体管P1，其功能是对匹配信号线MLA和匹配信号线MLB初始化。

反馈控制电路中第二P型晶体管P2的栅极由NEVAL信号控制，其源极与电源连接，第三P型晶体管P3和第四P型晶体管P4构成电流镜，第三P型晶体管P3和第四P型晶体管P4源极连接并与第二P型晶体管P2的漏极连接，第三P型晶体管P3的漏极与预放电电路中第一N型晶体管N1的漏极连接在节点A，第三P型晶体管P3和第四P型晶体管P4的栅极相连，匹配信号线MLA连接在第三P型晶体管P3和第四P型晶体管P4的栅极上，并作为敏感放大器SA正输入端，第四P型晶体管P4的漏极连接在匹配信号线MLA上；匹配信号线MLB一端连接在放电电路中第五P型晶体管P5的源极上，另一端作为敏感放大器的负输入端，敏感放大器输出端为MLSO信号；放电电路中第五P型晶体管P5的栅极连接在节点A，其漏极与第二N型晶体管N2的漏极连接；第二N型晶体管N2的栅极由EVAL信号控制，预放电电路中第一N型晶体管N1的栅极由预放电信号DIS(以下简称DIS信号)控制，第二N型晶体管N2的源极和预放电电路中第一N型晶体管N1的源极均连接地；均衡电路中第一P型晶体管P1的栅极连接RST信号，其源极和漏极分别连接在第一匹配信号线MLA和第二匹配信号线MLB上。

在进行比较匹配时，如图11所示，系统在时钟信号CLK下工作，RST信号低电平有效，将对匹配信号线MLA和匹配信号线MLB均衡，均衡后匹配线MLA和匹配线MLB电压保持一致，DIS信号为高电平有效，第一N型晶体管N1导通，节点A首先通过第一N型晶体管N1放电，被初始化到地，与节点A连接的第五P型晶体管P5处于导通状态。EVAL信号为低电平，NEval信号为高电平，使得第二N型晶体管N2和第二P型晶体管P2为关断状态。当EVAL信号跳变为高电平时，NEval信号为低电平，第二N型晶体管N2和第二P型晶体管P2为导通状态，由于第二P型晶体管P2导通，使得电流镜导通，节点A通过第三P型晶体管P3充电，使A点的电压上升，匹配信号线MLA通过反馈电路中电流镜充电。

在图10中可清楚地看到，匹配信号线MLB通过放电放电，由于在匹配检测初时，节点A被初始化到地，第五P型晶体管P5一直处于导通状态，而节点A又通过电流镜的第三P型晶体管P3充电，节点A电压从0开始上升，在节点A的电压从0升高到关断第五P型晶体管P5的时间里(ΔT)，如果或非存储单元内容匹配，则匹配信号线匹配，此时反馈控制电路中电流镜继续对匹配信号线MLA充电，使其电压上升，而匹配信号线MLB与放电电路构成通路，使其电压下降，匹配信号线MLA与匹配信号线MLB之间存在电压差，该电压差使得敏感放大器SA翻转，产生匹配MLSO信号。

在节点A的电压从0升高到关断第五P型晶体管P5的时间里(ΔT)，如果或非存储单元内容不匹配，则匹配信号线不匹配，或非存储单元将通过放电电路放电，使匹配信号线MLA和匹配信号线MLB电压下降，匹配信号线之间的电压基本保持一致，从而不会使敏感放大器SA反转，不产生匹配MLSO信号。

在节点A的电压升高到关断第五P型晶体管P5后，即反馈控制电路关断放电电路，放电电路不再与匹配信号线MLB构成通路，匹配信号线MLB处于保持状态，若或非存储单元内容匹配，则匹配信号线匹配，反馈控制电路中电流镜继续对匹配信号线MLA充电，使其电压上升，而匹配信号线MLB的电压保持，匹配线MLA与匹配线MLB之间存在电压差，该电压差使敏感放大器SA翻转，产生匹配MLSO信号输出。若或非存储单元内容不匹配，则匹配信号线不匹配，或非存储单元放电，使匹配信号线之间的电压基本保持一致，从而不会使敏感放大器SA翻转，不产生匹配MLSO信号。

需要说明的是均衡电路也可由第三N型晶体管和第六P型晶体管组成的传输门来实现其功能，第三N型晶体管的漏极与第六P型晶体管的源极均连接在第一匹配信号线上，第三N型晶体管的源极与第六P型晶体管的漏极均连接在第二匹配信号线上，第六P型晶体管的栅极连接复位信号，所述第三N型晶体管的栅极连接非复位信号。

本发明可以利用动态控制匹配信号线的充电方法，在匹配比较过程中减少电流消耗，利用ΔT时刻产生的电压差分信号检测结果。本发明简单可靠；与传统的匹配线检测方法相比，降低电流消耗，减少额外的偏置电压和偏置电流，可以应用在不同的或非结构匹配线的检测场合。

显而易见，在不偏离本发明的真实精神和范围的前提下，在此描述的本发明可以有许多变化。因此，所有对于本领域技术人员来说显而易见的改变，都应包括在本权利要求书所涵盖范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。

Claims (12)

1.内容可寻址存储器存储单元匹配检测方法，其中若干或非存储单元并联形成第一匹配信号线(MLA)和第二匹配信号线(MLB)，所述方法包括：对所述第一匹配信号线充电的充电电路、连接在所述第二匹配线的反馈控制电路；所述若干或非存储单元内容均匹配时，所述第一匹配信号线和所述第二匹配信号线之间存在电压差足以导致输出匹配信号；所述若干或非存储单元中至少一个内容不匹配时，所述第一匹配信号线通过所述内容不匹配的或非存储单元对所述第二匹配信号线充电，并促使所述反馈控制电路关断所述充电电路，由此所述第一匹配信号线和所述第二匹配信号线之间的电压差不足以输出匹配信号。

2.内容可寻址存储器存储单元匹配检测电路，包括预充电电路、充电电路、反馈控制电路、均衡电路和若干或非存储单元，所述预充电电路与所述充电电路以及反馈控制电路连接，由所述若干或非存储单元并联形成第一匹配信号线和第二匹配信号线，所述充电电路与所述第一匹配信号线连接，所述反馈控制电路与所述第二匹配信号线连接，所述均衡电路连接在所述第一匹配信号线和所述第二匹配信号线之间。

3.如权利要求2所述的检测电路，其特征在于，

所述预充电电路包括第一P型晶体管(P1)；

所述反馈控制电路包括第一N型晶体管(N1)、第二N型晶体管(N2)和第三N型晶体管(N3)；

所述第二N型晶体管(N2)与所述第三N型晶体管(N3)的栅极相连，所述第二N型晶体管(N2)与所述第三N型晶体管(N3)的源极均连接在所述第一N型晶体管(N1)的漏极上，所述第一N型晶体管(N1)的栅极连接评估信号，所述第一N型晶体管(N1)的源极连接地；

所述充电电路包括第二P型晶体管(P2)和第四N型晶体管(N4)；

所述第一P型晶体管(P1)的源极与所述第二P型晶体管(P2)的源极连接高电平，所述第一P型晶体管(P1)的栅极连接预充电信号，所述第一P型晶体管(P1)的漏极与所述第二N型晶体管(N2)的漏极连接在节点(A)；所述第二P型晶体管(P2)的栅极连接非评估信号，所述第二P型晶体管(P2)的漏极与所述第四N型晶体管(N4)的漏极相连；所述第四N型晶体管(N4)的栅极连接在节点(A)；所述第四N型晶体管(N4)的源极与所述第一匹配信号线连接，所述第二N型晶体管(N2)与所述第三N型晶体管(N3)的栅极相连，所述第二N型晶体管(N2)与所述第三N型晶体管(N3)的源极均连接在所述第一N型晶体管(N1)的漏极上，所述第一N型晶体管(N1)的栅极连接评估信号，所述第一N型晶体管(N1)的源极连接地；所述第二匹配信号线连接在所述第二N型晶体管(N2)和所述第三N型晶体管(N3)的栅极上，所述第三N型晶体管(N3)的漏极连接在所述第二匹配信号线上。

4.如权利要求2或3所述的检测电路，其特征在于所述检测电路还包括敏感放大器，所述敏感放大器与所述第一匹配信号线和所述第二匹配信号线连接，用于放大并输出匹配或不匹配信号。

5.如权利要求2或3所述的检测电路，其特征在于所述均衡电路包括第五N型晶体管(N5)；所述第五N型晶体管(N5)的栅极连接复位信号，所述第五N型晶体管(N5)的漏极与所述第一匹配线号线连接，所述第五N型晶体管(N5)的源极与所述第二匹配线号线连接。

6.如权利要求2或3所述的均衡电路，其特征在于所述均衡电路包括由第六N型晶体管和第三P型晶体管组成的传输门；

所述第六N型晶体管的漏极与所述第三P型晶体管的源极均连接在所述第一匹配信号线上，所述第六N型晶体管的源极与所述第三P型晶体管的漏极均连接在所述第二匹配信号线上，所述第六N型晶体管的栅极连接复位信号，所述第三P型晶体管的栅极连接非复位信号。

7.互补式内容可寻址存储器存储单元匹配检测方法，其中若干或非存储单元并联形成第一匹配信号线(MLA)和第二匹配信号线(MLB)，所述方法包括：连接在所述第一匹配信号线的反馈控制电路、对在第二匹配信号线放电的放电电路，所述若干或非存储单元内容均匹配时，所述第一匹配信号线和所述第二匹配信号线之间存在电压差足以导致输出匹配信号；所述若干或非存储单元中至少一个内容不匹配时，所述内容不匹配的或非存储单元通过所述放电电路放电，并促使所述反馈控制电路关断所述放电电路，由此所述第一匹配信号线和所述第二匹配信号线之间的电压差不足以输出匹配信号。

8.互补式内容可寻址存储器存储单元匹配检测电路，包括预放电电路、放电电路、反馈控制电路、均衡电路和若干或非存储单元，所述预放电电路与所述放电电路以及反馈控制电路连接，由所述若干或非存储单元并联形成的第一匹配信号线和第二匹配信号线，所述反馈控制电路与所述第一匹配信号线连接，所述放电电路与所述第二匹配信号线连接，所述均衡电路连接在所述第一匹配信号线和所述第二匹配信号线之间。

9.如权利要求9所述的检测电路，其特征在于，

所述预放电电路包括第一N型晶体管(N1)；

所述反馈控制电路包括第二P型晶体管(P2)、第三P型晶体管(P3)和第四P型晶体管(P4)；

所述第二P型晶体管(P2)的栅极连接非评估信号，所述第二P型晶体管(P2)的源极连接高电平，所述第三P型晶体管(P3)和所述第四P型晶体管(P4)源极连接并与所述第二P型晶体管(P2)的漏极连接，所述第三P型晶体管(P3)和所述第四P型晶体管(P4)的栅极相连；

所述放电电路包括第五P型晶体管(P5)和第二N型晶体管(N2)；

所述第二P型晶体管(P2)的栅极连接非评估信号，所述第二P型晶体管(P2)的源极连接高电平，所述第三P型晶体管(P3)与所述第四P型晶体管(P4)源极连接并和所述第二P型晶体管(P2)的漏极连接，所述第三P型晶体管(P3)的漏极与所述第一N型晶体管(N1)的漏极连接在节点(A)，所述第三P型晶体管(P3)与所述第四P型晶体管(P4)的栅极相连，所述第一匹配信号线连接在所述第三P型晶体管(P3)和所述第四P型晶体管(P4)的栅极上，所述第四P型晶体管(P4)的漏极与所述第一匹配信号线连接；所述第二匹配信号线与所述第五P型晶体管(P5)的源极连接，所述第五P型晶体管(P5)的栅极连接在节点(A)，所述第五P型晶体管(P5)的漏极与所述第二N型晶体管(N2)的漏极连接；所述第二N型晶体管(N2)的栅极连接评估信号，所述第一N型晶体管(N1)的栅极连接预放电信号，所述第二N型晶体管(N2)的源极与所述第一N型晶体管(N1)的源极均连接低电平。

10.如权利要求2或3所述的互补式检测电路，其特征在于所述检测电路还包括敏感放大器，所述敏感放大器与所述第一匹配信号线和所述第二匹配信号线连接，用于放大并输出匹配或不匹配信号。

11.如权利要求2或3所述的互补式检测电路，其特征在于所述均衡电路包括第一P型晶体管，所述第一P型晶体管(P1)的栅极连接复位信号，所述第一P型晶体管(P1)的漏极连接在所述第一匹配线号线上，所述第一P型晶体管(P1)的源极连接在所述第二匹配线号线上。

12.如权利要求2或3所述的互补式检测电路，其特征在于所述均衡电路包括由第六P型晶体管和第三N型晶体管组成的传输门；

所述第三N型晶体管的漏极与所述第六P型晶体管的源极均连接在所述第一匹配信号线上，所述第三N型晶体管的源极与所述第六P型晶体管的漏极均连接在所述第二匹配信号线上，所述第六P型晶体管的栅极连接复位信号，所述第三N型晶体管的栅极连接非复位信号。

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