KR102582421B1 - Printed circuit board, eletronic device package having the same - Google Patents

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Abstract

본 발명에 따른 전자소자 패키지는, 제1 절연층, 제1 절연층에 매립되고 제1 절연층의 일면으로 노출되는 매립된 회로패턴, 매립된 회로패턴 상에 형성되며 제1 절연층의 일면에서 돌출되게 형성된 접속 패드, 접속 패드 상에 형성된 금속핀 및 매립된 회로패턴에 연결된 전자소자를 포함한다.The electronic device package according to the present invention includes a first insulating layer, a buried circuit pattern buried in the first insulating layer and exposed to one side of the first insulating layer, and a buried circuit pattern formed on one side of the first insulating layer. It includes a protruding connection pad, a metal pin formed on the connection pad, and an electronic element connected to the buried circuit pattern.

Description

인쇄회로기판 및 이를 구비한 전자소자 패키지{PRINTED CIRCUIT BOARD, ELETRONIC DEVICE PACKAGE HAVING THE SAME}Printed circuit board and electronic device package including the same {PRINTED CIRCUIT BOARD, ELETRONIC DEVICE PACKAGE HAVING THE SAME}

본 발명은 인쇄회로기판 및 이를 구비한 전자소자 패키지에 관한 것이다.The present invention relates to a printed circuit board and an electronic device package including the same.

휴대폰을 비롯한 IT 분야의 전자기기들이 경박 단소화 되면서 이에 대한 기술적 요구에 부응하여 IC, 능동소자 또는 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다. As electronic devices in the IT field, including mobile phones, become lighter, lighter, and simpler, technology for inserting electronic components such as ICs, active elements, or passive elements into boards is required to meet technological demands. Recently, various methods have been used to insert parts into boards. This embedded technology is being developed.

미국 등록특허 제7886433호US Patent No. 7886433

본 발명은 전자소자를 패키지기판 내에 내장시키는 포스트 구조를 형성할 경우에 신뢰성이 높은 포스트 구조를 형성하는 인쇄회로기판 및 이를 구비한 전자소자 패키지를 제공하는 것이다.The present invention provides a printed circuit board that forms a highly reliable post structure when forming a post structure for embedding electronic devices in a package substrate, and an electronic device package including the same.

본 발명에 따른 전자소자 패키지는, 제1 절연층, 상기 제1 절연층에 매립되고 상기 제1 절연층의 일면으로 노출되는 매립된 회로패턴, 상기 매립된 회로패턴 상에 형성되며 상기 제1 절연층의 일면에서 돌출되게 형성된 접속 패드, 상기 접속 패드 상에 형성된 금속핀 및 상기 매립된 회로패턴에 연결된 전자소자를 포함한다.An electronic device package according to the present invention includes a first insulating layer, a buried circuit pattern buried in the first insulating layer and exposed to one surface of the first insulating layer, and formed on the buried circuit pattern and the first insulating layer. It includes a connection pad formed to protrude from one side of the layer, a metal pin formed on the connection pad, and an electronic device connected to the buried circuit pattern.

본 발명에 따른 인쇄회로기판은, 제1 절연층, 상기 제1 절연층에 매립되고 상기 제1 절연층의 일면으로 노출된 매립된 회로패턴, 상기 매립된 회로패턴 상에 형성되며 상기 제1 절연층의 일면에서 돌출되게 형성된 접속 패드 및 상기 접속 패드 상에 형성된 금속핀을 포함한다.A printed circuit board according to the present invention includes a first insulating layer, a buried circuit pattern buried in the first insulating layer and exposed to one surface of the first insulating layer, and formed on the buried circuit pattern and the first insulating layer. It includes a connection pad formed to protrude from one side of the layer and a metal pin formed on the connection pad.

도 1은 본 발명의 일 실시예에 따른 전자소자 패키지를 나타낸 도면.
도 2 및 도 3은 본 발명의 일 실시예에 따른 전자소자 패키지의 포스트 구조를 설명하는 도면.
도 4는 본 발명의 다른 실시예에 따른 전자소자 패키지를 나타낸 도면.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 전자소자 패키지의 제조방법을 설명하는 도면.1 is a diagram showing an electronic device package according to an embodiment of the present invention.
2 and 3 are diagrams illustrating the post structure of an electronic device package according to an embodiment of the present invention.
Figure 4 is a diagram showing an electronic device package according to another embodiment of the present invention.
5 to 11 are diagrams illustrating a method of manufacturing an electronic device package according to an embodiment of the present invention.

본 발명에 따른 인쇄회로기판 및 전자소자 패키지의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Embodiments of the printed circuit board and electronic device package according to the present invention will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, identical or corresponding components are assigned the same drawing numbers and Redundant explanations will be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.In addition, terms such as first, second, etc. used below are merely identifiers to distinguish identical or corresponding components, and the same or corresponding components are not limited by terms such as first, second, etc. no.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, coupling does not mean only the case of direct physical contact between each component in the contact relationship between each component, but also means that another component is interposed between each component, and the component is in that other component. It should be used as a concept that encompasses even the cases where each is in contact.

도 1은 본 발명의 일 실시예에 따른 전자소자 패키지를 나타낸 도면이다.1 is a diagram showing an electronic device package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 전자소자 패키지는 제1 절연층(10), 매립된 회로패턴(20), 접속 패드(30), 금속핀(40) 및 전자소자(50)를 포함한다.Referring to FIG. 1, the electronic device package according to an embodiment of the present invention includes a first insulating layer 10, a buried circuit pattern 20, a connection pad 30, a metal pin 40, and an electronic device 50. Includes.

제1 절연층(10)은 매립된 회로패턴(20)을 전기적으로 절연시킨다. 제1 절연층(10)은 수지재일 수 있다. 제1 절연층(10)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지를 포함할 수 있으며 프리프레그(PPG)나 빌드업 필름(build-up film)으로 형성될 수 있다.The first insulating layer 10 electrically insulates the buried circuit pattern 20. The first insulating layer 10 may be a resin material. The first insulating layer 10 may include a thermosetting resin such as epoxy resin or a thermoplastic resin such as polyimide (PI), and may be formed of prepreg (PPG) or a build-up film.

매립된 회로패턴(20)은 제1 절연층(10)에 형성된다. 매립된 회로패턴(20)은 구리 등의 금속으로 형성된다. 회로패턴은 제1 절연층(10)의 일면, 타면 또는 내부에도 형성될 수 있다. 예를 들면, 회로패턴은 제1 절연층(10)의 내부에 형성된 회로층(25)과 회로층을 연결하는 비아와, 비아에 연결된 패드(26)를 포함할 수 있다. 본 실시예에서는 제1 절연층(10)의 일면에 제1 절연층(10)의 내부로 매립된 구조의 매립된 회로패턴(20)이 형성된다. 매립된 회로패턴(20)은 제1 절연층(10)의 일면으로 노출되어 전자소자(50) 등과 전기적으로 연결될 수 있다. 예를 들면, 매립된 회로패턴(20)은 미세한 회로가 기판에 매립되는 임베디드 트레이스 기판(embedded trace substrate)의 회로 구조를 가질 수 있다. 임베디드 트레이스 구조의 미세한 매립된 회로패턴(20)은 전자소자(50)의 미세한 패드에도 대응이 가능하다.The buried circuit pattern 20 is formed in the first insulating layer 10. The buried circuit pattern 20 is formed of a metal such as copper. The circuit pattern may be formed on one side, the other side, or even inside the first insulating layer 10. For example, the circuit pattern may include a circuit layer 25 formed inside the first insulating layer 10, a via connecting the circuit layer, and a pad 26 connected to the via. In this embodiment, a buried circuit pattern 20 is formed on one surface of the first insulating layer 10, having a structure buried in the first insulating layer 10. The buried circuit pattern 20 is exposed to one side of the first insulating layer 10 and can be electrically connected to the electronic device 50, etc. For example, the embedded circuit pattern 20 may have a circuit structure of an embedded trace substrate in which a fine circuit is embedded in the substrate. The fine buried circuit pattern 20 of the embedded trace structure can also respond to the fine pad of the electronic device 50.

접속 패드(30)는 매립된 회로패턴(20)과 후술할 금속핀(40)를 연결하며, 금속핀(40)의 안정적 결합을 돕는다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 전자소자 패키지의 포스트 연결구조를 설명하는 도면이다. 접속 패드(30)는 매립된 회로패턴(20) 상에 형성되어 매립된 회로패턴(20)과 전기적으로 연결되며, 제1 절연층(10)의 일면에서 돌출되게 형성된다. 예를 들어, 매립된 회로패턴(20)의 상면이 제1 절연층(10)의 일면과 거의 동일한 면으로 형성될 경우에 (또는, 매립된 회로패턴(20)의 상면이 제1 절연층(10)의 일면보다 다소 간 높거나 낮을 경우에도), 매립된 회로패턴(20)과 이에 인접하는 제1 절연층(10)의 일면에 접속 패드(30)는 적층되어 형성될 수 있다. 예를 들면, 애디티브법(additive arocess), 세미 애디티브법(semi-additive arocess), 텐팅(tenting) 등의 방법을 이용하여 접속 패드(30)를 적층하여 형성할 수 있다. 적층된 접속 패드(30)는 하부 면을 통하여 매립된 회로패턴(20)과 접하게 되어서 매립된 회로패턴(20)과 전기적으로 연결된다. 그리고, 접속 패드(30)가 제1 절연층(10)의 일면 위에 적층구조로 형성되면 제1 절연층(10)의 일면에서 돌출되는 구조를 가지게 된다. The connection pad 30 connects the embedded circuit pattern 20 and the metal pin 40, which will be described later, and helps ensure stable coupling of the metal pin 40. 2 and 3 are diagrams illustrating the post connection structure of an electronic device package according to an embodiment of the present invention. The connection pad 30 is formed on the embedded circuit pattern 20 and is electrically connected to the embedded circuit pattern 20, and is formed to protrude from one surface of the first insulating layer 10. For example, when the upper surface of the buried circuit pattern 20 is formed to be substantially the same as one surface of the first insulating layer 10 (or, the upper surface of the buried circuit pattern 20 is formed with the first insulating layer ( The connection pad 30 may be formed by stacking the buried circuit pattern 20 and one surface of the first insulating layer 10 adjacent thereto (even if it is slightly higher or lower than the one surface of the circuit pattern 10). For example, the connection pads 30 can be formed by stacking them using a method such as an additive arocess, a semi-additive arocess, or tenting. The stacked connection pad 30 is in contact with the embedded circuit pattern 20 through its lower surface and is electrically connected to the embedded circuit pattern 20. And, when the connection pad 30 is formed in a laminated structure on one side of the first insulating layer 10, it has a structure that protrudes from one side of the first insulating layer 10.

돌출된 구조의 접속 패드(30)는 금속핀(40)의 안정적 결합을 돕는다. 도 2를 참조하면, 금속핀(40)가 결합될 때, 위치 공차 또는 기울어짐 등의 문제로 인하여 예정된 위치 또는 예정된 자세에 벗어나 금속핀(40)가 접속 패드(30)에 배치될 수 있다. 이 때, 접속 패드(30)가 돌출된 구조를 가지면 금속핀(40)의 어긋난 위치 또는 자세를 용이하게 보정할 수 있다. 예를 들면, 접속 패드(30)의 상면이 평탄하게 유지된다면, 기울어진 금속핀(40)는 결합할 때에 바르게 세워질 수 있다. 그리고, 금속핀(40)의 위치가 예정된 위치에서 어느 정도 어긋나더라도, 금속핀(40)의 하면이 접속 패드(30)의 상면과 접하는 한에서는 접속 패드(30)와 금속핀(40)의 결합은 유지될 수 있다. 특히, 접속 패드(30)는 매립된 회로패턴(20)의 폭보다 넓게 형성될 수 있다. 넓게 형성된 접속 패드(30)는 제1 절연층(10) 위로도 확장되어 매립된 회로패턴(20)과 금속핀(40)가 직접 연결되는 구조에 비하여 넓은 결합 영역을 확보할 수 있다.The protruding connection pad 30 assists stable coupling of the metal pin 40. Referring to FIG. 2 , when the metal pin 40 is coupled, the metal pin 40 may be placed on the connection pad 30 out of a predetermined position or posture due to problems such as positional tolerance or tilt. At this time, if the connection pad 30 has a protruding structure, the misaligned position or posture of the metal pin 40 can be easily corrected. For example, if the upper surface of the connection pad 30 is maintained flat, the inclined metal pin 40 can be erected properly when coupled. And, even if the position of the metal pin 40 deviates from the predetermined position to some extent, the coupling between the connection pad 30 and the metal pin 40 can be maintained as long as the lower surface of the metal pin 40 is in contact with the upper surface of the connection pad 30. there is. In particular, the connection pad 30 may be formed to be wider than the width of the buried circuit pattern 20. The widely formed connection pad 30 extends over the first insulating layer 10 to secure a wider coupling area compared to a structure in which the embedded circuit pattern 20 and the metal pin 40 are directly connected.

접속 패드(30)와 매립된 회로패턴(20) 사이에는 추가로 베리어 금속층(32)이 형성될 수 있다. 베리어 금속층(32)은 제조공정에서 매립된 회로패턴(20)을 보호하는 역할을 한다. 예를 들면, 접속 패드(30) 형성을 위한 도금층 식각 공정에서 매립된 회로패턴(20)을 보호하는 역할을 할 수 있다. 베리어 금속층(32)에 대한 구체적 내용은 전자소자 패키지의 제조방법을 후술할 때 구체적으로 설명한다.An additional barrier metal layer 32 may be formed between the connection pad 30 and the buried circuit pattern 20. The barrier metal layer 32 serves to protect the buried circuit pattern 20 during the manufacturing process. For example, it may serve to protect the buried circuit pattern 20 during the plating layer etching process for forming the connection pad 30. Details about the barrier metal layer 32 will be described in detail when the manufacturing method of the electronic device package is described later.

접속 패드(30)와 금속핀(40) 사이에는 결합을 돕는 도전성 결합층(35)이 추가로 개재될 수 있다. 도전성 결합층(35)는 얇은 금속층이나 솔더층으로 형성될 수 있다. 또는, 전기를 통하는 도전성 물질인 은과 같은 금속입자를 포함하는 접착제일 수 있다. 이 때, 돌출된 구조의 접속 패드(30)는 도전성 결합층(35)의 흐름으로 인한 전기적 단락을 방지하는 역할을 할 수 있다. 도 3을 참조하면, 접속 패드(30)와 금속핀(40)의 결합 후에 남은 도전성 결합층(35)는 인접한 패드 또는 회로패턴으로 흘러갈 위험이 있다. 돌출된 접속 패드(30)는 돌출된 구조로 인하여 측면을 가지게 되므로, 도전성 결합층(35)가 흐르는 길이를 연장시키게 된다. 즉, 평탄한 구조의 패드에 비하여, 돌출된 구조의 접속 패드(30)에서 흘러 넘친 도전성 결합층(35)는 더 많은 거리를 지나야 인접한 회로패턴 또는 패드에 도달할 수 있다. 따라서, 돌출된 접속 패드(30)는 도전성 결합층(35)로 인한 전기적 단락을 방지하는 역할을 할 수 있다.A conductive bonding layer 35 may be additionally interposed between the connection pad 30 and the metal pin 40 to aid bonding. The conductive bonding layer 35 may be formed of a thin metal layer or a solder layer. Alternatively, it may be an adhesive containing metal particles such as silver, which is a conductive material that conducts electricity. At this time, the connection pad 30 having a protruding structure may serve to prevent an electrical short circuit due to the flow of the conductive bonding layer 35. Referring to FIG. 3, there is a risk that the conductive bonding layer 35 remaining after bonding the connection pad 30 and the metal pin 40 may flow to adjacent pads or circuit patterns. Since the protruding connection pad 30 has a side surface due to its protruding structure, the length over which the conductive bonding layer 35 flows is extended. That is, compared to a pad with a flat structure, the conductive bonding layer 35 overflowing from the connection pad 30 with a protruding structure must pass a longer distance to reach the adjacent circuit pattern or pad. Accordingly, the protruding connection pad 30 may serve to prevent an electrical short circuit due to the conductive bonding layer 35.

금속핀(40)은 접속 패드(30) 상에 결합된다. 상부의 회로패턴과 연결되기 위하여, 금속핀(40)는 기둥 형상을 가지며 길이 방향으로 연장된 구조를 가질 수 있다. 예를 들면, 구리재질의 핀(pin)이 금속핀(40)가 되고, 피닝(pinning) 공정을 통하여 접속 패드(30)에 결합될 수 있다. 금속핀(40)과 접속 패드(30)의 결합을 위하여, 은 페이스트와 같은 도전성 결합층(35)가 금속핀(40)과 접속 패드(30) 사이에 개재될 수 있다. 금속핀(40)를 이용하면 두꺼운 공간을 통과하는 전기적 접속이 가능하므로, 전자소자 패키지에서 상대적으로 거리가 먼 회로패턴 간의 전기적 접속을 용이하게 할 수 있다. 한편, 금속핀(40)는 도금공정이나 도전성 물질을 적층하는 방법을 통하여 형성될 수도 있다.The metal pin 40 is coupled to the connection pad 30. In order to be connected to the upper circuit pattern, the metal pin 40 may have a pillar shape and a structure extending in the longitudinal direction. For example, a pin made of copper becomes the metal pin 40 and can be coupled to the connection pad 30 through a pinning process. To couple the metal pin 40 and the connection pad 30, a conductive bonding layer 35 such as silver paste may be interposed between the metal pin 40 and the connection pad 30. Using the metal pin 40 allows electrical connection through a thick space, thus facilitating electrical connection between circuit patterns that are relatively distant in the electronic device package. Meanwhile, the metal pin 40 may be formed through a plating process or a method of laminating conductive materials.

전자소자(50)는 IC, 능동소자 또는 수동소자 등의 전자부품으로서, 매립된 회로패턴(20)에 연결된다. 예를 들면, 도 1에 나타난 바와 같이, 전자소자(50)는 제1 절연층(10)의 일면에 배치되고 전자소자(50)의 하면에 형성된 패드와 임베디드 트레이스 구조의 매립된 회로패턴(20)이 연결될 수 있다. 금속핀(40)는 제1 절연층(10)의 일면에 전자소자(50)와 나란히 배치될 수 있다. 이 때, 접속 패드(30)에 결합된 금속핀(40)가 나란히 배치된 전자소자(50)의 높이와 거의 같거나 높게 형성됨으로써, 금속핀(40)를 통하여 전자소자(50)의 하부 및 상부에 형성된 회로층들이 연결될 수 있다.The electronic device 50 is an electronic component such as an IC, an active device, or a passive device, and is connected to the embedded circuit pattern 20. For example, as shown in FIG. 1, the electronic device 50 is disposed on one side of the first insulating layer 10 and includes a pad formed on the lower surface of the electronic device 50 and an embedded circuit pattern 20 of an embedded trace structure. ) can be connected. The metal pin 40 may be arranged side by side with the electronic device 50 on one surface of the first insulating layer 10. At this time, the metal pin 40 coupled to the connection pad 30 is formed to be almost equal to or higher than the height of the electronic devices 50 arranged side by side, so that the metal pin 40 is connected to the lower and upper parts of the electronic device 50. The formed circuit layers may be connected.

제1 절연층(10)에는 전자소자(50)와 연결된 재배선 회로패턴(redistribution layer)이 형성될 수 있다. 예를 들면, 제1 절연층(10)의 내부에 형성된 회로층(25)과 비아 등을 통하여, 전자소자(50)의 패드와 연결된 매립된 회로패턴(20)은 제1 절연층(10)의 타면에 형성된 입출력(I/O) 패드(26) 또는 제1 절연층(10)의 일면에 형성된 접속 패드(30)로 전기적으로 연결될 수 있다. 전자소자(50)의 미세한 패드가 와이어 본딩(wire boding)이 가능한 입출력 패드(26) 또는 금속핀(40)의 연결이 가능한 접속 패드(30)로 연결됨으로써, 와이어 본딩 등의 일반적 기판 공정으로 전자소자(50)와의 전기적 접속이 가능하게 될 수 있다.A redistribution circuit pattern connected to the electronic device 50 may be formed in the first insulating layer 10 . For example, the buried circuit pattern 20 connected to the pad of the electronic device 50 through the circuit layer 25 and vias formed inside the first insulating layer 10 is connected to the first insulating layer 10. It may be electrically connected to the input/output (I/O) pad 26 formed on the other side of the or the connection pad 30 formed on one side of the first insulating layer 10. The fine pad of the electronic device 50 is connected to the input/output pad 26 capable of wire bonding or the connection pad 30 capable of connecting the metal pin 40, thereby forming the electronic device through a general substrate process such as wire bonding. Electrical connection with (50) may be made possible.

금속핀(40) 및 전자소자(50)를 매립하도록 제1 절연층(10)의 일면에 적층된 제2 절연층(60)이 더 포함될 수 있다. 도 1을 참조하면, 제2 절연층(60)을 이용하여 전자소자(50) 및 금속핀(40)를 기판 제조공정에서 일괄적으로 매립할 수 있으므로, 패널기판 상태에서 한번에 패키지 공정 및 테스트가 가능한 PLP(panel level package)기판 구조를 구현할 수 있다. A second insulating layer 60 laminated on one surface of the first insulating layer 10 may be further included to bury the metal pin 40 and the electronic device 50. Referring to FIG. 1, the electronic elements 50 and metal pins 40 can be buried in a batch using the second insulating layer 60 in the substrate manufacturing process, making it possible to process and test the package at once in the panel substrate state. A PLP (panel level package) board structure can be implemented.

또한, 제2 절연층(60)에는 제3 절연층(70)이 추가로 적층되고, 제3 절연층(70)에 금속핀(40)와 비아(82)를 통하여 연결된 입출력 패드(80)와 같은 회로패턴이 형성될 수 있다. 본 실시예의 전자소자 패키지는 제3 절연층(70)에 형성된 입출력 패드를 통하여 외부기판 등과 연결이 가능하여, POP(package on package)구조를 용이하게 형성할 수 있다. 도 4를 참조하면, 제3 절연층(70)의 입출력 패드(82)에 연결되는 회로패턴(110) 및 다른 전자소자(120)을 구비한 외부 패키지(100)를 제3 절연층(70) 상에 배치함으로써, PLP기판 기반의 POP구조를 형성할 수 있다.In addition, a third insulating layer 70 is additionally laminated on the second insulating layer 60, and an input/output pad 80, such as an input/output pad 80, is connected to the third insulating layer 70 through a metal pin 40 and a via 82. A circuit pattern may be formed. The electronic device package of this embodiment can be connected to an external substrate, etc. through the input/output pad formed on the third insulating layer 70, so that a POP (package on package) structure can be easily formed. Referring to FIG. 4, an external package 100 including a circuit pattern 110 and other electronic elements 120 connected to the input/output pad 82 of the third insulating layer 70 is connected to the third insulating layer 70. By placing it on a PLP board, a POP structure can be formed.

도 5 내지 도 11은 본 발명의 일 실시예에 따른 전자소자 패키지의 제조방법을 설명하는 도면이다. 도 5를 참조하면, 이형층(6)을 가지는 캐리어 기판(5) 위에 접속 패드(30)를 위한 제1 금속층(30a)과 베리어 금속층(32)을 위한 제2 금속층(32a) 을 도금으로 차례로 형성한다. 캐리어 기판(5)으로 메탈 또는 수지 등과 같은 다양한 재질의 더미 기판이 이용될 수 있다.5 to 11 are diagrams illustrating a method of manufacturing an electronic device package according to an embodiment of the present invention. Referring to FIG. 5, a first metal layer 30a for the connection pad 30 and a second metal layer 32a for the barrier metal layer 32 are sequentially plated on the carrier substrate 5 having the release layer 6. form As the carrier substrate 5, a dummy substrate made of various materials such as metal or resin may be used.

도 6을 참조하면, 제1 금속층(30a) 상에 회로패턴 및 제1 절연층(10)을 적층한다. 예를 들면, 캐리어 기판(5)의 이형층(6) 상에 도전성의 금속 물질을 도포한 후에 패터닝 공정 등을 실시함으로써, 회로패턴을 형성할 수 있다. 또는 도금으로 금속층의 형성하고 선택적 에칭을 통하여 패터닝 공정을 실시할 수 있다. 패터닝 공정은 텐팅법(Tenting) 또는 MSAP(Modified Semi-Additive Process) 공법 또는 SAP(Semi-Additive Process) 공법 등을 이용할 수 있다. 캐리어 기판(5)에 회로패턴을 형성한 후에 캐리어 기판(5)에 프리프레그(PPG)나 빌드업 필름(build-up film)을 압착하여 적층함으로써, 절연층에 회로패턴을 매립시킬 수 있다. 또는 절연성 수지를 캐리어 기판(5)에 도포하여 회로패턴을 매립시키는 절연층을 형성할 수 있다. 제2 금속층(32a)에 접하는 회로패턴은 한 면을 제외한 나머지 면이 절연층에 의하여 둘러싸인 매립된 구조를 가지게 되므로, 이후 제2 금속층(32a)이 제거되면 회로패턴은 제1 절연층(10)의 일면으로만 노출되는 매립된 구조를 가지게 된다.Referring to FIG. 6, a circuit pattern and a first insulating layer 10 are stacked on the first metal layer 30a. For example, a circuit pattern can be formed by applying a conductive metal material on the release layer 6 of the carrier substrate 5 and then performing a patterning process. Alternatively, a metal layer can be formed by plating and a patterning process can be performed through selective etching. The patterning process may use a tenting method, a Modified Semi-Additive Process (MSAP) method, or a Semi-Additive Process (SAP) method. After forming the circuit pattern on the carrier substrate 5, the circuit pattern can be embedded in the insulating layer by pressing and laminating prepreg (PPG) or a build-up film on the carrier substrate 5. Alternatively, an insulating resin can be applied to the carrier substrate 5 to form an insulating layer that buries the circuit pattern. Since the circuit pattern in contact with the second metal layer 32a has a buried structure in which all sides except one side are surrounded by an insulating layer, when the second metal layer 32a is removed, the circuit pattern becomes the first insulating layer 10. It has a buried structure that is exposed only on one side.

매립된 회로패턴(20)을 형성한 후에, 캐리어 기판(5)에 적층된 절연층에 반복적으로 회로패턴 및 절연층을 형성하여, 제1 절연층(10)과 다층의 회로층을 형성할 수 있다. 솔더레지스트층을 추가로 적층하여 외부로 노출된 회로패턴을 커버하여 보호할 수 있다. 이 때, 회로패턴을 노출시키는 오프닝(opening)이 선택적으로 형성될 수 있다. 노출된 회로패턴은 와이어 본딩이 가능한 입출력 패드(26)가 될 수 있다.After forming the buried circuit pattern 20, the circuit pattern and the insulating layer can be repeatedly formed on the insulating layer laminated on the carrier substrate 5 to form the first insulating layer 10 and a multi-layered circuit layer. there is. By adding an additional solder resist layer, the circuit pattern exposed to the outside can be covered and protected. At this time, an opening exposing the circuit pattern may be selectively formed. The exposed circuit pattern can become an input/output pad 26 capable of wire bonding.

도 7을 참조하면, 제1 금속층(30a)을 선택적으로 에칭하여 접속 패드(30)를 패터닝한다. 패터닝 공정은 텐팅법(Tenting) 또는 MSAP(Modified Semi-Additive Process) 공법 또는 SAP(Semi-Additive Process) 공법 등을 이용할 수 있다. 이 때, 제2 금속층(32a)은 베리어(barrier)가 되어 매립된 회로패턴(20)을 덮으며, 제1 금속층(30a)과 이종의 물질로 이루어진다. 제1 금속층(30a)과 다른 물질로 제2 금속층(32a)은 접속 패드(30)의 패터닝과 관련된 공정에서도 손상되지 않고 매립된 회로패턴(20)을 보호할 수 있다. 예를 들면, 제1 금속층(30a)이 구리를 포함하여 이루어진 경우에, 제2 금속층(32a)은 니켈 도금으로 형성될 수 있다. 니켈 금속층은 구리재질의 제1 금속층(30a)을 에칭하는 물질에 대하여 내식성이 있으므로, 이후의 접속 패드(30) 형성과정에서 니켈 금속층에 덮인 매립된 회로패턴(20)이 손상되는 것을 방지할 수 있다.Referring to FIG. 7, the first metal layer 30a is selectively etched to pattern the connection pad 30. The patterning process may use a tenting method, a Modified Semi-Additive Process (MSAP) method, or a Semi-Additive Process (SAP) method. At this time, the second metal layer 32a serves as a barrier and covers the buried circuit pattern 20, and is made of a different material from the first metal layer 30a. The second metal layer 32a, which is made of a different material from the first metal layer 30a, can protect the embedded circuit pattern 20 without being damaged even in a process related to patterning the connection pad 30. For example, when the first metal layer 30a includes copper, the second metal layer 32a may be formed by nickel plating. Since the nickel metal layer is corrosion resistant to materials that etch the first metal layer 30a made of copper, it can prevent the buried circuit pattern 20 covered by the nickel metal layer from being damaged during the subsequent formation of the connection pad 30. there is.

도 8을 참조하면, 제1 절연층(10) 일면의 제2 금속층(32a)을 제거하여 매립된 회로패턴(20)을 노출시킨다. 제2 금속층(32a)은 그 재질에 따라 화학적 또는 물리적 방법 중 용이한 방법에 의해 제거될 수 있다. 예를 들면, 니켈 금속층으로 이루어진 제2 금속층(32a)은 구리 재질을 식각하는 에칭액에는 내식성이 있으나, 니켈 에칭액에는 용해되어 제거될 수 있다. 이 때, 구리 재질의 매립된 회로패턴(20)은 니켈 에칭액에는 내식성을 가지므로 손상되지 않고 보존될 수 있다. 접속 패드(30)와 제1 절연층(10)에 사이에는 베리어 금속층(32)이 잔존하게 된다.Referring to FIG. 8, the second metal layer 32a on one side of the first insulating layer 10 is removed to expose the buried circuit pattern 20. The second metal layer 32a can be removed by a chemical or physical method, depending on its material. For example, the second metal layer 32a made of a nickel metal layer is corrosion resistant to an etching solution that etches copper materials, but can be dissolved and removed in a nickel etching solution. At this time, the embedded circuit pattern 20 made of copper has corrosion resistance to nickel etching solution, so it can be preserved without being damaged. The barrier metal layer 32 remains between the connection pad 30 and the first insulating layer 10.

도 9를 참조하면, 접속 패드(30)에 금속핀(40)가 결합된다. 예를 들면, 구리재질의 핀(pin)이 금속핀(40)가 되고, 피닝(pinning) 공정을 통하여 접속 패드(30)에 결합될 수 있다. 금속핀(40) 접속 패드(30)의 결합을 위하여, 은 페이스트와 같은 도전성 결합층(35)가 금속핀(40)과 접속 패드(30) 사이에 개재될 수 있다.Referring to FIG. 9, a metal pin 40 is coupled to the connection pad 30. For example, a pin made of copper becomes the metal pin 40 and can be coupled to the connection pad 30 through a pinning process. To couple the metal pin 40 and the connection pad 30, a conductive bonding layer 35 such as silver paste may be interposed between the metal pin 40 and the connection pad 30.

도 10을 참조하면, 제1 절연층(10)의 일면에 전자소자(50)가 배치된다. 전자소자(50)는 솔더볼 등을 통하여 매립된 회로패턴(20)과 전기적으로 연결되게 결합될 수 있다.Referring to FIG. 10, an electronic device 50 is disposed on one surface of the first insulating layer 10. The electronic device 50 may be electrically connected to the embedded circuit pattern 20 through a solder ball or the like.

도 11을 참조하면, 제2 절연층(60)을 이용하여 전자소자(50) 및 금속핀(40)를 기판 제조공정에서 일괄적으로 매립하고, 제2 절연층(60)에 제3 절연층(70)을 추가로 적층한다. 제3 절연층(70)에는 입출력 패드(80)와 같은 회로패턴이 형성되고 비아(82)를 통하여 금속핀(40)과 연결될 수 있다.Referring to FIG. 11, the electronic device 50 and the metal pin 40 are buried in a batch using the second insulating layer 60 in the substrate manufacturing process, and the third insulating layer ( 70) is additionally laminated. A circuit pattern such as the input/output pad 80 is formed on the third insulating layer 70 and can be connected to the metal pin 40 through the via 82.

본 발명의 접속 패드(30)와 금속핀(40)의 구조는 상술한 전자소자 패키지 이외에도 다양한 인쇄회로기판에 적용될 수 있다. 본 발명에 따른 인쇄회로기판은 금속핀(40) 구조를 이용하여 두꺼운 공간을 통과하는 전기적 접속이 가능하므로, 상대적으로 거리가 먼 회로패턴 간의 전기적 접속하는데 용이하다.The structure of the connection pad 30 and the metal pin 40 of the present invention can be applied to various printed circuit boards in addition to the electronic device package described above. The printed circuit board according to the present invention allows electrical connection through a thick space using the metal pin 40 structure, making it easy to electrically connect circuit patterns that are relatively distant.

본 발명의 다른 실시예에 따른 인쇄회로기판은 제1 절연층(10), 매립된 회로패턴(20), 접속 패드(30), 금속핀(40)를 포함한다. A printed circuit board according to another embodiment of the present invention includes a first insulating layer 10, a buried circuit pattern 20, a connection pad 30, and a metal pin 40.

제1 절연층(10)은 매립된 회로패턴(20)을 전기적으로 절연시킨다. 제1 절연층(10)은 수지재일 수 있다. 제1 절연층(10)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지를 포함할 수 있으며 프리프레그(PPG)나 빌드업 필름(build-up film)으로 형성될 수 있다.The first insulating layer 10 electrically insulates the buried circuit pattern 20. The first insulating layer 10 may be a resin material. The first insulating layer 10 may include a thermosetting resin such as epoxy resin or a thermoplastic resin such as polyimide (PI), and may be formed of prepreg (PPG) or a build-up film.

매립된 회로패턴(20)은 제1 절연층(10)에 형성된다. 매립된 회로패턴(20)은 구리 등의 금속으로 형성된다. 회로패턴은 제1 절연층(10)의 일면, 타면 또는 내부에도 형성될 수 있다. 예를 들면, 회로패턴은 제1 절연층(10)의 내부에 형성된 회로층(25)과 회로층을 연결하는 비아와, 비아에 연결된 패드(26)를 포함할 수 있다. 특히, 본 실시예에서는 제1 절연층(10)의 일면에 제1 절연층(10)의 내부로 매립된 구조의 매립된 회로패턴(20)이 형성된다. 매립된 회로패턴(20)은 제1 절연층(10)의 일면으로 노출되어 전자소자(50) 등과 전기적으로 연결될 수 있다. 예를 들면, 매립된 회로패턴(20)은 미세한 회로가 기판에 매립되는 임베디드 트레이스 기판(embedded trace substrate)의 회로 구조를 가질 수 있다. 임베디드 트레이스 구조의 미세한 매립된 회로패턴(20)은 전자소자(50)의 미세한 패드에도 대응이 가능하다.The buried circuit pattern 20 is formed in the first insulating layer 10. The buried circuit pattern 20 is formed of a metal such as copper. The circuit pattern may be formed on one side, the other side, or even inside the first insulating layer 10. For example, the circuit pattern may include a circuit layer 25 formed inside the first insulating layer 10, a via connecting the circuit layer, and a pad 26 connected to the via. In particular, in this embodiment, a buried circuit pattern 20 is formed on one surface of the first insulating layer 10 with a structure buried inside the first insulating layer 10. The buried circuit pattern 20 is exposed to one side of the first insulating layer 10 and can be electrically connected to the electronic device 50, etc. For example, the embedded circuit pattern 20 may have a circuit structure of an embedded trace substrate in which a fine circuit is embedded in the substrate. The fine buried circuit pattern 20 of the embedded trace structure can also respond to the fine pad of the electronic device 50.

접속 패드(30)는 매립된 회로패턴(20)과 후술할 금속핀(40)를 연결하며, 금속핀(40)의 안정적 결합을 돕는다. 접속 패드(30)는 매립된 회로패턴(20) 상에 형성되어 매립된 회로패턴(20)과 전기적으로 연결되며, 제1 절연층(10)의 일면에서 돌출되게 형성된다. 예를 들어, 매립된 회로패턴(20)의 상면이 제1 절연층(10)의 일면과 거의 동일한 면으로 형성될 경우에 (또는, 매립된 회로패턴(20)의 상면의 제1 절연층(10)의 일면보다 다소 간 높거나 낮을 경우에도), 매립된 회로패턴(20)과 이에 인접하는 제1 절연층(10)의 일면에 접속 패드(30)는 적층되어 형성될 수 있다. 예를 들면, 애디티브법(additive arocess), 세미 애디티브법(semi-additive arocess), 텐팅(tenting) 등의 방법을 이용하여 접속 패드(30)를 적층하여 형성할 수 있다. 적층된 접속 패드(30)는 하부 면을 통하여 매립된 회로패턴(20)과 접하게 되어서 매립된 회로패턴(20)과 전기적으로 연결된다. 그리고, 접속 패드(30)가 제1 절연층(10)의 일면 위에 적층구조로 형성되면 제1 절연층(10)의 일면에서 돌출되는 구조를 가지게 된다. The connection pad 30 connects the embedded circuit pattern 20 and the metal pin 40, which will be described later, and helps ensure stable coupling of the metal pin 40. The connection pad 30 is formed on the embedded circuit pattern 20 and is electrically connected to the embedded circuit pattern 20, and is formed to protrude from one surface of the first insulating layer 10. For example, when the upper surface of the buried circuit pattern 20 is formed to be substantially the same as one surface of the first insulating layer 10 (or, the first insulating layer on the upper surface of the buried circuit pattern 20 ( The connection pad 30 may be formed by stacking the buried circuit pattern 20 and one surface of the first insulating layer 10 adjacent thereto (even if it is slightly higher or lower than the one surface of the circuit pattern 10). For example, the connection pads 30 can be formed by stacking them using a method such as an additive arocess, a semi-additive arocess, or tenting. The stacked connection pad 30 is in contact with the embedded circuit pattern 20 through its lower surface and is electrically connected to the embedded circuit pattern 20. And, when the connection pad 30 is formed in a laminated structure on one side of the first insulating layer 10, it has a structure that protrudes from one side of the first insulating layer 10.

돌출된 구조의 접속 패드(30)는 금속핀(40)의 안정적 결합을 돕는다. 도 2를 참조하면, 금속핀(40)이 결합될 때, 위치 공차 또는 기울어짐 등의 문제로 인하여 예정된 위치 또는 예정된 자세에 벗어나 금속핀(40)가 접속 패드(30)에 배치될 수 있다. 이 때, 접속 패드(30)가 돌출된 구조를 가지면 금속핀(40)의 어긋난 위치 또는 자세를 용이하게 보정할 수 있다. 예를 들면, 접속 패드(30)의 상면이 평탄하게 유지된다면, 기울어진 금속핀(40)는 결합할 때에 바르게 세워질 수 있다. 그리고, 금속핀(40)의 위치가 예정된 위치에서 어느 정도 어긋나더라도, 금속핀(40)의 하면이 접속 패드(30)의 상면과 접하는 한에서는 접속 패드(30)와 금속핀(40)의 결합은 유지될 수 있다. 특히, 접속 패드(30)는 매립된 회로패턴(20)의 폭보다 넓게 형성될 수 있다. 넓게 형성된 접속 패드(30)는 제1 절연층(10) 위에도 형성되어 매립된 회로패턴(20)과 금속핀(40)가 직접 연결되는 구조에 비하여 넓은 결합 영역을 확보할 수 있다.The protruding connection pad 30 assists stable coupling of the metal pin 40. Referring to FIG. 2, when the metal pin 40 is coupled, the metal pin 40 may be placed on the connection pad 30 out of a predetermined position or posture due to problems such as positional tolerance or tilt. At this time, if the connection pad 30 has a protruding structure, the misaligned position or posture of the metal pin 40 can be easily corrected. For example, if the upper surface of the connection pad 30 is maintained flat, the inclined metal pin 40 can be erected properly when coupled. And, even if the position of the metal pin 40 deviates from the predetermined position to some extent, the coupling between the connection pad 30 and the metal pin 40 can be maintained as long as the lower surface of the metal pin 40 is in contact with the upper surface of the connection pad 30. there is. In particular, the connection pad 30 may be formed to be wider than the width of the buried circuit pattern 20. The widely formed connection pad 30 is also formed on the first insulating layer 10 to secure a wider coupling area compared to a structure in which the embedded circuit pattern 20 and the metal pin 40 are directly connected.

접속 패드(30)와 매립된 회로패턴(20) 사이에는 추가로 베리어 금속층(32)이 형성될 수 있다. 베리어 금속층(32)은 제조공정에서 매립된 회로패턴(20)을 보호하는 역할을 한다. 예를 들면, 접속 패드(30) 형성을 위한 도금층 식각 공정에서 매립된 회로패턴(20)을 보호하는 역할을 할 수 있다. An additional barrier metal layer 32 may be formed between the connection pad 30 and the buried circuit pattern 20. The barrier metal layer 32 serves to protect the buried circuit pattern 20 during the manufacturing process. For example, it may serve to protect the buried circuit pattern 20 during the plating layer etching process for forming the connection pad 30.

접속 패드(30)와 금속핀(40) 사이에는 결합을 돕는 도전성 결합층(35)가 추가로 개재될 수 있다. 도전성 결합층(35)는 얇은 금속층이나 솔더층으로 형성될 수 있다. 또는, 전기를 통하는 도전성 물질인 은과 같은 금속입자를 포함하는 접착제일 수 있다. 이 때, 돌출된 구조의 접속 패드(30)는 도전성 결합층(35)의 흐름으로 인한 전기적 단락을 방지하는 역할을 할 수 있다. 도 3을 참조하면, 접속 패드(30)와 금속핀(40)의 결합 후에 남은 도전성 결합층(35)는 인접한 패드 또는 회로패턴으로 흘러갈 위험이 있다. 돌출된 접속 패드(30)는 돌출된 구조로 인하여 측면을 가지게 되므로, 도전성 결합층(35)가 흐르는 길이를 연장시키게 된다. 즉, 평탄한 구조의 패드에 비하여, 돌출된 구조의 접속 패드(30)에서 흘러 넘친 도전성 결합층(35)는 더 많은 거리를 지나야 인접한 회로패턴 또는 패드에 도달할 수 있다. 따라서, 돌출된 접속 패드(30)는 도전성 결합층(35)로 인한 전기적 단락을 방지하는 역할을 할 수 있다.A conductive bonding layer 35 to assist bonding may be additionally interposed between the connection pad 30 and the metal pin 40. The conductive bonding layer 35 may be formed of a thin metal layer or a solder layer. Alternatively, it may be an adhesive containing metal particles such as silver, which is a conductive material that conducts electricity. At this time, the connection pad 30 having a protruding structure may serve to prevent an electrical short circuit due to the flow of the conductive bonding layer 35. Referring to FIG. 3, there is a risk that the conductive bonding layer 35 remaining after bonding the connection pad 30 and the metal pin 40 may flow to adjacent pads or circuit patterns. Since the protruding connection pad 30 has a side surface due to its protruding structure, the length over which the conductive bonding layer 35 flows is extended. That is, compared to a pad with a flat structure, the conductive bonding layer 35 overflowing from the connection pad 30 with a protruding structure must pass a longer distance to reach the adjacent circuit pattern or pad. Accordingly, the protruding connection pad 30 may serve to prevent an electrical short circuit due to the conductive bonding layer 35.

금속핀(40)는 접속 패드(30) 상에 형성된다. 상부의 회로패턴과 연결되기 위하여, 금속핀(40)은 기둥 형상을 가지며 길이 방향으로 연장된 구조를 가질 수 있다. 예를 들면, 구리재질의 핀(pin)이 금속핀(40)가 되고, 피닝(pinning) 공정을 통하여 접속 패드(30)에 결합될 수 있다. 구리 포스트와 접속 패드(30)의 결합을 위하여, 은 페이스트와 같은 도전성 결합층(35)이 금속핀(40)과 접속 패드(30) 사이에 개재될 수 있다. 금속핀(40)를 이용하면 두꺼운 공간을 통과하는 전기적 접속이 가능하므로, 전자소자 패키지에서 상대적으로 거리가 먼 회로패턴 간의 전기적 접속을 용이하게 할 수 있다.A metal pin 40 is formed on the connection pad 30. In order to be connected to the upper circuit pattern, the metal pin 40 may have a pillar shape and a structure extending in the longitudinal direction. For example, a pin made of copper becomes the metal pin 40 and can be coupled to the connection pad 30 through a pinning process. To couple the copper post and the connection pad 30, a conductive bonding layer 35 such as silver paste may be interposed between the metal pin 40 and the connection pad 30. Using the metal pin 40 allows electrical connection through a thick space, thus facilitating electrical connection between circuit patterns that are relatively distant in the electronic device package.

금속핀(40) 및 전자소자(50)를 매립하도록 제1 절연층(10)의 일면에 적층된 제2 절연층(60)이 더 포함될 수 있다. 제2 절연층(60)을 이용하여 금속핀(40)을 기판 제조공정에서 매립할 수 있다. 또한, 제2 절연층(60)에는 제3 절연층(70)이 추가로 적층되고, 제3 절연층(70)에 금속핀(40)와 연결된 입출력 패드(80)와 같은 회로패턴이 형성될 수 있다. A second insulating layer 60 laminated on one surface of the first insulating layer 10 may be further included to bury the metal pin 40 and the electronic device 50. The metal pin 40 can be embedded in the substrate manufacturing process using the second insulating layer 60. In addition, a third insulating layer 70 may be additionally laminated on the second insulating layer 60, and a circuit pattern such as an input/output pad 80 connected to the metal pin 40 may be formed on the third insulating layer 70. there is.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.Above, an embodiment of the present invention has been described, but those skilled in the art can add, change, delete or add components without departing from the spirit of the present invention as set forth in the patent claims. The present invention may be modified and changed in various ways, and this will also be included within the scope of rights of the present invention.

5: 캐리어 기판
6: 이형층
10: 제1 절연층
20: 매립된 회로패턴
26, 80: 입출력 패드
30: 접속 패드
32: 베리어 금속층
35: 도전성 결합층
40: 금속핀
50: 전자소자
60: 제2 절연층
70: 제3 절연층
100: 외부 패키지5: Carrier substrate
6: Release layer
10: first insulating layer
20: Embedded circuit pattern
26, 80: input/output pad
30: connection pad
32: Barrier metal layer
35: Conductive bonding layer
40: metal pin
50: Electronic device
60: second insulating layer
70: third insulating layer
100: External package

Claims (14)

제1 절연층;
상기 제1 절연층에 매립되고 상기 제1 절연층의 일면으로 노출되는 매립된 제1 회로패턴;
상기 매립된 제1 회로패턴의 제1 부분 상에 형성되며 상기 제1 절연층의 일면에서 돌출되게 형성된 접속 패드;
상기 접속 패드 상에 형성된 금속핀;
상기 매립된 제1 회로패턴의 제2 부분에 연결된 전자소자; 및
상기 접속 패드와 상기 매립된 제1 회로패턴의 상기 제1 부분 사이에 개재되고, 상기 제1 절연층의 상기 일면보다 돌출된 베리어 금속층을 포함하고,
상기 제1 부분의 상면 및 상기 제2 부분의 상면은 동일 평면 상에(coplanar) 있고,
상기 베리어 금속층의 하면과 상기 제1 부분의 상기 상면이 접촉된 제1 경계면은 상기 베리어 금속층의 상면과 상기 접속 패드가 접촉된 제2 경계면의 폭보다 작은 폭을 갖는 전자소자 패키지.
first insulating layer;
a buried first circuit pattern buried in the first insulating layer and exposed to one surface of the first insulating layer;
a connection pad formed on a first portion of the buried first circuit pattern and protruding from one surface of the first insulating layer;
a metal pin formed on the connection pad;
an electronic device connected to a second portion of the buried first circuit pattern; and
a barrier metal layer disposed between the connection pad and the first portion of the buried first circuit pattern and protruding from the one surface of the first insulating layer;
The top surface of the first part and the top surface of the second part are coplanar,
A first boundary surface where the lower surface of the barrier metal layer is in contact with the upper surface of the first portion has a width smaller than a width of a second boundary surface where the upper surface of the barrier metal layer is in contact with the connection pad.
 제1항에 있어서,
상기 전자소자는 상기 제1 절연층의 상기 일면에 배치되고,
상기 금속핀 및 상기 전자소자를 매립하도록 상기 제1 절연층의 상기 일면에 적층된 제2 절연층을 더 포함하는 전자소자 패키지.
According to paragraph 1,
The electronic device is disposed on the one surface of the first insulating layer,
An electronic device package further comprising a second insulating layer laminated on one surface of the first insulating layer to bury the metal pin and the electronic device.
 제2항에 있어서,
상기 제2 절연층에 적층된 제3 절연층; 및
상기 제3 절연층에 형성되며 상기 금속핀과 연결된 제2 회로패턴을 더 포함하는 전자소자 패키지.
According to paragraph 2,
a third insulating layer laminated on the second insulating layer; and
An electronic device package further comprising a second circuit pattern formed on the third insulating layer and connected to the metal pin.
 제3항에 있어서,
상기 제3 절연층 상에 배치되며, 상기 제3 절연층의 상기 제2 회로패턴에 연결되는 제3 회로패턴을 구비한 회로기판을 더 포함하는 전자소자 패키지.
According to paragraph 3,
The electronic device package further includes a circuit board disposed on the third insulating layer and having a third circuit pattern connected to the second circuit pattern of the third insulating layer.
 제1항에 있어서,
상기 전자소자와 연결된 재배선 회로패턴을 더 포함하는 전자소자 패키지.
According to paragraph 1,
An electronic device package further comprising a redistribution circuit pattern connected to the electronic device.
 제1항에 있어서,
상기 접속 패드와 상기 금속핀 사이에 개재된 도전성 결합층을 더 포함하는 전자소자 패키지.
According to paragraph 1,
An electronic device package further comprising a conductive bonding layer interposed between the connection pad and the metal pin.
 삭제delete 삭제delete 제1 절연층;
상기 제1 절연층에 매립되고 상기 제1 절연층의 일면으로 노출된 매립된 회로패턴;
상기 매립된 회로패턴 상에 형성되며 상기 제1 절연층의 일면에서 돌출되게 형성된 접속 패드;
상기 접속 패드 상에 형성된 금속핀; 및
상기 접속 패드와 상기 매립된 제1 회로패턴 사이에 개재되고, 상기 제1 절연층의 상기 일면보다 돌출된 베리어 금속층을 포함하고,
상기 베리어 금속층의 하면과 상기 매립된 제1 회로패턴의 상면이 접촉된 제1 경계면은 상기 베리어 금속층의 상면과 상기 접속 패드가 접촉된 제2 경계면의 폭보다 작은 폭을 갖는 인쇄회로기판.
first insulating layer;
a buried circuit pattern buried in the first insulating layer and exposed to one surface of the first insulating layer;
a connection pad formed on the buried circuit pattern and protruding from one surface of the first insulating layer;
a metal pin formed on the connection pad; and
A barrier metal layer interposed between the connection pad and the buried first circuit pattern and protruding from the one surface of the first insulating layer,
A printed circuit board wherein a first boundary surface where the lower surface of the barrier metal layer is in contact with the upper surface of the buried first circuit pattern has a width smaller than a width of a second boundary surface where the upper surface of the barrier metal layer is in contact with the connection pad.
 제9항에 있어서,
상기 접속 패드와 상기 금속핀 사이에 개재된 도전성 결합층을 더 포함하는 인쇄회로기판.

According to clause 9,
A printed circuit board further comprising a conductive bonding layer interposed between the connection pad and the metal pin.

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