KR102477977B1 - Display device - Google Patents

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Abstract

본 발명의 표시 장치는 제1 제어 신호 및 제2 제어 신호에 따라 데이터 신호에 대응하는 휘도로 발광하는 화소; 상기 제1 제어 신호를 공급하는 제1 제어 라인과 연결된 제1 제어 패드; 상기 제2 제어 신호를 공급하는 제2 제어 라인과 연결된 제2 제어 패드; 및 상기 제1 제어 패드 및 상기 제2 제어 패드의 사이에 위치하고, 상기 제1 제어 신호 및 상기 제2 제어 신호의 사이 전압 레벨, 상기 제1 제어 신호의 전압 레벨, 및 상기 제2 제어 신호의 전압 레벨 중 하나에 해당하는 전압 레벨을 갖는 제1 더미 신호가 인가되는 제1 더미 패드를 포함한다.A display device of the present invention includes pixels that emit light with a luminance corresponding to a data signal according to a first control signal and a second control signal; a first control pad connected to a first control line supplying the first control signal; a second control pad connected to a second control line supplying the second control signal; And located between the first control pad and the second control pad, a voltage level between the first control signal and the second control signal, a voltage level of the first control signal, and a voltage of the second control signal and a first dummy pad to which a first dummy signal having a voltage level corresponding to one of the levels is applied.

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.The present invention relates to a display device.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.As information technology develops, the importance of a display device as a connection medium between a user and information is being highlighted. In response to this, the use of display devices such as a liquid crystal display device, an organic light emitting display device, and a plasma display device is increasing.

이러한 표시 장치를 구동하기 위해서는 다양한 신호들이 필요하며, 이러한 신호들은 주로 표시 장치의 패드 영역에 밀집된 패드들을 통해서 표시 장치로 입력된다. 이때, 인접한 패드들에 입력되는 신호들의 전자기적 간섭이 문제된다.Various signals are required to drive such a display device, and these signals are mainly input to the display device through pads densely packed in a pad area of the display device. At this time, electromagnetic interference of signals input to adjacent pads becomes a problem.

해결하고자 하는 기술적 과제는, 인접한 패드들에 입력되는 신호들의 전자기적 간섭을 완화하고, 금속 입자들의 마이그레이션에 의한 인접한 패드들의 쇼트를 방지할 수 있는 표시 장치를 제공하는 데 있다.A technical problem to be solved is to provide a display device capable of mitigating electromagnetic interference of signals input to adjacent pads and preventing shorting of adjacent pads due to migration of metal particles.

본 발명의 한 실시예에 따른 표시 장치는, 제1 제어 신호 및 제2 제어 신호에 따라 데이터 신호에 대응하는 휘도로 발광하는 화소; 상기 제1 제어 신호를 공급하는 제1 제어 라인과 연결된 제1 제어 패드; 상기 제2 제어 신호를 공급하는 제2 제어 라인과 연결된 제2 제어 패드; 및 상기 제1 제어 패드 및 상기 제2 제어 패드의 사이에 위치하고, 상기 제1 제어 신호 및 상기 제2 제어 신호의 사이 전압 레벨, 상기 제1 제어 신호의 전압 레벨, 및 상기 제2 제어 신호의 전압 레벨 중 하나에 해당하는 전압 레벨을 갖는 제1 더미 신호가 인가되는 제1 더미 패드를 포함한다.A display device according to an exemplary embodiment of the present invention includes pixels that emit light with a luminance corresponding to a data signal according to a first control signal and a second control signal; a first control pad connected to a first control line supplying the first control signal; a second control pad connected to a second control line supplying the second control signal; And located between the first control pad and the second control pad, a voltage level between the first control signal and the second control signal, a voltage level of the first control signal, and a voltage of the second control signal and a first dummy pad to which a first dummy signal having a voltage level corresponding to one of the levels is applied.

상기 제1 더미 신호의 전압 레벨은 상기 제1 제어 신호 및 상기 제2 제어 신호의 평균 전압 레벨일 수 있다.A voltage level of the first dummy signal may be an average voltage level of the first control signal and the second control signal.

상기 제1 더미 신호의 전압 레벨은 상기 제1 제어 신호 및 상기 제2 제어 신호 중 적어도 하나의 전압 레벨이 변경되는 경우에 변경될 수 있다.A voltage level of the first dummy signal may be changed when a voltage level of at least one of the first control signal and the second control signal is changed.

상기 표시 장치는, 상기 제1 더미 패드 및 상기 제2 제어 패드의 사이에 위치하고, 상기 제1 제어 신호 및 상기 제2 제어 신호의 사이 전압 레벨, 상기 제1 제어 신호의 전압 레벨, 및 상기 제2 제어 신호의 전압 레벨 중 하나에 해당하는 전압 레벨을 갖는 제2 더미 신호가 인가되는 제2 더미 패드를 더 포함할 수 있다.The display device is disposed between the first dummy pad and the second control pad, and includes a voltage level between the first control signal and the second control signal, a voltage level of the first control signal, and a voltage level of the second control signal. It may further include a second dummy pad to which a second dummy signal having a voltage level corresponding to one of the voltage levels of the control signal is applied.

상기 제1 제어 신호와 상기 제2 제어 신호의 전압 레벨이 서로 동일할 때, 상기 제1 더미 신호와 상기 제2 더미 신호는 전압 레벨이 서로 동일할 수 있다.When voltage levels of the first control signal and the second control signal are equal to each other, voltage levels of the first dummy signal and the second dummy signal may be equal to each other.

상기 제1 제어 신호의 전압 레벨이 상기 제2 제어 신호의 전압 레벨보다 클 때, 상기 제1 더미 신호의 전압 레벨은 상기 제2 더미 신호의 전압 레벨보다 클 수 있다.When the voltage level of the first control signal is greater than the voltage level of the second control signal, the voltage level of the first dummy signal may be greater than that of the second dummy signal.

상기 제2 제어 신호의 전압 레벨이 상기 제1 제어 신호의 전압 레벨보다 클 때, 상기 제2 더미 신호의 전압 레벨은 상기 제1 더미 신호의 전압 레벨보다 클 수 있다.When the voltage level of the second control signal is greater than the voltage level of the first control signal, the voltage level of the second dummy signal may be greater than that of the first dummy signal.

상기 표시 장치는, 상기 제1 더미 패드에 연결되고, 상기 제1 제어 라인 및 상기 제2 제어 라인 사이에 위치하는 제1 더미 라인을 더 포함할 수 있다.The display device may further include a first dummy line connected to the first dummy pad and positioned between the first control line and the second control line.

상기 표시 장치는, 상기 화소가 위치한 표시 영역; 상기 표시 영역을 둘러싸는 비표시 영역; 상기 제1 제어 패드, 상기 제2 제어 패드, 및 상기 제1 더미 패드가 위치한 패드 영역; 및 상기 비표시 영역과 상기 패드 영역 사이에 위치한 배선 영역을 더 포함하고, 상기 제1 제어 라인 및 상기 제2 제어 라인은 상기 패드 영역, 상기 배선 영역, 및 상기 비표시 영역에 위치하고, 상기 제1 더미 라인은 상기 패드 영역 및 상기 배선 영역에 위치할 수 있다.The display device may include a display area in which the pixel is located; a non-display area surrounding the display area; a pad region in which the first control pad, the second control pad, and the first dummy pad are located; and a wiring area positioned between the non-display area and the pad area, wherein the first control line and the second control line are positioned in the pad area, the wiring area, and the non-display area, and the first control line and the second control line are positioned in the pad area, the wiring area, and the non-display area. A dummy line may be positioned in the pad area and the wiring area.

상기 표시 장치는 상기 화소에 상기 데이터 신호의 입력 여부를 결정하는 주사 신호를 공급하는 주사 구동부를 더 포함하고, 상기 제1 제어 라인은 상기 주사 구동부에 연결될 수 있다.The display device may further include a scan driver supplying a scan signal for determining whether the data signal is input to the pixel, and the first control line may be connected to the scan driver.

상기 제2 제어 라인은 상기 주사 구동부에 연결될 수 있다.The second control line may be connected to the scan driver.

상기 표시 장치는 상기 화소의 발광 시작 시점 및 발광 종료 시점을 결정하는 발광제어 신호를 공급하는 발광제어 구동부를 더 포함하고, 상기 제2 제어 라인은 상기 발광제어 구동부에 연결될 수 있다.The display device may further include an emission control driver supplying an emission control signal for determining emission start and emission end times of the pixel, and the second control line may be connected to the emission control driver.

본 발명의 한 실시예에 따른 표시 장치는, 화소가 위치한 표시 영역; 상기 표시 영역을 둘러싸는 비표시 영역; 제1 제어 패드, 제2 제어 패드, 및 제1 더미 패드가 위치한 패드 영역; 및 상기 비표시 영역과 상기 패드 영역 사이에 위치한 배선 영역을 포함하고, 상기 제1 제어 패드로부터 연장되는 제1 제어 라인 및 상기 제2 제어 패드로부터 연장되는 제2 제어 라인은 상기 패드 영역, 상기 배선 영역, 및 상기 비표시 영역에 위치하고, 상기 제1 더미 패드로부터 연장되며 상기 제1 제어 라인 및 상기 제2 제어 라인 사이에 위치한 제1 더미 라인은 상기 패드 영역 및 상기 배선 영역에 위치한다.A display device according to an exemplary embodiment of the present invention includes a display area in which a pixel is located; a non-display area surrounding the display area; a pad region in which a first control pad, a second control pad, and a first dummy pad are located; and a wiring area positioned between the non-display area and the pad area, wherein a first control line extending from the first control pad and a second control line extending from the second control pad may include the pad area, the wiring A first dummy line located in the non-display area, extending from the first dummy pad, and located between the first control line and the second control line is located in the pad area and the wiring area.

상기 표시 장치는, 상기 비표시 영역에 위치하고, 주사 라인을 통해 상기 화소와 연결된 주사 구동부를 더 포함하고, 상기 제1 제어 라인은 상기 주사 구동부에 연결될 수 있다.The display device may further include a scan driver located in the non-display area and connected to the pixel through a scan line, and the first control line may be connected to the scan driver.

상기 제2 제어 라인은 상기 주사 구동부에 연결될 수 있다.The second control line may be connected to the scan driver.

상기 표시 장치는, 상기 비표시 영역에 위치하고, 발광제어 라인을 통해 상기 화소와 연결된 발광제어 구동부를 더 포함하고, 상기 제2 제어 라인은 상기 발광제어 구동부에 연결될 수 있다.The display device may further include an emission control driver located in the non-display area and connected to the pixel through an emission control line, and the second control line may be connected to the emission control driver.

상기 표시 장치는 상기 제1 더미 패드 및 상기 제2 제어 패드 사이에 위치하는 제2 더미 패드를 더 포함할 수 있다.The display device may further include a second dummy pad positioned between the first dummy pad and the second control pad.

상기 표시 장치는 상기 제2 더미 패드로부터 연장되는 제2 더미 라인을 더 포함할 수 있다.The display device may further include a second dummy line extending from the second dummy pad.

본 발명에 따른 표시 장치는 인접한 패드들에 입력되는 신호들의 전자기적 간섭을 완화하고, 금속 입자들의 마이그레이션에 의한 인접한 패드들의 쇼트를 방지할 수 있다.The display device according to the present invention can mitigate electromagnetic interference of signals input to adjacent pads and prevent adjacent pads from shorting due to migration of metal particles.

도 1 및 도 2는 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 패드들을 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 표시 장치의 전기적 구조를 설명하기 위한 도면이다.
도 5는 본 발명의 한 실시예에 따른 제1 발광제어 구동부를 설명하기 위한 도면이다.
도 6은 제1 발광제어 구동부의 구동 방법을 설명하기 위한 도면이다.
도 7은 제1 발광제어 구동부와 관련된 패드들의 전압 레벨을 설명하기 위한 도면이다.
도 8은 본 발명의 한 실시예에 따른 제1 주사 구동부를 설명하기 위한 도면이다.
도 9는 제1 주사 구동부의 구동 방법을 설명하기 위한 도면이다.
도 10은 제1 주사 구동부와 관련된 패드들의 전압 레벨을 설명하기 위한 도면이다.
도 11은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 12는 본 발명의 한 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 패드들을 설명하기 위한 도면이다.
도 14는 도 13의 패드들 중 제1 발광제어 구동부와 관련된 패드들의 전압 레벨을 설명하기 위한 도면이다.
도 15는 도 13의 패드들 중 제1 주사 구동부와 관련된 패드들의 전압 레벨을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 17은 도 16의 실시예에 따른 패드들을 설명하기 위한 도면이다.1 and 2 are diagrams for explaining a display device according to an exemplary embodiment of the present invention.
3 is a diagram for explaining pads according to an embodiment of the present invention.
4 is a diagram for explaining an electrical structure of a display device according to an exemplary embodiment of the present invention.
5 is a diagram for explaining a first emission control driver according to an embodiment of the present invention.
6 is a diagram for explaining a method of driving a first emission control driver.
7 is a diagram for explaining voltage levels of pads related to the first emission control driver.
8 is a diagram for explaining a first scan driver according to an embodiment of the present invention.
9 is a diagram for explaining a method of driving a first scan driver.
10 is a diagram for explaining voltage levels of pads related to the first scan driver.
11 is a diagram for explaining a pixel according to an exemplary embodiment of the present invention.
12 is a diagram for explaining a method of driving a pixel according to an exemplary embodiment of the present invention.
13 is a diagram for explaining pads according to another embodiment of the present invention.
FIG. 14 is a diagram for explaining voltage levels of pads related to the first emission control driver among the pads of FIG. 13 .
FIG. 15 is a diagram for explaining voltage levels of pads related to the first scan driver among the pads of FIG. 13 .
16 is a diagram for explaining a display device according to another exemplary embodiment of the present invention.
FIG. 17 is a diagram for explaining pads according to the embodiment of FIG. 16 .

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.In order to clearly describe the present invention, parts irrelevant to the description are omitted, and the same reference numerals are assigned to the same or similar components throughout the specification. Therefore, the reference numerals described above can be used in other drawings as well.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.In addition, since the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, the present invention is not necessarily limited to the shown bar. In the drawing, the thickness may be exaggerated to clearly express various layers and regions.

도 1 및 도 2는 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.1 and 2 are diagrams for explaining a display device according to an exemplary embodiment of the present invention.

도 1 및 도 2를 참조하면, 본 발명의 한 실시예에 따른 표시 장치(9)는 표시 영역(DA), 비표시 영역(NDA), 및 부가 영역(ADA)을 포함할 수 있다. 구체적으로는 표시 장치(9)의 기판(SUB)이 각 영역을 포함할 수 있다.Referring to FIGS. 1 and 2 , a display device 9 according to an exemplary embodiment may include a display area DA, a non-display area NDA, and an additional area ADA. Specifically, the substrate SUB of the display device 9 may include each region.

표시 영역(DA)에는 화소(PXij)가 위치할 수 있다. 화소(PXij)는 제1 제어 신호 및 제2 제어 신호에 따라 데이터 신호에 대응하는 휘도로 발광할 수 있다. 실시예에 따라, 제1 제어 신호 및 제2 제어 신호는 화소(PXij)에 직접 인가되는 신호가 아닐 수 있다. 예를 들어, 제1 제어 신호 및 제2 제어 신호에 의해 생성되는 다른 제어 신호가 화소(PXij)에 인가될 수 있다. 이에 대한 다양한 실시예는 도 4 이하를 참조하여 후술한다.A pixel PXij may be positioned in the display area DA. The pixel PXij may emit light with a luminance corresponding to the data signal according to the first control signal and the second control signal. According to embodiments, the first control signal and the second control signal may not be signals directly applied to the pixel PXij. For example, another control signal generated by the first control signal and the second control signal may be applied to the pixel PXij. Various embodiments for this will be described later with reference to FIG. 4 or less.

비표시 영역(NDA)은 표시 영역(DA)을 둘러싸는 영역일 수 있다. 비표시 영역(NDA)에는 제1 주사 구동부(41) 및 제1 발광제어 구동부(51)가 위치할 수 있다. 실시예에 따라, 비표시 영역(NDA)에는 제2 주사 구동부(42) 및 제2 발광제어 구동부(52)가 더 위치할 수 있다.The non-display area NDA may be an area surrounding the display area DA. The first scan driver 41 and the first emission control driver 51 may be positioned in the non-display area NDA. Depending on the embodiment, the second scan driver 42 and the second emission control driver 52 may be further positioned in the non-display area NDA.

도 2에서는 제2 주사 구동부(42) 및 제2 발광제어 구동부(52)가 표시 영역(DA)으로부터 제2 방향(DR2)에 위치하고, 제1 주사 구동부(41) 및 제1 발광제어 구동부(51)가 표시 영역(DA)으로부터 제2 방향(DR2)의 반대 방향에 위치하는 것으로 도시되어 있다. 하지만 다른 실시예에서, 제1 주사 구동부(41), 제1 발광제어 구동부(51), 제2 주사 구동부(42), 및 제2 발광제어 구동부(52)의 위치는 제품에 따라 달리 선택될 수 있다.2 , the second scan driver 42 and the second light emission control driver 52 are located in the second direction DR2 from the display area DA, and the first scan driver 41 and the first light emission control driver 51 ) is shown as being located in a direction opposite to the second direction DR2 from the display area DA. However, in another embodiment, the positions of the first scan driver 41, the first light emission control driver 51, the second scan driver 42, and the second light emission control driver 52 may be selected differently depending on the product. there is.

제1 주사 구동부(41), 제1 발광제어 구동부(51), 제2 주사 구동부(42), 및 제2 발광제어 구동부(52)는 화소(PXij) 형성 시에 함께 형성되어 기판(SUB)에 실장될 수 있다. 다른 실시예에서, 제1 주사 구동부(41), 제1 발광제어 구동부(51), 제2 주사 구동부(42), 및 제2 발광제어 구동부(52)는 별도의 칩에 형성되어 칩-온-글라스(chip-on-glass), 칩-온-플라스틱(chip-on-plastic), 칩-온-필름(chip-on-film) 등의 형태로 기판(SUB)에 제공될 수도 있다.The first scan driver 41, the first light emission control driver 51, the second scan driver 42, and the second light emission control driver 52 are formed together when the pixel PXij is formed, and are formed on the substrate SUB. can be mounted. In another embodiment, the first scan driver 41, the first light emission control driver 51, the second scan driver 42, and the second light emission control driver 52 are formed on separate chips and chip-on- It may be provided to the substrate SUB in a form of glass, chip-on-plastic, or chip-on-film.

부가 영역(ADA)은 비표시 영역(NDA)으로부터 돌출된 영역일 수 있다. 부가 영역(ADA)은 패드 영역(PDA)을 포함할 수 있다.The additional area ADA may protrude from the non-display area NDA. The additional area ADA may include a pad area PDA.

패드 영역(PDA)에는 패드들이 위치할 수 있다. 패드들은 제1 제어 패드(PA), 제2 제어 패드(P2), 및 제1 더미 패드(DP)를 포함할 수 있다. 제1 더미 패드(DP)는 제1 제어 패드(PA) 및 제2 제어 패드(P2) 사이에 위치할 수 있다. 패드들의 전부 또는 일부는 드라이버-IC(driver-IC)와 연결될 수 있다. 드라이버-IC는 칩-온-글라스, 칩-온-플라스틱, 칩-온-필름 등의 형태로 제공되어 패드들과 연결될 수 있다. 이때, 이방 도전성 필름(anisotropic conductive film, ACF) 등을 이용하여 드라이버-IC와 패드들이 연결될 수 있다.Pads may be positioned in the pad area PDA. The pads may include a first control pad PA, a second control pad P2, and a first dummy pad DP. The first dummy pad DP may be positioned between the first control pad PA and the second control pad P2. All or some of the pads may be connected to a driver-IC. The driver-IC may be provided in the form of chip-on-glass, chip-on-plastic, or chip-on-film, and may be connected to pads. At this time, the driver-IC and the pads may be connected using an anisotropic conductive film (ACF) or the like.

비표시 영역(NDA)과 패선 영역(PDA)의 사이 영역을 배선 영역으로 정의할 수 있다. 배선 영역에는 다수의 배선들이 위치할 수 있다. 이때 다수의 배선들은 제1 제어 패드(P1)로부터 연장되는 제1 제어 라인(L1) 및 제2 제어 패드(P2)로부터 연장되는 제2 제어 라인(L2)을 포함할 수 있다.An area between the non-display area NDA and the dotted line area PDA may be defined as a wiring area. A plurality of wires may be located in the wiring area. In this case, the plurality of wires may include a first control line L1 extending from the first control pad P1 and a second control line L2 extending from the second control pad P2.

기판(SUB)은 유리, 고분자, 금속 등의 다양한 재료로 이루어질 수 있다. 기판(SUB)은 적용 제품에 따라, 리지드(rigid)한 기판과 플렉서블(flexible)한 기판 중 하나로 선택될 수 있다. 기판(SUB)이 고분자 유기물을 포함하도록 구성되는 경우, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 등으로 구성될 수 있다. 반면 기판(SUB)은 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic)으로 이루어질 수도 있다.The substrate SUB may be made of various materials such as glass, polymer, and metal. The substrate SUB may be selected from among a rigid substrate and a flexible substrate according to an applied product. When the substrate (SUB) is configured to include a polymeric organic material, the substrate (SUB) is polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, poly Polyacrylate, polyetherimide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide , polycarbonate, triacetate cellulose, cellulose acetate propionate, and the like. On the other hand, the substrate SUB may be made of fiber glass reinforced plastic (FRP).

도 1 및 도 2에서는 기판(SUB)이 플렉서블한 경우를 도시하고 있다. 이때, 표시 장치(9)를 모듈에 실장함에 있어서, 공간적 활용도를 높이기 위해서 부가 영역(ADA)은 벤딩 영역(BA) 및 플랫 영역(FA2)을 포함할 수 있다. 이때, 플랫 영역(FA2)은 패드 영역(PDA)을 포함할 수 있고, 벤딩 영역(BA)은 배선들만이 위치할 수 있다. 이때, 배선들(L1, L2, ...)은 벤딩 영역(BA)에서 벤딩 축(BAX)과 대략 수직한 방향인 제1 방향(DR1)으로 연장될 수 있다. 따라서, 벤딩 영역(BA)에서 발생하는 응력에도 배선들(L1, L2, ...)의 단선이 방지될 수 있다. 이러한 실시예에서, 표시 영역(DA) 및 비표시 영역(NDA)은 플랫 영역(FA1)에 해당할 수 있다. 따라서, 벤딩 축(BAX)에 따른 기판(SUB)의 벤딩 시에, 표시 영역(DA), 비표시 영역(NDA), 및 패드 영역(PDA)에 인가되는 응력은 벤딩 영역(BA)에 비해 무시할 수 있는 정도이다. 따라서, 각 영역(DA, NDA, PDA)에 위치하는 전기 소자의 파괴가 방지된다.1 and 2 show a case in which the substrate SUB is flexible. In this case, when the display device 9 is mounted on the module, the additional area ADA may include a bending area BA and a flat area FA2 in order to increase spatial utilization. In this case, the flat area FA2 may include the pad area PDA, and only wires may be located in the bending area BA. In this case, the wires L1 , L2 , ... may extend from the bending area BA in a first direction DR1 that is substantially perpendicular to the bending axis BAX. Accordingly, disconnection of the wires L1, L2, ... may be prevented even with stress generated in the bending area BA. In this embodiment, the display area DA and the non-display area NDA may correspond to the flat area FA1. Therefore, when the substrate SUB is bent along the bending axis BAX, stress applied to the display area DA, the non-display area NDA, and the pad area PDA is negligible compared to the bending area BA. to the extent that it can Accordingly, destruction of electric elements located in the respective regions DA, NDA, and PDA is prevented.

도 3은 본 발명의 한 실시예에 따른 패드들을 설명하기 위한 도면이다.3 is a diagram for explaining pads according to an embodiment of the present invention.

도 3은 도 2의 영역(IA)을 확대하여 도시한 도면이다. 영역(IA)에는 제어 라인들(CLK_E2, CLK_E1, FLM_E, CLK_S2a, CLK_S2b, FLM_S, CLK_S1a, CLK_S1b)과 연결된 제어 패드들(CLKP_E2, CLKP_E1, FLMP_E, CLKP_S2a, CLKP_S2b, FLMP_S, CLKP_S1a, CLKP_S1b) 및 더미 패드들(DP1, DP2, DP3, DP4, DP5)이 위치할 수 있다.FIG. 3 is an enlarged view of the area IA of FIG. 2 . In the region IA, control pads CLKP_E2, CLKP_E1, FLMP_E, CLKP_S2a, CLKP_S2b, FLMP_S, CLKP_S1a, and CLKP_S1b connected to the control lines CLK_E2, CLK_E1, FLM_E, CLK_S2a, CLK_S2b, FLM_S, CLK_S1a, and CLK_S1b, and dummy pads (DP1, DP2, DP3, DP4, DP5) may be located.

제어 라인(CLK_S2a) 및 제어 라인(CLK_S2b)은 동일한 전기적 노드인 제어 라인(CLK_S2)에 연결될 수 있다. 또한 제어 라인(CLK_S1a) 및 제어 라인(CLK_S1b)은 서로 동일한 전기적 노드인 제어 라인(CLK_S1)에 연결될 수 있다(도 8, 9 참조).The control line CLK_S2a and the control line CLK_S2b may be connected to the same electrical node, the control line CLK_S2. Also, the control line CLK_S1a and the control line CLK_S1b may be connected to the same electrical node as the control line CLK_S1 (see FIGS. 8 and 9 ).

도 2의 제1 제어 패드(P1), 제2 제어 패드(P2), 및 제1 더미 패드(DP)는 도 3에서 다음과 같이 대응될 수 있다. 제1 제어 패드(CLKP_E2) 및 제2 제어 패드(CLKP_E1) 사이에 제1 더미 패드(DP1)가 위치할 수 있다. 또한, 제1 제어 패드(CLKP_E1) 및 제2 제어 패드(FLMP_E) 사이에 제1 더미 패드(DP2)가 위치할 수 있다. 또한, 제1 제어 패드(FLMP_E) 및 제2 제어 패드(CLKP_S2a) 사이에 제1 더미 패드(DP3)가 위치할 수 있다. 또한, 제1 제어 패드(CLKP_S2b) 및 제2 제어 패드(FLMP_S) 사이에 제1 더미 패드(DP4)가 위치할 수 있다. 또한, 제1 제어 패드(FLMP_S) 및 제2 제어 패드(CLKP_S1a) 사이에 제1 더미 패드(DP5)가 위치할 수 있다.The first control pad P1 , the second control pad P2 , and the first dummy pad DP of FIG. 2 may correspond as follows in FIG. 3 . A first dummy pad DP1 may be positioned between the first control pad CLKP_E2 and the second control pad CLKP_E1. In addition, a first dummy pad DP2 may be positioned between the first control pad CLKP_E1 and the second control pad FLMP_E. In addition, a first dummy pad DP3 may be positioned between the first control pad FLMP_E and the second control pad CLKP_S2a. In addition, a first dummy pad DP4 may be positioned between the first control pad CLKP_S2b and the second control pad FLMP_S. In addition, a first dummy pad DP5 may be positioned between the first control pad FLMP_S and the second control pad CLKP_S1a.

도 4는 본 발명의 한 실시예에 따른 표시 장치의 전기적 구조를 설명하기 위한 도면이다.4 is a diagram for explaining an electrical structure of a display device according to an exemplary embodiment of the present invention.

도 4를 참조하면, 표시 장치(9)는 드라이버-IC(10), 제1 주사 구동부(41), 제1 발광제어 구동부(51), 및 표시 영역(DA)에 위치한 화소들(PX11~PXnm)을 포함할 수 있다. Referring to FIG. 4 , the display device 9 includes a driver-IC 10, a first scan driver 41, a first emission control driver 51, and pixels PX11 to PXnm located in the display area DA. ) may be included.

도 2에서 도시된 바와 같이, 실시예에 따라, 표시 장치(9)는 제2 주사 구동부(42), 제2 발광제어 구동부(52)를 더 포함할 수 있다. 이때, 제2 주사 구동부(42)는 제1 주사 구동부(41)와 동일한 기능을 수행하고, 제2 발광제어 구동부(52)는 제1 발광제어 구동부(51)와 동일한 기능을 수행할 수 있으므로, 중복된 설명은 생략한다.As shown in FIG. 2 , the display device 9 may further include a second scan driver 42 and a second emission control driver 52 according to exemplary embodiments. At this time, since the second scan driver 42 can perform the same function as the first scan driver 41 and the second light emission control driver 52 can perform the same function as the first light emission control driver 51, Redundant descriptions are omitted.

드라이버-IC(driver-IC, 10)는 타이밍 제어부(11) 및 데이터 구동부(12)를 포함할 수 있다. 제품에 따라, 다수의 데이터 구동부들이 필요한 경우, 다수의 드라이버-IC들 각각이 데이터 구동부를 포함하고, 타이밍 제어부는 다수의 드라이버-IC들을 제어하기 위해 별도로 존재할 수도 있다. 이하에서는 타이밍 제어부(11) 및 데이터 구동부(12)가 하나의 드라이버-IC(10)에 존재하는 경우로 가정하여 설명한다.The driver-IC (driver-IC) 10 may include a timing controller 11 and a data driver 12 . Depending on the product, when a plurality of data drivers are required, each of the plurality of driver-ICs includes a data driver, and a timing controller may separately exist to control the plurality of driver-ICs. Hereinafter, a case in which the timing controller 11 and the data driver 12 exist in one driver-IC 10 will be described.

타이밍 제어부(11)는 프로세서(예를 들어, application processor)로부터 공급되는 제어 신호 및 영상 신호를 표시 장치(9)의 사양(specification)에 맞게 변환하고, 데이터 구동부(12), 제1 주사 구동부(41), 및 제1 발광제어 구동부(51)로 필요한 제어 신호 및 영상 신호를 공급할 수 있다.The timing controller 11 converts a control signal and an image signal supplied from a processor (eg, application processor) according to the specifications of the display device 9, and the data driver 12 and the first scan driver ( 41), and necessary control signals and image signals can be supplied to the first emission control driver 51.

데이터 구동부(12)는 타이밍 제어부(11)로부터 제어 신호 및 영상 신호를 수신하여 데이터 라인들(D1~Dm)로 공급할 데이터 신호들을 생성할 수 있다. 화소행 단위로 생성된 데이터 신호들은 동시에 데이터 라인들(D1~Dm)로 인가될 수 있다.The data driver 12 may receive a control signal and an image signal from the timing controller 11 and generate data signals to be supplied to the data lines D1 to Dm. Data signals generated in units of pixel rows may be simultaneously applied to the data lines D1 to Dm.

제1 주사 구동부(41)는 타이밍 제어부(11)로부터 제어 신호를 수신하여 주사 라인들(S0~S(n+1))로 공급할 주사 신호들을 생성할 수 있다. 화소로의 데이터 신호의 입력 여부는 주사 신호의 전압 레벨에 의하여 결정될 수 있다. 이때, 타이밍 제어부(11)로부터 수신하는 제어 신호는 제1 제어 신호 및 제2 제어 신호 중 적어도 하나일 수 있다. 제1 주사 구동부(41)에 대해서는 도 8 및 9를 참조하여 더 상세히 후술한다.The first scan driver 41 may receive a control signal from the timing controller 11 and generate scan signals to be supplied to the scan lines S0 to S(n+1). Whether or not the data signal is input to the pixel may be determined by the voltage level of the scan signal. In this case, the control signal received from the timing controller 11 may be at least one of a first control signal and a second control signal. The first scan driver 41 will be described later in detail with reference to FIGS. 8 and 9 .

제1 발광제어 구동부(51)는 타이밍 제어부(11)로부터 제어 신호를 수신하여 발광제어 라인들(E1~En)로 공급할 발광제어 신호들을 생성할 수 있다. 화소의 발광 시작 시점 및 발광 종료 시점은 발광제어 신호의 전압 레벨에 의하여 결정될 수 있다. 이때. 타이밍 제어부(11)로부터 수신하는 제어 신호는 제1 제어 신호 및 제2 제어 신호 중 적어도 하나일 수 있다. 제1 발광제어 구동부(51)에 대해서는 도 5 및 6을 참조하여 더 상세히 후술한다.The first emission control driver 51 may receive a control signal from the timing controller 11 and generate emission control signals to be supplied to the emission control lines E1 to En. The start time and end time of light emission of a pixel may be determined by the voltage level of the light emission control signal. At this time. The control signal received from the timing controller 11 may be at least one of a first control signal and a second control signal. The first emission control driving unit 51 will be described later in detail with reference to FIGS. 5 and 6 .

각각의 화소들(PX11~PXnm)은 대응하는 데이터 라인(D1~Dm), 주사 라인(S0~S(n+1)), 및 발광제어 라인(E1~En)에 연결될 수 있다. 화소들(PX11~PXnm)은 전원 전압 라인(ELVDD, ELVSS) 및 초기화 라인(VINT)에 더 연결될 수 있다(도 11 참조). 각각의 화소들(PX11~PXnm)은 제1 제어 신호 및 제2 제어 신호에 따라 데이터 신호에 대응하는 휘도로 발광할 수 있다. 구체적으로는 제1 제어 신호 및 제2 제어 신호에 의해 제1 주사 구동부(41) 및 제1 발광제어 구동부(51) 중 적어도 하나가 제어되고, 제1 주사 구동부(41) 및 제1 발광제어 구동부(51)에서 생성되는 주사 신호 및 발광제어 신호에 따라 데이터 신호에 대응하는 휘도로 발광할 수 있다. 예시적인 화소(PXij)의 구동 방법은 도 11 및 도 12를 참조하여 후술한다.Each of the pixels PX11 to PXnm may be connected to corresponding data lines D1 to Dm, scan lines S0 to S(n+1), and emission control lines E1 to En. The pixels PX11 to PXnm may be further connected to the power supply voltage lines ELVDD and ELVSS and the initialization line VINT (see FIG. 11 ). Each of the pixels PX11 to PXnm may emit light with a luminance corresponding to the data signal according to the first control signal and the second control signal. Specifically, at least one of the first scan driver 41 and the first light emission control driver 51 is controlled by the first control signal and the second control signal, and the first scan driver 41 and the first light emission control driver 51 are controlled. According to the scan signal and the light emission control signal generated in step 51, light can be emitted with a luminance corresponding to the data signal. An exemplary driving method of the pixel PXij will be described later with reference to FIGS. 11 and 12 .

도 5는 본 발명의 한 실시예에 따른 제1 발광제어 구동부를 설명하기 위한 도면이다.5 is a diagram for explaining a first emission control driver according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 한 실시예에 따른 제1 발광제어 구동부(51)는 발광제어 스테이지들(STE1, STE2, ...)을 포함한다.Referring to FIG. 5 , the first light emission control driver 51 according to an embodiment of the present invention includes light emission control stages STE1, STE2, ....

발광제어 스테이지들(STE1, STE2, ...)은 이전 발광제어 스테이지로부터 출력된 이전 발광제어 신호에 기초하여 현재 발광제어 스테이지의 현재 발광제어 신호를 출력하는, 시프트 레지스터 형태로 구성될 수 있다. 다만, 첫 번째 발광제어 스테이지(STE1)는 이전 발광제어 신호를 수신할 수 없으므로, 발광제어 스타트 신호를 수신하여 구동될 수 있다. The light emission control stages STE1, STE2, ... may be configured in the form of a shift register that outputs a current light emission control signal of a current light emission control stage based on a previous light emission control signal output from a previous light emission control stage. However, since the first light emission control stage STE1 cannot receive the previous light emission control signal, it can be driven by receiving the light emission control start signal.

발광제어 스테이지들(STE1, STE2, ...)은 각각 제1 발광제어 클록 라인(CLK_E1), 제2 발광제어 클록 라인(CLK_E2), 고전압 라인(VGH), 저전압 라인(VGL)에 연결될 수 있다. 제1 발광제어 클록 라인(CLK_E1) 및 제2 발광제어 클록 라인(CLK_E2)은 순차적으로 교번하여 발광제어 스테이지들(STE1, STE2, ...)에 연결될 수 있다. 고전압 라인(VGH)에는 저전압 라인(VGL)보다 높은 전압이 인가될 수 있다. 발광제어 스테이지들(STE1, STE2, ...)은 고전압 라인(VGH) 또는 저전압 라인(VGL)을 대응하는 발광제어 라인들(E1, E2, ...)에 선택적으로 연결할 수 있다.The light emission control stages STE1, STE2, ... may be connected to a first light emission control clock line CLK_E1, a second light emission control clock line CLK_E2, a high voltage line VGH, and a low voltage line VGL, respectively. . The first light emission control clock line CLK_E1 and the second light emission control clock line CLK_E2 may be sequentially and alternately connected to the light emission control stages STE1, STE2, .... A higher voltage than that of the low voltage line VGL may be applied to the high voltage line VGH. The light emission control stages STE1 , STE2 , ... may selectively connect the high voltage line VGH or the low voltage line VGL to the corresponding light emission control lines E1 , E2 , ....

발광제어 스테이지들(STE1, STE2, ...)의 내부 구성은 실질적으로 동일하므로, 이하에서는 발광제어 스테이지(STE1)를 예로 들어 설명한다.Since the internal configurations of the light emission control stages STE1, STE2, ... are substantially the same, the light emission control stage STE1 will be described as an example below.

발광제어 스테이지(STE1)는 발광제어 트랜지스터들(TE1, TE2, TE3, TE4, TE5, TE6, TE7, TE8, TE9, TE10, TE11, TE12) 및 커패시터들(CE1, CE2, CE3)을 포함할 수 있다. The emission control stage STE1 may include emission control transistors TE1, TE2, TE3, TE4, TE5, TE6, TE7, TE8, TE9, TE10, TE11, and TE12 and capacitors CE1, CE2, and CE3. there is.

이하에서 트랜지스터들이 일괄적으로 P타입으로 설명되지만, 당업자라면 필요에 따라 N타입 트랜지스터들을 사용할 수도 있을 것이다. P타입 트랜지스터란 게이트 단자와 소스 단자 간의 전압 차가 음의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. N타입 트랜지스터란 게이트 단자와 소스 단자 간의 전압 차가 양의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.Although transistors are collectively described as P-type hereinafter, those skilled in the art may use N-type transistors as needed. A P-type transistor collectively refers to a transistor in which an amount of current conducted increases when a voltage difference between a gate terminal and a source terminal increases in a negative direction. An N-type transistor collectively refers to a transistor in which an amount of current conducted increases when a voltage difference between a gate terminal and a source terminal increases in a positive direction. The transistor may be configured in various forms such as a thin film transistor (TFT), a field effect transistor (FET), and a bipolar junction transistor (BJT).

제1 발광제어 트랜지스터(TE1)는 일전극이 고전압 라인(VGH)에 연결되고, 타전극이 발광제어 라인(E1)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.The first light emission control transistor TE1 may have one electrode connected to the high voltage line VGH, another electrode connected to the light emission control line E1, and a gate electrode connected to the first node N1.

제2 발광제어 트랜지스터(TE2)는 일전극이 발광제어 라인(E1)에 연결되고, 타전극이 저전압 라인(VGL)에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다.The second light emission control transistor TE2 may have one electrode connected to the light emission control line E1, another electrode connected to the low voltage line VGL, and a gate electrode connected to the second node N2.

제3 발광제어 트랜지스터(TE3)는 일전극이 고전압 라인(VGH)에 연결되고, 타전극이 제1 노드(N1)에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다.The third light emission control transistor TE3 may have one electrode connected to the high voltage line VGH, another electrode connected to the first node N1, and a gate electrode connected to the second node N2.

제4 발광제어 트랜지스터(TE4)는 일전극이 제1 노드(N1)에 연결되고, 타전극이 제5 발광제어 트랜지스터(TE5)의 일전극에 연결되고, 게이트 전극이 제1 발광제어 클록 라인(CLK_E1)에 연결될 수 있다.The fourth light emission control transistor TE4 has one electrode connected to the first node N1, another electrode connected to one electrode of the fifth light emission control transistor TE5, and a gate electrode connected to the first light emission control clock line ( CLK_E1).

제5 발광제어 트랜지스터(TE5)는 일전극이 제4 발광제어 트랜지스터(TE4)의 타전극에 연결되고, 타전극이 제1 발광제어 클록 라인(CLK_E1)에 연결되고, 게이트 전극이 제5 노드(N5)에 연결될 수 있다.The fifth light emission control transistor TE5 has one electrode connected to the other electrode of the fourth light emission control transistor TE4, another electrode connected to the first light emission control clock line CLK_E1, and a gate electrode connected to a fifth node ( N5) can be connected.

제6 발광제어 트랜지스터(TE6)는 일전극이 제5 노드(N5)에 연결되고, 타전극이 제3 노드(N3)에 연결되고, 게이트 전극이 저전압 라인(VGL)에 연결될 수 있다.The sixth light emission control transistor TE6 may have one electrode connected to the fifth node N5, another electrode connected to the third node N3, and a gate electrode connected to the low voltage line VGL.

제7 발광제어 트랜지스터(TE7)는 일전극이 제2 노드(N2)에 연결되고, 타전극이 제4 노드(N4)에 연결되고, 게이트 전극이 저전압 라인(VGL)에 연결될 수 있다.The seventh light emission control transistor TE7 may have one electrode connected to the second node N2, another electrode connected to the fourth node N4, and a gate electrode connected to the low voltage line VGL.

제8 발광제어 트랜지스터(TE8)는 일전극이 고전압 라인(VGH)에 연결되고, 타전극이 제9 발광제어 트랜지스터(TE9)의 일전극에 연결되고, 게이트 전극이 제5 노드(N5)에 연결될 수 있다.The eighth light emission control transistor TE8 has one electrode connected to the high voltage line VGH, another electrode connected to one electrode of the ninth light emission control transistor TE9, and a gate electrode connected to the fifth node N5. can

제9 발광제어 트랜지스터(TE9)는 일전극이 제8 발광제어 트랜지스터(TE8)의 타전극에 연결되고, 타전극이 제4 노드(N4)에 연결되고, 게이트 전극이 제1 발광제어 클록 라인(CLK_E1)에 연결될 수 있다.The ninth light emission control transistor TE9 has one electrode connected to the other electrode of the eighth light emission control transistor TE8, the other electrode connected to the fourth node N4, and a gate electrode connected to the first light emission control clock line ( CLK_E1).

제10 발광제어 트랜지스터(TE10)는 일전극이 제3 노드(N3)에 연결되고, 타전극이 제2 발광제어 클록 라인(CLK_E2)에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.The tenth light emission control transistor TE10 may have one electrode connected to the third node N3, another electrode connected to the second light emission control clock line CLK_E2, and a gate electrode connected to the fourth node N4. there is.

제11 발광제어 트랜지스터(TE11)는 일전극이 제3 노드(N3)에 연결되고, 타전극이 저전압 라인(VGL)에 연결되고, 게이트 전극이 제2 발광제어 클록 라인(CLK_E2)에 연결될 수 있다.The eleventh light emission control transistor TE11 has one electrode connected to the third node N3, another electrode connected to the low voltage line VGL, and a gate electrode connected to the second light emission control clock line CLK_E2. .

제12 발광제어 트랜지스터(TE12)는 일전극이 제4 노드(N4)에 연결되고, 타전극이 발광제어 스타트 라인(FLM_E)에 연결되고, 게이트 전극이 제2 발광제어 클록 라인(CLK_E2)에 연결될 수 있다.The twelfth light emission control transistor TE12 has one electrode connected to the fourth node N4, another electrode connected to the light emission control start line FLM_E, and a gate electrode connected to the second light emission control clock line CLK_E2. can

커패시터(CE1)는 일전극이 고전압 라인(VGH)에 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다.The capacitor CE1 may have one electrode connected to the high voltage line VGH and another electrode connected to the first node N1.

커패시터(CE2)는 일전극이 제4 발광제어 트랜지스터(TE4)의 타전극에 연결되고, 타전극이 제5 노드(N5)에 연결될 수 있다.Capacitor CE2 may have one electrode connected to the other electrode of the fourth light emission control transistor TE4 and another electrode connected to the fifth node N5.

커패시터(CE3)는 일전극이 제2 노드(N2)에 연결되고, 타전극이 제1 발광제어 클록 라인(CLK_E1)에 연결될 수 있다.Capacitor CE3 may have one electrode connected to the second node N2 and another electrode connected to the first emission control clock line CLK_E1.

도 6은 제1 발광제어 구동부의 구동 방법을 설명하기 위한 도면이다.6 is a diagram for explaining a method of driving a first emission control driver.

이하에서, 발광제어 스타트 라인(FLM_E)에 인가된 신호를 발광제어 스타트 신호, 제1 발광제어 클록 라인(CLK_E1)에 인가된 신호를 제1 발광제어 클록 신호, 제2 발광제어 클록 라인(CLK_E2)에 인가된 신호를 제2 발광제어 클록 신호, 제1 발광제어 라인(E1)에 인가된 신호를 제1 발광제어 신호, 제2 발광제어 라인(E2)에 인가된 신호를 제2 발광제어 신호라고 한다. 도 6에서는 각 신호의 전압 레벨이 도시된다. 도 6을 설명함에 있어서 각 신호의 전압 레벨은 로우 레벨(low level) 또는 하이 레벨(high level) 중 하나로 설명한다.Hereinafter, the signal applied to the emission control start line FLM_E is referred to as the emission control start signal, and the signal applied to the first emission control clock line CLK_E1 is referred to as the first emission control clock signal and the second emission control clock line CLK_E2. The signal applied to the second light emission control clock signal, the signal applied to the first light emission control line E1 is called the first light emission control signal, and the signal applied to the second light emission control line E2 is called the second light emission control signal. do. 6 shows the voltage level of each signal. In describing FIG. 6, the voltage level of each signal is described as either a low level or a high level.

도 6에서, 세로 점선들 간의 가로 간격은 1 수평 주기를 의미할 수 있다.In FIG. 6 , a horizontal interval between vertical dotted lines may mean one horizontal period.

시점(t1)에서, 제2 발광제어 클록 신호가 로우 레벨로 변경되며, 발광제어 스타트 신호는 로우 레벨을 유지하고, 제1 발광제어 클록 신호는 하이 레벨을 유지한다.At time point t1, the second light emission control clock signal is changed to a low level, the light emission control start signal maintains a low level, and the first light emission control clock signal maintains a high level.

이에 따라, 발광제어 트랜지스터들(TE2, TE3, TE5, TE6, TE7, TE8, TE10, TE11, TE12)은 턴온 상태이고, 발광제어 트랜지스터들(TE1, TE4, TE9)은 턴오프 상태가 된다. 턴온된 제2 발광제어 트랜지스터(TE2)를 통해서 저전압 라인(VGL)이 제1 발광제어 라인(E1)과 연결된다. 따라서, 제1 발광제어 라인(E1)에는 로우 레벨의 제1 발광제어 신호가 인가된다.Accordingly, the light emission control transistors TE2 , TE3 , TE5 , TE6 , TE7 , TE8 , TE10 , TE11 , and TE12 are turned on, and the light control transistors TE1 , TE4 , and TE9 are turned off. The low voltage line VGL is connected to the first light emission control line E1 through the turned-on second light emission control transistor TE2. Accordingly, the first light emission control signal of a low level is applied to the first light emission control line E1.

이후, 제2 발광제어 클록 신호가 하이 레벨로 변경되면, 커패시터(CE3)로 인해 제10 발광제어 트랜지스터(TE10)는 턴온 상태를 유지하고, 제3 노드(N3) 및 제5 노드(N5)에는 하이 레벨의 제2 발광제어 클록 신호가 인가된다.Thereafter, when the second light emission control clock signal is changed to a high level, the tenth light emission control transistor TE10 maintains a turned-on state due to the capacitor CE3, and the third node N3 and the fifth node N5 A second emission control clock signal of a high level is applied.

시점(t2)에서, 제1 발광제어 클록 신호가 로우 레벨로 변경되며, 발광제어 스타트 신호는 로우 레벨을 유지하고, 제2 발광제어 클록 신호는 하이 레벨을 유지한다.At time point t2, the first light emission control clock signal is changed to a low level, the light emission control start signal maintains a low level, and the second light emission control clock signal maintains a high level.

이에 따라, 발광제어 트랜지스터들(TE2, TE3, TE4, TE6, TE7, TE9, TE10)은 턴온 상태이고, 발광제어 트랜지스터들(TE1, TE5, TE8, TE11, TE12)은 턴오프 상태가 된다.Accordingly, the emission control transistors TE2 , TE3 , TE4 , TE6 , TE7 , TE9 , and TE10 are turned on, and the emission control transistors TE1 , TE5 , TE8 , TE11 , and TE12 are turned off.

이때, 제2 노드(N2)는 제1 발광제어 클록 라인(CLK_E1)과 커패시터(CE3)를 통한 용량성 결합으로 인해, 로우 레벨보다 더 낮은 레벨로 부스팅되게 된다. 따라서, 발광제어 트랜지스터들(TE2, TE3)의 구동 특성이 향상된다.At this time, the second node N2 is boosted to a level lower than the low level due to capacitive coupling through the first emission control clock line CLK_E1 and the capacitor CE3. Accordingly, driving characteristics of the emission control transistors TE2 and TE3 are improved.

이때, 제4 노드(N4)는 제7 발광제어 트랜지스터(TE7)를 통해서 제2 노드(N2)와 연결되므로, 제2 노드(N2)와 달리 부스팅에 의한 영향이 제한될 수 있다. 따라서, 제12 발광제어 트랜지스터(TE12)의 일전극과 타전극 사이의 전압차가 최소화되어, 제12 발광제어 트랜지스터(TE12)의 구동 특성이 변화하는 것을 방지할 수 있다.At this time, since the fourth node N4 is connected to the second node N2 through the seventh light emitting control transistor TE7, the effect of boosting may be limited unlike the second node N2. Accordingly, a voltage difference between one electrode and the other electrode of the twelfth light emission control transistor TE12 is minimized, thereby preventing a change in driving characteristics of the twelfth light emission control transistor TE12.

시점(t3)에서, 발광제어 스타트 신호는 하이 레벨로 변경되며, 제2 발광제어 클록 신호는 로우 레벨로 변경되며, 제1 발광제어 클록 신호는 하이 레벨을 유지한다.At time point t3, the light emission control start signal is changed to a high level, the second light emission control clock signal is changed to a low level, and the first light emission control clock signal is maintained at a high level.

이에 따라, 발광제어 트랜지스터들(TE5, TE6, TE7, TE8, TE11, TE12)은 턴온 상태이고, 발광제어 트랜지스터들(TE1, TE2, TE3, TE4, TE9, TE10)은 턴오프 상태가 된다. Accordingly, the light emission control transistors TE5, TE6, TE7, TE8, TE11, and TE12 are turned on, and the light control transistors TE1, TE2, TE3, TE4, TE9, and TE10 are turned off.

구체적으로, 턴온된 제12 발광제어 트랜지스터(TE12)를 통해서 하이 레벨의 발광제어 스타트 신호가 제2 노드(N2)에 인가되므로, 제2 발광제어 트랜지스터(TE2)는 턴오프된다. 또한, 커패시터(CE1)에 의해 제1 노드(N1)는 하이 레벨로 유지되므로, 제1 발광제어 트랜지스터(TE1) 또한 턴오프된다. 따라서, 플로팅(floating) 상태가된 제1 발광제어 라인(E1)에 의해 제1 발광제어 신호는 로우 레벨을 유지할 수 있다.Specifically, since the high-level emission control start signal is applied to the second node N2 through the turned-on twelfth emission control transistor TE12, the second emission control transistor TE2 is turned off. Also, since the first node N1 is maintained at a high level by the capacitor CE1, the first light emission control transistor TE1 is also turned off. Accordingly, the first light emission control signal may be maintained at a low level by the first light emission control line E1 in a floating state.

시점(t4)에서, 제1 발광제어 클록 신호가 로우 레벨로 변경되고, 발광제어 스타트 신호가 하이 레벨로 유지되고, 제2 발광제어 클록 신호가 하이 레벨로 유지된다.At time point t4, the first light emission control clock signal is changed to a low level, the light emission control start signal is maintained at a high level, and the second light emission control clock signal is maintained at a high level.

시점(t4) 이전에 커패시터(CE2)로 인해 제5 발광제어 트랜지스터(TE5)는 이미 턴온 상태이며, 시점(t4)에서 로우 레벨로 변경된 제1 발광제어 클록 신호에 의해 제5 노드(N5)는 로우 레벨보다 낮은 레벨로 부스팅될 수 있다. 따라서, 제8 발광제어 트랜지스터(TE8)의 구동 특성이 향상되며, 턴온 상태가 된다. 제9 발광제어 트랜지스터(TE9)는 제1 발광제어 클록 신호에 의해 턴온 상태가 된다. 따라서, 제2 노드(N2)는 고전압 라인(VGH)과 연결되어 턴오프 상태를 유지한다. 이때, 제1 노드(N1)에는 발광제어 트랜지스터들(TE5, TE4)을 통해 로우 레벨의 제1 발광제어 클록 신호가 인가되므로, 제1 발광제어 트랜지스터(TE1)가 턴온된다. 이에 따라, 제1 발광제어 라인(E1)은 고전압 라인(VGH)과 연결되고, 제1 발광제어 신호는 하이 레벨이 된다.Before the time t4, the fifth light emission control transistor TE5 is already turned on due to the capacitor CE2, and at the time t4, the fifth node N5 is turned on by the first light emission control clock signal changed to a low level. It may be boosted to a level lower than the low level. Accordingly, the driving characteristics of the eighth light emission control transistor TE8 are improved and turned on. The ninth light emission control transistor TE9 is turned on by the first light emission control clock signal. Accordingly, the second node N2 is connected to the high voltage line VGH and maintains a turned-off state. At this time, since the first low-level light emission control clock signal is applied to the first node N1 through the light emission control transistors TE5 and TE4, the first light emission control transistor TE1 is turned on. Accordingly, the first emission control line E1 is connected to the high voltage line VGH, and the first emission control signal becomes a high level.

이때, 제3 노드(N3)는 제6 발광제어 트랜지스터(TE6)를 통해서 제5 노드(N5)와 연결되므로, 제5 노드(N5)와 달리 부스팅에 의한 영향이 제한될 수 있다. 따라서, 제10 발광제어 트랜지스터(TE10)의 일전극과 타전극 사이의 전압차가 최소화되어, 제10 발광제어 트랜지스터(TE10)의 구동 특성이 변화하는 것을 방지할 수 있다.At this time, since the third node N3 is connected to the fifth node N5 through the sixth light emission control transistor TE6, the effect of boosting may be limited unlike the fifth node N5. Accordingly, a voltage difference between one electrode and the other electrode of the tenth light emission control transistor TE10 is minimized, and thus the driving characteristics of the tenth light emission control transistor TE10 may be prevented from changing.

시점(t5)에서, 발광제어 스타트 신호는 로우 레벨로 변경되고, 제2 발광제어 클록 신호는 로우 레벨로 변경되고, 제1 발광제어 클록 신호는 하이 레벨을 유지한다.At time t5, the light emission control start signal is changed to a low level, the second light emission control clock signal is changed to a low level, and the first light emission control clock signal is maintained at a high level.

따라서, 발광 트랜지스터들(TE12, TE7, TE2)이 턴온 상태가 되며, 저전압 라인(VGL)이 제1 발광제어 라인(E1)과 연결되므로, 로우 레벨의 제1 발광제어 신호가 출력된다.Accordingly, since the light emitting transistors TE12 , TE7 , and TE2 are turned on and the low voltage line VGL is connected to the first light emitting control line E1 , a low level first light emitting control signal is output.

도 7은 제1 발광제어 구동부와 관련된 패드들의 전압 레벨을 설명하기 위한 도면이다.7 is a diagram for explaining voltage levels of pads related to the first emission control driver.

제어 패드(FLMP_E)는 대응하는 제어 라인인 발광제어 스타트 라인(FLM_E)과 연결된다(도 3 참조). 따라서, 시점(t1~t5)에 따른 제어 패드(FLMP_E)의 전압 레벨은 도 6의 발광제어 스타트 라인(FLM_E)의 전압 레벨과 동일하다.The control pad FLMP_E is connected to a corresponding control line, the emission control start line FLM_E (see FIG. 3 ). Accordingly, the voltage level of the control pad FLMP_E according to the time points t1 to t5 is the same as the voltage level of the emission control start line FLM_E of FIG. 6 .

제어 패드(CLKP_E1)는 대응하는 제어 라인인 제1 발광제어 클록 라인(CLK_E1)과 연결된다(도 3 참조). 따라서, 시점(t1~t5)에 따른 제어 패드(CLKP_E1)의 전압 레벨은 도 6의 제1 발광제어 클록 라인(CLK_E1)의 전압 레벨과 동일하다.The control pad CLKP_E1 is connected to the corresponding control line, the first emission control clock line CLK_E1 (see FIG. 3 ). Accordingly, the voltage level of the control pad CLKP_E1 according to the time points t1 to t5 is the same as the voltage level of the first emission control clock line CLK_E1 of FIG. 6 .

제어 패드(CLKP_E2)는 대응하는 제어 라인인 제2 발광제어 클록 라인(CLK_E2)과 연결된다(도 3 참조). 따라서, 시점(t1~t5)에 따른 제어 패드(CLKP_E2)의 전압 레벨은 도 6의 제2 발광제어 클록 라인(CLK_E2)의 전압 레벨과 동일하다.The control pad CLKP_E2 is connected to the corresponding control line, the second emission control clock line CLK_E2 (see FIG. 3). Accordingly, the voltage level of the control pad CLKP_E2 according to the time points t1 to t5 is the same as the voltage level of the second emission control clock line CLK_E2 of FIG. 6 .

더미 패드(DP1)는 제어 패드(CLKP_E2) 및 제어 패드(CLKP_E1)의 사이에 위치하고, 제2 발광제어 클록 신호 및 제1 발광제어 클록 신호의 사이 전압 레벨, 제2 발광제어 클록 신호의 전압 레벨, 및 제1 발광제어 클록 신호의 전압 레벨 중 하나에 해당하는 전압 레벨을 갖는 더미 신호가 인가될 수 있다.The dummy pad DP1 is located between the control pad CLKP_E2 and the control pad CLKP_E1, the voltage level between the second light emission control clock signal and the first light emission control clock signal, the voltage level of the second light emission control clock signal, and a dummy signal having a voltage level corresponding to one of the voltage levels of the first emission control clock signal.

실시예에 따르면, 더미 패드(DP1)의 더미 신호의 전압 레벨은 제2 발광제어 클록 신호 및 제1 발광제어 클록 신호의 평균 전압 레벨일 수 있다.According to an embodiment, the voltage level of the dummy signal of the dummy pad DP1 may be an average voltage level of the second light emission control clock signal and the first light emission control clock signal.

또한 실시예에 따르면, 더미 패드(DP1)의 더미 신호의 전압 레벨은 제2 발광제어 클록 신호 및 제1 발광제어 클록 신호 중 적어도 하나의 전압 레벨이 변경되는 경우에 변경될 수 있다.Also, according to the embodiment, the voltage level of the dummy signal of the dummy pad DP1 may be changed when the voltage level of at least one of the second light emission control clock signal and the first light emission control clock signal is changed.

예를 들어, 시점(t1)에서, 제2 발광제어 클록 신호는 로우 레벨이고, 제1 발광제어 클록 신호는 하이 레벨이므로, 더미 패드(DP1)의 더미 신호는 그 평균에 해당하는 미들 레벨(middle level)을 가질 수 있다.For example, at time point t1, since the second light emission control clock signal is at a low level and the first light emission control clock signal is at a high level, the dummy signal of the dummy pad DP1 is at a middle level corresponding to the average. level) can be

시점(t2) 직전에, 제2 발광제어 클록 신호의 전압 레벨이 변경되므로, 더미 패드(DP1)의 더미 신호의 전압 레벨이 변경될 수 있다. 이때, 더미 패드(DP1)의 더미 신호는 하이 레벨의 제2 발광제어 클록 신호 및 하이 레벨의 제1 발광제어 클록 신호의 평균에 해당하는 하이 레벨을 가질 수 있다.Immediately before time t2, since the voltage level of the second emission control clock signal is changed, the voltage level of the dummy signal of the dummy pad DP1 may be changed. In this case, the dummy signal of the dummy pad DP1 may have a high level corresponding to an average of the high level second light emission control clock signal and the high level first light emission control clock signal.

시점(t2)에, 제1 발광제어 클록 신호의 전압 레벨이 변경되므로, 더미 패드(DP1)의 더미 신호의 전압 레벨이 변경될 수 있다. 이때, 더미 패드(DP1)의 더미 신호는 하이 레벨의 제2 발광제어 클록 신호 및 로우 레벨의 제1 발광제어 클록 신호의 평균에 해당하는 미들 레벨을 가질 수 있다.At time point t2, since the voltage level of the first emission control clock signal is changed, the voltage level of the dummy signal of the dummy pad DP1 may be changed. In this case, the dummy signal of the dummy pad DP1 may have a middle level corresponding to an average of the high level second light emission control clock signal and the low level first light emission control clock signal.

이후 시점에서도 유사한 패턴이 반복되므로, 중복되는 설명은 생략한다. 이와 같이 더미 패드(DP1)에 인가되는 평균 레벨의 더미 신호에 의해서 인접한 패드들(CLKP_E2, CLKP_E1)에 인가되는 신호들의 전자기적 간섭이 완화될 수 있다.Since similar patterns are repeated at later points in time, duplicate descriptions are omitted. In this way, electromagnetic interference of signals applied to the adjacent pads CLKP_E2 and CLKP_E1 may be mitigated by the average level of the dummy signal applied to the dummy pad DP1.

또한, 인접한 패드들(CLKP_E2, CLKP_E1) 각각에 인가되는 신호들의 전압 레벨 차이가 클수록, 이방 도전성 필름에 존재하는 금속 입자들(예를 들어, 구리 입자들)의 마이그레이션(migration)이 촉진될 수 있다. 마이그레이션이 지속되는 경우, 인접한 패드들(CLKP_E2, CLKP_E1)이 쇼트(short)될 수 있는 문제점이 있다. 더미 패드(DP1)에 인가되는 더미 신호는, 인접한 패드들(CLKP_E2, CLKP_E1) 각각에 인가되는 신호들의 전압 레벨 차이를 완화시켜줄 수 있으므로, 이러한 문제점을 해결할 수 있다.In addition, as the voltage level difference between the signals applied to each of the adjacent pads CLKP_E2 and CLKP_E1 increases, migration of metal particles (eg, copper particles) present in the anisotropic conductive film may be promoted. . When migration continues, there is a problem that adjacent pads CLKP_E2 and CLKP_E1 may be shorted. Since the dummy signal applied to the dummy pad DP1 can alleviate the voltage level difference between the signals applied to the adjacent pads CLKP_E2 and CLKP_E1, respectively, this problem can be solved.

상술한 내용은 제어 패드들(FLMP_E, CLKP_E1) 및 제어 패드들(FLMP_E, CLKP_E1) 사이에 위치하는 더미 패드(DP2)에도 동일하게 적용될 수 있다. 이에 대한 중복된 설명은 생략한다.The above description may be equally applied to the control pads FLMP_E and CLKP_E1 and the dummy pad DP2 positioned between the control pads FLMP_E and CLKP_E1. Redundant descriptions thereof will be omitted.

도 8은 본 발명의 한 실시예에 따른 제1 주사 구동부를 설명하기 위한 도면이다.8 is a diagram for explaining a first scan driver according to an embodiment of the present invention.

도 8을 참조하면, 본 발명의 한 실시예에 따른 제1 주사 구동부(41)는 주사 스테이지들(STS0, STS1, ...)을 포함할 수 있다.Referring to FIG. 8 , the first scan driver 41 according to an embodiment of the present invention may include scan stages STS0, STS1, ....

주사 스테이지들(STS0, STS1, ...)은 이전 주사 스테이지로부터 출력된 이전 주사 신호에 기초하여 현재 주사 스테이지의 현재 주사 신호를 출력하는, 시프트 레지스터 형태로 구성될 수 있다. 다만, 첫 번째 주사 스테이지(STS0)는 이전 주사 신호를 수신할 수 없으므로, 주사 스타트 신호를 수신하여 구동될 수 있다. The scan stages STS0, STS1, ... may be configured in the form of a shift register, outputting a current scan signal of a current scan stage based on a previous scan signal output from a previous scan stage. However, since the first scan stage STS0 cannot receive the previous scan signal, it can be driven by receiving the scan start signal.

주사 스테이지들(STS0, STS1, ...)은 각각 제1 주사 클록 라인(CLK_S1), 제2 주사 클록 라인(CLK_S2), 고전압 라인(VGH), 저전압 라인(VGL)에 연결될 수 있다. 제1 주사 클록 라인(CLK_S1) 및 제2 주사 클록 라인(CLK_S2)은 순차적으로 교번하여 주사 스테이지들(STS0, STS1, ...)에 연결될 수 있다. 주사 스테이지들(STS0, STS1, ...)은 고전압 라인(VGH) 또는 대응하는 주사 클록 라인(CLK_S1, CLK_S2)을 대응하는 주사 라인들(S0, S1, ...)에 선택적으로 연결할 수 있다.The scan stages STS0, STS1, ... may be connected to a first scan clock line CLK_S1, a second scan clock line CLK_S2, a high voltage line VGH, and a low voltage line VGL, respectively. The first scan clock line CLK_S1 and the second scan clock line CLK_S2 may be sequentially and alternately connected to the scan stages STS0, STS1, .... The scan stages STS0, STS1, ... may selectively connect the high voltage line VGH or the corresponding scan clock lines CLK_S1, CLK_S2 to the corresponding scan lines S0, S1, ... .

주사 스테이지들(STS0, STS1, ...)의 내부 구성은 실질적으로 동일하므로, 이하에서는 주사 스테이지(STS0)를 현재 주사 스테이지로 예를 들어 설명한다.Since the internal configurations of the scan stages STS0, STS1, ... are substantially the same, the scan stage STS0 will be described below as an example of the current scan stage.

주사 스테이지(STS0)는 주사 트랜지스터들(TS1, TS2, TS3, TS4, TS5, TS6, TS7, TS8) 및 커패시터들(CS1, CS2)을 포함할 수 있다. The scan stage STS0 may include scan transistors TS1 , TS2 , TS3 , TS4 , TS5 , TS6 , TS7 , and TS8 and capacitors CS1 and CS2 .

제1 주사 트랜지스터(TS1)는 일전극이 고전압 라인(VGH)에 연결되고, 타전극이 주사 라인(S0)에 연결되고, 게이트 전극이 커패시터(CS1)의 타전극에 연결될 수 있다.The first scan transistor TS1 may have one electrode connected to the high voltage line VGH, another electrode connected to the scan line S0, and a gate electrode connected to the other electrode of the capacitor CS1.

제2 주사 트랜지스터(TS2)는 일전극이 주사 라인(S0)에 연결되고, 타전극이 제1 주사 클록 라인(CLK_S1)에 연결되고, 게이트 전극이 커패시터(CS2)의 타전극에 연결될 수 있다.The second scan transistor TS2 may have one electrode connected to the scan line S0, another electrode connected to the first scan clock line CLK_S1, and a gate electrode connected to the other electrode of the capacitor CS2.

제3 주사 트랜지스터(TS3)는 일전극이 제1 주사 트랜지스터(TS1)의 게이트 전극과 연결되고, 타전극이 제2 주사 클록 라인(CLK_S2)와 연결되고, 게이트 전극이 제8 주사 트랜지스터(TS8)의 일전극에 연결될 수 있다.The third scan transistor TS3 has one electrode connected to the gate electrode of the first scan transistor TS1, another electrode connected to the second scan clock line CLK_S2, and a gate electrode connected to the eighth scan transistor TS8. Can be connected to one electrode of.

제4 주사 트랜지스터(TS4)는 일전극이 제2 주사 트랜지스터(TS2)의 게이트 전극과 연결되고, 타전극이 제8 주사 트랜지스터(TS8)의 일전극과 연결되고, 게이트 전극이 저전압 라인(VGL)에 연결될 수 있다.The fourth scan transistor TS4 has one electrode connected to the gate electrode of the second scan transistor TS2, another electrode connected to one electrode of the eighth scan transistor TS8, and a gate electrode connected to the low voltage line VGL. can be connected to

제5 주사 트랜지스터(TS5)는 일전극이 제1 주사 트랜지스터(TS1)의 게이트 전극에 연결되고, 타전극이 저전압 라인(VGL)에 연결되고, 게이트 전극이 제1 주사 클록 라인(CLK_S1)에 연결될 수 있다.The fifth scan transistor TS5 has one electrode connected to the gate electrode of the first scan transistor TS1, another electrode connected to the low voltage line VGL, and a gate electrode connected to the first scan clock line CLK_S1. can

제6 주사 트랜지스터(TS6)는 일전극이 고전압 라인(VGH)에 연결되고, 타전극이 제7 주사 트랜지스터(TS7)의 일전극에 연결되고, 게이트 전극이 제1 주사 트랜지스터(TS1)의 게이트 전극에 연결될 수 있다.The sixth scan transistor TS6 has one electrode connected to the high voltage line VGH, another electrode connected to one electrode of the seventh scan transistor TS7, and a gate electrode connected to the gate electrode of the first scan transistor TS1. can be connected to

제7 주사 트랜지스터(TS7)는 일전극이 제6 주사 트랜지스터(TS6)의 타전극에 연결되고, 타전극이 제8 주사 트랜지스터(TS8)의 일전극에 연결되고, 게이트 전극이 제1 주사 클록 라인(CLK_S1)에 연결될 수 있다.The seventh scan transistor TS7 has one electrode connected to the other electrode of the sixth scan transistor TS6, another electrode connected to one electrode of the eighth scan transistor TS8, and a gate electrode connected to the first scan clock line. It can be connected to (CLK_S1).

제8 주사 트랜지스터(TS8)는 일전극이 제4 주사 트랜지스터(TS4)의 타전극에 연결되고, 타전극이 주사 스타트 라인(FLM_S)에 연결되고, 게이트 전극이 제2 주사 클록 라인(CLK_S2)에 연결될 수 있다.The eighth scan transistor TS8 has one electrode connected to the other electrode of the fourth scan transistor TS4, another electrode connected to the scan start line FLM_S, and a gate electrode connected to the second scan clock line CLK_S2. can be connected

커패시터(CS1)는 일전극이 고전압 라인(VGH)에 연결되고, 타전극이 제1 주사 트랜지스터(TS1)의 게이트 전극과 연결될 수 있다.Capacitor CS1 may have one electrode connected to the high voltage line VGH and another electrode connected to the gate electrode of the first scan transistor TS1.

커패시터(CS2)는 일전극이 주사 라인(S0)에 연결되고, 타전극이 제2 주사 트랜지스터(TS2)의 게이트 전극과 연결될 수 있다.Capacitor CS2 may have one electrode connected to scan line S0 and another electrode connected to the gate electrode of second scan transistor TS2.

도 9는 제1 주사 구동부의 구동 방법을 설명하기 위한 도면이다.9 is a diagram for explaining a method of driving a first scan driver.

이하에서, 주사 스타트 라인(FLM_S)에 인가된 신호를 주사 스타트 신호, 제1 주사 클록 라인(CLK_S1)에 인가된 신호를 제1 주사 클록 신호, 제2 주사 클록 라인(CLK_S2)에 인가된 신호를 제2 주사 클록 신호, 현재 주사 라인(S0)에 인가된 신호를 현재 주사 신호, 다음 주사 라인(S1)에 인가된 신호를 다음 주사 신호라고 한다. 도 9에서는 각 신호의 전압 레벨이 도시된다. 도 9를 설명함에 있어서 각 신호의 전압 레벨은 로우 레벨 또는 하이 레벨 중 하나로 설명한다.Hereinafter, the signal applied to the scan start line FLM_S is the scan start signal, the signal applied to the first scan clock line CLK_S1 is the first scan clock signal, and the signal applied to the second scan clock line CLK_S2 is The second scan clock signal, the signal applied to the current scan line S0, is referred to as the current scan signal, and the signal applied to the next scan line S1 is referred to as the next scan signal. 9 shows the voltage level of each signal. In describing FIG. 9 , the voltage level of each signal is described as either a low level or a high level.

도 9에서, 세로 점선들 간의 가로 간격은 1 수평 주기를 의미할 수 있다. 도 9의 각 시점들(t6~t10)은 도 7의 각 시점들(t1~t5)과 연속성을 갖지 않는다.In FIG. 9 , a horizontal interval between vertical dotted lines may mean one horizontal period. The time points t6 to t10 of FIG. 9 do not have continuity with the time points t1 to t5 of FIG. 7 .

주사 스타트 신호가 하이 레벨을 유지하는 동안, 커패시터(CS2)의 타전극에 주기적으로 하이 레벨의 주사 스타트 신호가 인가되므로, 커패시터(CS2)는 제2 주사 트랜지스터(TS2)의 턴오프 레벨에 해당하는 전압을 유지한다. 따라서, 시점(t6)에 인접하여 발생한 제2 주사 클록 신호의 하강 펄스 및 시점(t7)에 인접하여 발생한 제1 주사 클록 신호의 하강 펄스는 주사 신호들의 전압 레벨에 영향을 주지 않는다.While the scan start signal maintains the high level, the high level scan start signal is periodically applied to the other electrode of the capacitor CS2, so that the capacitor CS2 has a turn-off level corresponding to the turn-off level of the second scan transistor TS2. hold the voltage Therefore, the falling pulse of the second scan clock signal generated adjacent to the time point t6 and the falling pulse of the first scan clock signal generated adjacent to the time point t7 do not affect the voltage levels of the scan signals.

시점(t8)에 인접하여, 주사 스타트 신호 및 제2 주사 클록 신호 각각에 하강 펄스가 발생한다.Adjacent to the time point t8, a falling pulse is generated in each of the scan start signal and the second scan clock signal.

이때, 주사 스타트 신호가 로우 레벨이므로, 주사 트랜지스터들(TS1, TS2, TS3, TS4, TS5, TS6)은 턴온 상태가 되고, 제7 주사 트랜지스터(TS7)는 턴오프 상태가 된다. 이에 따라, 현재 주사 라인(S0)에는 하이 레벨의 제1 주사 클록 신호와 고전압 라인(VGH)의 고전압이 동시에 인가되므로, 현재 주사 신호는 하이 레벨을 유지한다.At this time, since the scan start signal is at a low level, the scan transistors TS1 , TS2 , TS3 , TS4 , TS5 , and TS6 are turned on, and the seventh scan transistor TS7 is turned off. Accordingly, since the first scan clock signal of a high level and the high voltage of the high voltage line VGH are simultaneously applied to the current scan line S0, the current scan signal maintains a high level.

이때, 커패시터(CS2)에는 제2 주사 커패시터(TS2)를 턴온 상태로 유지시킬 수 있는 전압이 충전된다.At this time, a voltage capable of maintaining the second scan capacitor TS2 in a turned-on state is charged in the capacitor CS2.

시점(t9)에 인접하여, 제1 주사 클록 신호의 하강 펄스가 발생한다.Near time t9, the falling pulse of the first scan clock signal occurs.

이때, 커패시터(CS2)에 의해 제2 주사 트랜지스터(TS2)는 턴온 상태를 유지하므로, 제1 주사 클록 신호의 하강 펄스가 주사 라인(S0)에 인가되어, 현재 주사 신호는 시점(t9)에 인접하여 하강 펄스를 갖게 된다.At this time, since the second scan transistor TS2 is kept turned on by the capacitor CS2, the falling pulse of the first scan clock signal is applied to the scan line S0, and the current scan signal is adjacent to the time point t9. to have a falling pulse.

이때, 커패시터(CS2)에 의해 제2 주사 트랜지스터(TS2)의 게이트 전극에는 로우 레벨보다 낮은 레벨인 부스팅 전압이 인가되므로, 제2 주사 트랜지스터(TS2)의 구동 특성이 향상될 수 있다.At this time, since a boosting voltage lower than the low level is applied to the gate electrode of the second scan transistor TS2 by the capacitor CS2, driving characteristics of the second scan transistor TS2 may be improved.

또한 이때, 다음 주사 스테이지(STS1)의 주사 트랜지스터들(TS8, TS4, TS2)이 턴온 상태가 되고, 다음 주사 스테이지(STS1)의 커패시터(CS2)에는 다음 주사 스테이지(STS1)의 제2 주사 트랜지스터(TS2)를 턴온 상태로 유지시킬 수 있는 전압이 충전된다.Also at this time, the scan transistors TS8, TS4, and TS2 of the next scan stage STS1 are turned on, and the capacitor CS2 of the next scan stage STS1 has a second scan transistor ( A voltage capable of keeping TS2) turned on is charged.

시점(t10)에 인접하여, 제2 주사 클록 신호의 하강 펄스가 발생하고, 다음 주사 스테이지(STS1)에서는 턴온 상태를 유지하는 제2 주사 트랜지스터(TS2)에 의해 제2 주사 클록 신호의 하강 펄스가 다음 주사 라인(S1)에 인가되므로, 다음 주사 신호는 시점(t10)에 인접하여 하강 펄스를 갖게 된다.Adjacent to the time point t10, a falling pulse of the second scan clock signal is generated, and in the next scan stage STS1, the falling pulse of the second scan clock signal is generated by the second scan transistor TS2 maintaining the turned-on state. Since it is applied to the next scan line S1, the next scan signal has a falling pulse adjacent to the time point t10.

도 10은 제1 주사 구동부와 관련된 패드들의 전압 레벨을 설명하기 위한 도면이다.10 is a diagram for explaining voltage levels of pads related to the first scan driver.

제어 패드(FLMP_S)는 대응하는 제어 라인인 주사 스타트 라인(FLM_S)과 연결된다(도 3 참조). 따라서, 시점(t6~t10)에 따른 제어 패드(FLMP_S)의 전압 레벨은 도 9의 주사 스타트 라인(FLM_S)의 전압 레벨과 동일하다.The control pad FLMP_S is connected to the corresponding control line, the scan start line FLM_S (see FIG. 3 ). Accordingly, the voltage level of the control pad FLMP_S according to the time points t6 to t10 is the same as the voltage level of the scan start line FLM_S of FIG. 9 .

제어 패드(CLKP_S1)는 대응하는 제어 라인인 제1 주사 클록 라인(CLK_S1)과 연결된다(도 3 참조). 따라서, 시점(t6~t10)에 따른 제어 패드(CLKP_S1)의 전압 레벨은 도 9의 제1 주사 클록 라인(CLK_S1)의 전압 레벨과 동일하다.The control pad CLKP_S1 is connected to a first scan clock line CLK_S1 that is a corresponding control line (see FIG. 3 ). Accordingly, the voltage level of the control pad CLKP_S1 according to the time points t6 to t10 is the same as the voltage level of the first scan clock line CLK_S1 of FIG. 9 .

제어 패드(CLKP_S2)는 대응하는 제어 라인인 제2 주사 클록 라인(CLK_S2)과 연결된다(도 3 참조). 따라서, 시점(t6~t10)에 따른 제어 패드(CLKP_S2)의 전압 레벨은 도 9의 제2 발광제어 클록 라인(CLK_S2)의 전압 레벨과 동일하다.The control pad CLKP_S2 is connected to the corresponding control line, the second scan clock line CLK_S2 (see FIG. 3 ). Accordingly, the voltage level of the control pad CLKP_S2 according to the time points t6 to t10 is the same as the voltage level of the second emission control clock line CLK_S2 of FIG. 9 .

더미 패드(DP4)는 제어 패드(CLKP_S2) 및 제어 패드(FLMP_S)의 사이에 위치하고, 제2 주사 클록 신호 및 주사 스타트 신호의 사이 전압 레벨, 제2 주사 클록 신호의 전압 레벨, 및 주사 스타트 신호의 전압 레벨 중 하나에 해당하는 전압 레벨을 갖는 더미 신호가 인가될 수 있다.The dummy pad DP4 is positioned between the control pad CLKP_S2 and the control pad FLMP_S, and provides a voltage level between the second scan clock signal and the scan start signal, a voltage level of the second scan clock signal, and a scan start signal. A dummy signal having a voltage level corresponding to one of the voltage levels may be applied.

실시예에 따르면, 더미 패드(DP4)의 더미 신호의 전압 레벨은 제2 주사 클록 신호 및 주사 스타트 신호의 평균 전압 레벨일 수 있다.According to an embodiment, the voltage level of the dummy signal of the dummy pad DP4 may be an average voltage level of the second scan clock signal and the scan start signal.

또한 실시예에 따르면, 더미 패드(DP4)의 더미 신호의 전압 레벨은 제2 주사 클록 신호 및 주사 스타트 신호 중 적어도 하나의 전압 레벨이 변경되는 경우에 변경될 수 있다.Also, according to an embodiment, the voltage level of the dummy signal of the dummy pad DP4 may be changed when the voltage level of at least one of the second scan clock signal and the scan start signal is changed.

예를 들어, 시점(t6) 직전에, 제2 주사 클록 신호는 로우 레벨이고, 주사 스타트 신호는 하이 레벨이므로, 더미 패드(DP4)의 더미 신호는 그 평균에 해당하는 미들 레벨을 가질 수 있다.For example, immediately before time t6, since the second scan clock signal is at a low level and the scan start signal is at a high level, the dummy signal of the dummy pad DP4 may have a middle level corresponding to the average.

시점(t6)에, 제2 주사 클록 신호의 전압 레벨이 변경되므로, 더미 패드(DP4)의 더미 신호의 전압 레벨이 변경될 수 있다. 이때, 더미 패드(DP4)의 더미 신호는 하이 레벨의 제2 주사 클록 신호 및 하이 레벨의 주사 스타트 신호의 평균에 해당하는 하이 레벨을 가질 수 있다.At time t6, since the voltage level of the second scan clock signal is changed, the voltage level of the dummy signal of the dummy pad DP4 may be changed. In this case, the dummy signal of the dummy pad DP4 may have a high level corresponding to the average of the high level second scan clock signal and the high level scan start signal.

이후 시점에서도 유사한 패턴이 반복되므로, 중복되는 설명은 생략한다. 이와 같이 더미 패드(DP4)에 인가되는 평균 레벨의 더미 신호에 의해서 인접한 패드들(CLKP_S2, FLMP_S)에 인가되는 신호들의 전자기적 간섭이 완화될 수 있다.Since similar patterns are repeated at later points in time, duplicate descriptions are omitted. In this way, electromagnetic interference of signals applied to the adjacent pads CLKP_S2 and FLMP_S can be alleviated by the dummy signal of the average level applied to the dummy pad DP4.

또한, 인접한 패드들(CLKP_S2, FLMP_S) 각각에 인가되는 신호들의 전압 레벨 차이가 클수록, 이방 도전성 필름에 존재하는 금속 입자들의 마이그레이션이 촉진될 수 있다. 마이그레이션이 지속되는 경우, 인접한 패드들(CLKP_S2, FLMP_S)이 쇼트(될 수 있는 문제점이 있다. 더미 패드(DP4)에 인가되는 더미 신호는, 인접한 패드들(CLKP_S2, FLMP_S) 각각에 인가되는 신호들의 전압 레벨 차이를 완화시켜줄 수 있으므로, 이러한 문제점을 해결할 수 있다.In addition, as the voltage level difference between the signals applied to the adjacent pads CLKP_S2 and FLMP_S increases, the migration of metal particles present in the anisotropic conductive film may be promoted. If the migration continues, there is a problem that the adjacent pads CLKP_S2 and FLMP_S may be shorted. The dummy signal applied to the dummy pad DP4 corresponds to the number of signals applied to the adjacent pads CLKP_S2 and FLMP_S, respectively. Since the voltage level difference can be alleviated, this problem can be solved.

상술한 내용은 제어 패드들(FLMP_S, CLKP_S1) 및 제어 패드들(FLMP_S, CLKP_S1) 사이에 위치하는 더미 패드(DP5)에도 동일하게 적용될 수 있다. 따라서 중복된 설명은 생략한다.The above description may be equally applied to the control pads FLMP_S and CLKP_S1 and the dummy pad DP5 positioned between the control pads FLMP_S and CLKP_S1. Therefore, redundant descriptions are omitted.

또한, 상술한 내용은 제어 패드들(FLMP_E, CLKP_S2a) 및 제어 패드들(FLMP_E, CLKP_S2a) 사이에 위치하는 더미 패드(DP3)에도 동일하게 적용될 수 있다(도 3 참조).In addition, the above description may be equally applied to the control pads FLMP_E and CLKP_S2a and the dummy pad DP3 positioned between the control pads FLMP_E and CLKP_S2a (see FIG. 3 ).

도 11은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.11 is a diagram for explaining a pixel according to an exemplary embodiment of the present invention.

도 11을 참조하면, 화소(PXij)는 트랜지스터들(M1, M2, M3, M4, M5, M6, M7), 스토리지 커패시터(Cst1), 및 유기 발광 다이오드(OLED1)를 포함한다.Referring to FIG. 11 , the pixel PXij includes transistors M1 , M2 , M3 , M4 , M5 , M6 , and M7 , a storage capacitor Cst1 , and an organic light emitting diode OLED1 .

스토리지 커패시터(Cst1)는 일전극이 제1 전원 전압 라인(ELVDD)에 연결되고, 타전극이 트랜지스터(M1)의 게이트 전극에 연결될 수 있다.One electrode of the storage capacitor Cst1 may be connected to the first power voltage line ELVDD, and the other electrode may be connected to the gate electrode of the transistor M1.

트랜지스터(M1)는 일전극이 트랜지스터(M5)의 타전극에 연결되고, 타전극이 트랜지스터(M6)의 일전극에 연결되고, 게이트 전극이 스토리지 커패시터(Cst1)의 타전극에 연결될 수 있다. 트랜지스터(M1)를 구동 트랜지스터로 명명할 수 있다. 트랜지스터(M1)는 게이트 전극과 소스 전극의 전위차에 따라 제1 전원 전압 라인(ELVDD)과 제2 전원 전압 라인(ELVSS) 사이에 흐르는 구동 전류량을 결정한다.Transistor M1 may have one electrode connected to another electrode of transistor M5, another electrode connected to one electrode of transistor M6, and a gate electrode connected to another electrode of storage capacitor Cst1. Transistor M1 may be referred to as a driving transistor. The transistor M1 determines the amount of driving current flowing between the first power voltage line ELVDD and the second power voltage line ELVSS according to the potential difference between the gate electrode and the source electrode.

트랜지스터(M2)는 일전극이 데이터 라인(Dj)에 연결되고, 타전극이 트랜지스터(M1)의 일전극에 연결되고, 게이트 전극이 현재 주사 라인(Si)에 연결될 수 있다. 트랜지스터(M2)를 스위칭 트랜지스터로 명명할 수 있다. 트랜지스터(M2)는 현재 주사 라인(Si)에 턴온 레벨의 주사 신호가 인가되면 데이터 라인(Dj)의 데이터 전압을 화소(PXij)로 인입시킨다.Transistor M2 may have one electrode connected to the data line Dj, another electrode connected to one electrode of the transistor M1, and a gate electrode connected to the current scan line Si. Transistor M2 may be referred to as a switching transistor. The transistor M2 applies the data voltage of the data line Dj to the pixel PXij when a scan signal having a turn-on level is applied to the current scan line Si.

트랜지스터(M3)는 일전극이 트랜지스터(M1)의 타전극에 연결되고, 타전극이 트랜지스터(M1)의 게이트 전극에 연결되고, 게이트 전극이 현재 주사 라인(Si)에 연결된다. 트랜지스터(M3)는 현재 주사 라인(Si)에 턴온 레벨의 주사 신호가 인가되면 트랜지스터(M1)를 다이오드 형태로 연결시킨다.The transistor M3 has one electrode connected to the other electrode of the transistor M1, the other electrode connected to the gate electrode of the transistor M1, and the gate electrode connected to the current scan line Si. The transistor M3 connects the transistor M1 in a diode form when a turn-on level scan signal is applied to the current scan line Si.

트랜지스터(M4)는 일전극이 트랜지스터(M1)의 게이트 전극에 연결되고, 타전극이 초기화 전압 라인(VINT)에 연결되고, 게이트 전극이 이전 주사 라인(S(i-1))에 연결된다. 다른 실시예에서, 트랜지스터(M4)의 게이트 전극은 다른 주사 라인에 연결될 수도 있다. 트랜지스터(M4)는 이전 주사 라인(S(i-1))에 턴온 레벨의 주사 신호가 인가되면 트랜지스터(M1)의 게이트 전극에 초기화 전압(VINT)을 전달하여, 트랜지스터(M1)의 게이트 전극의 전하량을 초기화시킨다.The transistor M4 has one electrode connected to the gate electrode of the transistor M1, the other electrode connected to the initialization voltage line VINT, and the gate electrode connected to the previous scan line S(i-1). In another embodiment, the gate electrode of transistor M4 may be connected to another scan line. Transistor M4 transfers the initialization voltage VINT to the gate electrode of transistor M1 when a scan signal with a turn-on level is applied to the previous scan line S(i-1), and thus transmits the initialization voltage VINT to the gate electrode of transistor M1. Initialize the amount of charge.

트랜지스터(M5)는 일전극이 제1 전원 전압 라인(ELVDD)에 연결되고, 타전극이 트랜지스터(M1)의 일전극에 연결되고, 게이트 전극이 발광제어 라인(Ei)에 연결된다. 트랜지스터(M6)는 일전극이 트랜지스터(M1)의 타전극에 연결되고, 타전극이 유기 발광 다이오드(OELD1)의 애노드에 연결되고, 게이트 전극이 발광제어 라인(Ei)에 연결된다. 트랜지스터(M5, M6)는 턴온 레벨의 발광제어 신호가 인가되면 제1 전원 전압 라인(ELVDD)과 제2 전원 전압 라인(ELVSS) 사이의 구동 전류 경로를 형성하여 유기 발광 다이오드(OELD1)를 발광시킨다.The transistor M5 has one electrode connected to the first power supply voltage line ELVDD, another electrode connected to one electrode of the transistor M1, and a gate electrode connected to the emission control line Ei. Transistor M6 has one electrode connected to the other electrode of transistor M1, another electrode connected to the anode of organic light emitting diode OELD1, and a gate electrode connected to emission control line Ei. Transistors M5 and M6 form a driving current path between the first power supply voltage line ELVDD and the second power supply voltage line ELVSS to cause the organic light emitting diode OELD1 to emit light when a turn-on light emitting control signal is applied. .

트랜지스터(M7)는 일전극이 유기 발광 다이오드(OLED1)의 애노드에 연결되고, 타전극이 초기화 전압 라인(VINT)에 연결되고, 게이트 전극이 다음 주사 라인(S(i+1))에 연결된다. 다른 실시예에서, 트랜지스터(M7)의 게이트 전극은 다른 주사 라인에 연결될 수도 있다. 트랜지스터(M7)는 다음 주사 라인(S(i+1))에 턴온 레벨의 주사 신호가 인가되면 유기 발광 다이오드(OLED1)의 애노드에 초기화 전압(VINT)을 전달하여, 유기 발광 다이오드(OELD1)에 축적된 전하량을 초기화시킨다.Transistor M7 has one electrode connected to the anode of the organic light emitting diode OLED1, another electrode connected to the initialization voltage line VINT, and a gate electrode connected to the next scan line S(i+1). . In another embodiment, the gate electrode of transistor M7 may be connected to another scan line. Transistor M7 transfers the initialization voltage VINT to the anode of organic light emitting diode OLED1 when a turn-on level scan signal is applied to the next scan line S(i+1), and Initialize the accumulated charge amount.

유기 발광 다이오드(OLED1)는 애노드가 트랜지스터(M6)의 타전극에 연결되고, 캐소드가 제2 전원 전압 라인(ELVSS)에 연결된다.The organic light emitting diode OLED1 has an anode connected to the other electrode of the transistor M6 and a cathode connected to the second power supply voltage line ELVSS.

도 12는 본 발명의 한 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.12 is a diagram for explaining a method of driving a pixel according to an exemplary embodiment of the present invention.

도 12의 각 시점들(t11~14)은 도 6 및 도 9의 각 시점들(t1~t10)과 연속성을 갖지 않는다. 도 12에서, 세로 점선들 간의 가로 간격은 1 수평 주기를 의미할 수 있다.Each time points t11 to 14 of FIG. 12 do not have continuity with each time points t1 to t10 of FIGS. 6 and 9 . In FIG. 12 , a horizontal interval between vertical dotted lines may mean one horizontal period.

기간(t11~t12)에, 데이터 라인(Dj)에는 이전 화소행에 대한 데이터 전압(DATA(i-1)j)이 인가되고, 이전 주사 라인(S(i-1))에는 턴온 레벨(로우 레벨)의 주사 신호가 인가된다.During the period t11 to t12, the data voltage DATA(i-1)j for the previous pixel row is applied to the data line Dj, and the turn-on level (low) is applied to the previous scan line S(i-1). level) is applied.

현재 주사 라인(Si)에는 턴오프 레벨(하이 레벨)의 주사 신호가 인가되므로, 트랜지스터(M2)는 턴오프 상태이고, 이전 화소행(DATA(i-1)j)에 대한 데이터 전압이 화소(PXij)로 인입되는 것이 방지된다. Since a turn-off level (high level) scan signal is applied to the current scan line Si, the transistor M2 is turned off, and the data voltage for the previous pixel row DATA(i-1)j is the pixel ( PXij) is prevented.

이때, 트랜지스터(M4)는 턴온 상태가 되므로, 트랜지스터(M1)의 게이트 전극에 초기화 전압이 인가되어 전하량이 초기화된다. 발광제어 라인(Ei)에는 턴오프 레벨의 발광제어 신호가 인가되므로, 트랜지스터(M5, M6)는 턴오프 상태이고, 초기화 전압(VINT) 인가 과정에 따른 불필요한 유기 발광 다이오드(OLED1)의 발광이 방지된다.At this time, since the transistor M4 is turned on, an initialization voltage is applied to the gate electrode of the transistor M1 to initialize the amount of charge. Since the emission control signal of the turn-off level is applied to the emission control line Ei, the transistors M5 and M6 are in a turned-off state, and unnecessary emission of the organic light emitting diode OLED1 due to the application of the initialization voltage VINT is prevented. do.

기간(t12~t13)에서, 데이터 라인(Dj)에는 현재 화소행에 대한 데이터 전압(DATAij)이 인가되고, 현재 주사 라인(Si)에는 턴온 레벨의 주사 신호가 인가된다. 이에 따라 트랜지스터(M2, M1, M3)가 도통 상태가 되며, 데이터 라인(Dj)과 트랜지스터(M1)의 게이트 전극이 전기적으로 연결된다. 따라서, 데이터 전압(DATAij)이 스토리지 커패시터(Cst1)의 타전극에 인가되고, 스토리지 커패시터(Cst1)는 제1 구동 전압 라인(ELVDD)의 전압과 데이터 전압(DATAij)의 차이에 해당하는 전하량을 축적한다.During the period t12 to t13, the data voltage DATAij for the current pixel row is applied to the data line Dj, and a scan signal having a turn-on level is applied to the current scan line Si. Accordingly, the transistors M2, M1, and M3 are in a conducting state, and the data line Dj and the gate electrode of the transistor M1 are electrically connected. Accordingly, the data voltage DATAij is applied to the other electrode of the storage capacitor Cst1, and the storage capacitor Cst1 accumulates an amount of charge corresponding to a difference between the voltage of the first driving voltage line ELVDD and the data voltage DATAij. do.

기간(t13~t14)에서, 데이터 라인(Dj)에는 다음 화소행에 대한 데이터 전압(DATA(i+1)j)이 인가되고, 다음 주사 라인(Si)에는 턴온 레벨의 주사 신호가 인가된다. 이에 따라, 트랜지스터(M7)는 턴온 상태이므로, 유기 발광 다이오드(OLED1)의 애노드에는 초기화 전압(VINT)이 인가되고, 유기 발광 다이오드(OELD1)는 초기화 전압과 제2 구동 전압 라인(ELVSS)의 전압 차이에 해당하는 전하량으로 프리차지(precharge) 또는 초기화된다.During the period t13 to t14, the data voltage DATA(i+1)j for the next pixel row is applied to the data line Dj, and the turn-on scan signal is applied to the next scan line Si. Accordingly, since the transistor M7 is turned on, the initialization voltage VINT is applied to the anode of the organic light emitting diode OLED1, and the organic light emitting diode OELD1 is connected to the initialization voltage and the voltage of the second driving voltage line ELVSS. It is precharged or initialized with the amount of charge corresponding to the difference.

시점(t14) 이후에 발광제어 라인(Ei)에 턴온 레벨의 발광제어 신호가 인가됨에 따라, 트랜지스터(M5, M6)가 도통되며, 스토리지 커패시터(Cst1)에 축적된 전하량에 따라 트랜지스터(M1)를 통과하는 구동 전류량이 조절되어 유기 발광 다이오드(OLED1)로 구동 전류가 흐른다. 유기 발광 다이오드(OLED1)는 발광제어 라인(Ei)에 턴오프 레벨의 발광제어 신호가 인가되기 전까지 발광한다.As the turn-on level light emission control signal is applied to the light emission control line Ei after the time point t14, the transistors M5 and M6 are conducted, and the transistor M1 is turned on according to the amount of charge accumulated in the storage capacitor Cst1. The amount of driving current passing through is adjusted so that the driving current flows into the organic light emitting diode OLED1. The organic light emitting diode OLED1 emits light until an emission control signal having a turn-off level is applied to the emission control line Ei.

도 13은 본 발명의 다른 실시예에 따른 패드들을 설명하기 위한 도면이다.13 is a diagram for explaining pads according to another embodiment of the present invention.

영역(IA')에는 제어 라인들(CLK_E2, CLK_E1, FLM_E, CLK_S2a, CLK_S2b, FLM_S, CLK_S1a, CLK_S1b)과 연결된 제어 패드들(CLKP_E2, CLKP_E1, FLMP_E, CLKP_S2a, CLKP_S2b, FLMP_S, CLKP_S1a, CLKP_S1b) 및 더미 패드들(DP11, DP12, DP21, DP22, DP31, DP32, DP41, DP42, DP51, DP52)이 위치할 수 있다.In the region IA', control pads CLKP_E2, CLKP_E1, FLMP_E, CLKP_S2a, CLKP_S2b, FLMP_S, CLKP_S1a, and CLKP_S1b connected to control lines CLK_E2, CLK_E1, FLM_E, CLK_S2a, CLK_S2b, FLM_S, CLK_S1a, and CLK_S1b, and dummy Pads DP11, DP12, DP21, DP22, DP31, DP32, DP41, DP42, DP51, and DP52 may be positioned.

도 2의 제1 제어 패드(P1), 제2 제어 패드(P2), 및 제1 더미 패드(DP)는 도 13에서 다음과 같이 대응될 수 있다. 제1 제어 패드(CLKP_E2) 및 제2 제어 패드(CLKP_E1) 사이에 제1 더미 패드(DP11)가 위치할 수 있다. 또한, 제1 제어 패드(CLKP_E1) 및 제2 제어 패드(FLMP_E) 사이에 제1 더미 패드(DP21)가 위치할 수 있다. 또한, 제1 제어 패드(FLMP_E) 및 제2 제어 패드(CLKP_S2a) 사이에 제1 더미 패드(DP31)가 위치할 수 있다. 또한, 제1 제어 패드(CLKP_S2b) 및 제2 제어 패드(FLMP_S) 사이에 제1 더미 패드(DP41)가 위치할 수 있다. 또한, 제1 제어 패드(FLMP_S) 및 제2 제어 패드(CLKP_S1a) 사이에 제1 더미 패드(DP51)가 위치할 수 있다.The first control pad P1 , the second control pad P2 , and the first dummy pad DP of FIG. 2 may correspond as follows in FIG. 13 . A first dummy pad DP11 may be positioned between the first control pad CLKP_E2 and the second control pad CLKP_E1. In addition, a first dummy pad DP21 may be positioned between the first control pad CLKP_E1 and the second control pad FLMP_E. In addition, a first dummy pad DP31 may be positioned between the first control pad FLMP_E and the second control pad CLKP_S2a. In addition, a first dummy pad DP41 may be positioned between the first control pad CLKP_S2b and the second control pad FLMP_S. In addition, a first dummy pad DP51 may be positioned between the first control pad FLMP_S and the second control pad CLKP_S1a.

도 13의 실시예에서는 추가적으로, 제1 더미 패드(DP11) 및 제2 제어 패드(CLKP_E1) 사이에 제2 더미 패드(DP12)가 위치할 수 있다. 또한, 제1 더미 패드(DP21) 및 제2 제어 패드(FLMP_E) 사이에 제2 더미 패드(DP22)가 위치할 수 있다. 또한, 제1 더미 패드(DP31) 및 제2 제어 패드(CLKP_S2a) 사이에 제2 더미 패드(DP32)가 위치할 수 있다. 또한, 제1 더미 패드(DP41) 및 제2 제어 패드(FLMP_S) 사이에 제2 더미 패드(DP42)가 위치할 수 있다. 또한, 제1 더미 패드(DP51) 및 제2 제어 패드(CLKP_S1a) 사이에 제2 더미 패드(DP52)가 위치할 수 있다.In the exemplary embodiment of FIG. 13 , a second dummy pad DP12 may be additionally positioned between the first dummy pad DP11 and the second control pad CLKP_E1. In addition, a second dummy pad DP22 may be positioned between the first dummy pad DP21 and the second control pad FLMP_E. In addition, a second dummy pad DP32 may be positioned between the first dummy pad DP31 and the second control pad CLKP_S2a. In addition, a second dummy pad DP42 may be positioned between the first dummy pad DP41 and the second control pad FLMP_S. In addition, a second dummy pad DP52 may be positioned between the first dummy pad DP51 and the second control pad CLKP_S1a.

도 14는 도 13의 패드들 중 제1 발광제어 구동부와 관련된 패드들의 전압 레벨을 설명하기 위한 도면이고, 도 15는 도 13의 패드들 중 제1 주사 구동부와 관련된 패드들의 전압 레벨을 설명하기 위한 도면이다.14 is a diagram for explaining voltage levels of pads related to the first light emission control driver among the pads of FIG. 13, and FIG. 15 is a diagram for explaining voltage levels of pads related to the first scan driver among the pads of FIG. it is a drawing

제2 더미 패드(DP12)는 제1 더미 패드(DP11) 및 제2 제어 패드(CLKP_E1)의 사이에 위치하고, 제2 발광제어 클록 신호 및 제1 발광제어 클록 신호의 사이 전압 레벨, 제2 발광제어 클록 신호의 전압 레벨, 및 제1 발광제어 클록 신호의 전압 레벨 중 하나에 해당하는 전압 레벨을 갖는 더미 신호가 인가될 수 있다.The second dummy pad DP12 is located between the first dummy pad DP11 and the second control pad CLKP_E1, and has a voltage level between the second light emission control clock signal and the first light emission control clock signal, the second light emission control A dummy signal having a voltage level corresponding to one of the voltage level of the clock signal and the voltage level of the first emission control clock signal may be applied.

실시예에 따르면, 제2 발광제어 클록 신호와 제1 발광제어 클록 신호의 전압 레벨이 서로 동일할 때, 제1 더미 패드(DP11)의 제1 더미 신호와 제2 더미 패드(DP12)의 제2 더미 신호는 전압 레벨이 서로 동일할 수 있다. 예를 들어, 시점(t2) 직전에, 제2 발광제어 클록 신호와 제1 발광제어 클록 신호의 전압 레벨이 하이 레벨로 동일할 때, 제1 더미 패드(DP11)의 제1 더미 신호와 제2 더미 패드(DP12)의 제2 더미 신호의 전압 레벨이 하이 레벨로 서로 동일함을 확인할 수 있다.According to the embodiment, when the voltage levels of the second light emission control clock signal and the first light emission control clock signal are equal to each other, the first dummy signal of the first dummy pad DP11 and the second dummy signal of the second dummy pad DP12 The dummy signals may have the same voltage level. For example, immediately before time t2, when the voltage levels of the second light emission control clock signal and the first light emission control clock signal are equal to the high level, the first dummy signal of the first dummy pad DP11 and the second light emission control clock signal are at the same voltage level as the second light emission control clock signal. It can be seen that the voltage levels of the second dummy signals of the dummy pad DP12 are high and are equal to each other.

실시예에 따르면, 제2 발광제어 클록 신호의 전압 레벨이 상기 제1 발광제어 클록 신호의 전압 레벨보다 클 때, 제1 더미 패드(DP11)의 제1 더미 신호의 전압 레벨은 제2 더미 패드(DP12)의 제2 더미 신호의 전압 레벨보다 클 수 있다. 예를 들어, 시점(t2)에서, 제2 발광제어 클록 신호의 전압 레벨이 하이 레벨을 유지하고, 제1 발광제어 클록 신호가 로우 레벨로 변경되며, 이때 제1 더미 패드(DP11)의 제1 더미 신호는 제2 미들 레벨(mid2)이고, 제2 더미 패드(DP12)의 제2 더미 신호는 제1 미들 레벨(mid1)일 수 있다. 여기서 제2 미들 레벨(mid2)은 제1 미들 레벨(mid1)보다 전압 레벨이 높다.According to the embodiment, when the voltage level of the second light emission control clock signal is greater than the voltage level of the first light emission control clock signal, the voltage level of the first dummy signal of the first dummy pad DP11 is the second dummy pad ( The voltage level of the second dummy signal of DP12) may be higher. For example, at time point t2, the voltage level of the second light emission control clock signal is maintained at a high level and the first light emission control clock signal is changed to a low level. The dummy signal may have a second middle level mid2, and the second dummy signal of the second dummy pad DP12 may have a first middle level mid1. Here, the voltage level of the second middle level mid2 is higher than that of the first middle level mid1.

실시예에 따르면, 제1 발광제어 클록 신호의 전압 레벨이 제2 발광제어 클록 신호의 전압 레벨보다 클 때, 제2 더미 패드(DP12)의 제2 더미 신호의 전압 레벨은 상기 제1 더미 패드(DP11)의 제1 더미 신호의 전압 레벨보다 클 수 있다. 예를 들어, 시점(t3)에서, 제2 발광제어 클록 신호가 로우 레벨로 변경되고, 제1 발광제어 클록 신호가 하이 레벨을 유지하며, 이때 제2 더미 패드(DP12)의 제2 더미 신호는 제2 미들 레벨이고, 제1 더미 패드(DP11)의 제1 더미 신호는 제1 미들 레벨일 수 있다.According to the embodiment, when the voltage level of the first light emission control clock signal is greater than the voltage level of the second light emission control clock signal, the voltage level of the second dummy signal of the second dummy pad DP12 is the first dummy pad ( The voltage level of the first dummy signal of DP11) may be higher. For example, at time point t3, the second light emission control clock signal is changed to a low level and the first light emission control clock signal is maintained at a high level. At this time, the second dummy signal of the second dummy pad DP12 is It is the second middle level, and the first dummy signal of the first dummy pad DP11 may be the first middle level.

이와 같이 제2 더미 패드(DP12)가 더 구비될 수 있는 경우, 인접한 더미 패드들(DP11, DP12) 간의 더미 신호들을 달리 구성함으로써 인접한 제어 패드들(CLKP_E2, CLKP_E1)에 인가되는 신호들의 전자기적 간섭이 더욱 완화될 수 있다. 또한 전술한 마이그레이션의 문제도 더 효과적으로 방지될 수 있다.When the second dummy pad DP12 may be further provided as described above, electromagnetic interference between signals applied to the adjacent control pads CLKP_E2 and CLKP_E1 is achieved by differently configuring the dummy signals between the adjacent dummy pads DP11 and DP12. This can be further alleviated. Also, the problem of migration described above can be prevented more effectively.

상술한 내용은 도 13의 다른 패드들에도 적용될수 있으므로, 도 15에 대한 중복된 설명은 생략한다.Since the above information can also be applied to other pads of FIG. 13, a redundant description of FIG. 15 will be omitted.

도 16은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.16 is a diagram for explaining a display device according to another exemplary embodiment of the present invention.

도 16의 표시 장치(9")를 도 2의 표시 장치(9)와 비교했을 때, 표시 장치(9")는 제1 더미 라인(DPL")을 더 포함하는 점에서 차이가 있다.When the display device 9" of FIG. 16 is compared with the display device 9 of FIG. 2, the display device 9" is different in that the display device 9" further includes the first dummy line DPL".

제1 더미 라인(DPL")은 제1 더미 패드(DP)에 연결되고, 제1 제어 라인(L1) 및 제2 제어 라인(L2) 사이에 위치할 수 있다.The first dummy line DPL″ is connected to the first dummy pad DP and may be positioned between the first control line L1 and the second control line L2.

하지만, 제1 제어 라인(L1) 및 제2 제어 라인(L2)과는 달리, 제1 더미 라인(DPL")은 제1 주사 구동부(41) 및 제1 발광제어 구동부(51) 중 어느 하나와도 연결되지 않을 수 있다. However, unlike the first control line L1 and the second control line L2, the first dummy line DPL" is connected to either one of the first scan driver 41 and the first light emission control driver 51. may not even be connected.

예를 들어, 제1 제어 라인(L1) 및 제2 제어 라인(L2)은 패드 영역(PDA"), 배선 영역, 비표시 영역(NDA)에 걸쳐 연장될 수 있다. 이때, 제1 더미 라인(DPL")은 패드 영역(PDA") 및 배선 영역에 걸쳐 연장될 수 있으나, 비표시 영역(NDA)에는 위치하지 않을 수 있다.For example, the first control line L1 and the second control line L2 may extend over the pad area PDA″, the wiring area, and the non-display area NDA. In this case, the first dummy line ( DPL") may extend over the pad area PDA" and the wiring area, but may not be located in the non-display area NDA.

제1 제어 라인(L1) 및 제2 제어 라인(L2)은 상호 신호 간의 전자기적 간섭을 상쇄하기 위해서 배선 영역에서 최소한의 이격 거리를 확보할 필요가 있다. 본 실시예에 따른 제1 더미 라인(DPL")이 표시 장치(9")에 더 포함되는 경우, 이러한 이격 거리를 작게 할 수 있어 공간을 확보할 수 있는 장점이 있다.It is necessary to secure a minimum distance between the first control line L1 and the second control line L2 in the wiring area in order to cancel electromagnetic interference between mutual signals. When the first dummy line DPL" according to the present embodiment is further included in the display device 9", there is an advantage in that the space can be secured because the separation distance can be reduced.

다른 실시예에서, 제2 제어 패드(P2) 및 제1 더미 패드(DP) 사이에 제2 더미 패드가 더 구비될 수 있다. 또한, 제2 더미 패드로부터 연장되는 제2 더미 라인이 더 구비될 수 있다. 제2 더미 패드 및 제2 더미 라인에 대한 설명에 대해서는 도 13 내지 15의 설명을 참조한다.In another embodiment, a second dummy pad may be further provided between the second control pad P2 and the first dummy pad DP. In addition, a second dummy line extending from the second dummy pad may be further provided. For a description of the second dummy pad and the second dummy line, the descriptions of FIGS. 13 to 15 are referred to.

도 17은 도 16의 실시예에 따른 패드들을 설명하기 위한 도면이다.FIG. 17 is a diagram for explaining pads according to the embodiment of FIG. 16 .

도 17은 도 16의 영역(IA")을 확대하여 도시한 도면이다. FIG. 17 is an enlarged view of an area IA″ of FIG. 16 .

영역(IA")에는 제어 라인들(CLK_E2, CLK_E1, FLM_E, CLK_S2a, CLK_S2b, FLM_S, CLK_S1a, CLK_S1b)과 연결된 제어 패드들(CLKP_E2, CLKP_E1, FLMP_E, CLKP_S2a, CLKP_S2b, FLMP_S, CLKP_S1a, CLKP_S1b) 및 더미 패드들(DP1, DP2, DP3, DP4, DP5)이 위치할 수 있다.In the area IA", control pads CLKP_E2, CLKP_E1, FLMP_E, CLKP_S2a, CLKP_S2b, FLMP_S, CLKP_S1a, and CLKP_S1b connected to the control lines CLK_E2, CLK_E1, FLM_E, CLK_S2a, CLK_S2b, FLM_S, CLK_S1a, and CLK_S1b, and dummy Pads DP1 , DP2 , DP3 , DP4 , and DP5 may be located.

본 실시예에 따르면, 영역(IA")에는 더미 패드들(DP1, DP2, DP3, DP4, DP5)로부터 연장되는 더미 라인들(DP1", DPL2", DPL3", DPL4", DPL5")이 더 포함될 수 있다.According to the present embodiment, dummy lines DP1", DPL2", DPL3", DPL4", and DPL5" extending from the dummy pads DP1, DP2, DP3, DP4, and DP5 are further provided in the area IA". can be included

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The drawings and detailed description of the present invention referred to so far are only examples of the present invention, which are only used for the purpose of explaining the present invention, and are used to limit the scope of the present invention described in the meaning or claims. It is not. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

9: 표시 장치
SUB: 기판
DA: 표시 영역
NDA: 비표시 영역
ADA: 부가 영역
BAX: 벤딩 축
PDA: 패드 영역
PXij: 화소
41, 42: 주사 구동부
51, 52: 발광제어 구동부
L1, L2: 제어 라인
P1, P2: 제어 패드
DP: 더미 패드9: display device
SUB: substrate
DA: display area
NDA: non-display area
ADA: Additional Area
BAX: bending axis
PDA: pad area
PXij: pixels
41, 42: scan driver
51, 52: light emission control driver
L1, L2: control lines
P1, P2: control pad
DP: dummy pad

Claims (18)

제1 제어 신호, 제2 제어 신호, 제3 제어 신호, 및 제4 제어 신호에 따라 데이터 신호에 대응하는 휘도로 발광하는 화소;
상기 제1 제어 신호를 공급하는 제1 제어 라인과 연결된 제1 제어 패드;
상기 제2 제어 신호를 공급하는 제2 제어 라인과 연결된 제2 제어 패드;
상기 제1 제어 패드 및 상기 제2 제어 패드의 사이에 위치하고, 상기 제1 제어 신호 및 상기 제2 제어 신호의 사이 전압 레벨, 상기 제1 제어 신호의 전압 레벨, 및 상기 제2 제어 신호의 전압 레벨 중 하나에 해당하는 전압 레벨을 갖는 제1 더미 신호가 인가되는 제1 더미 패드;
상기 제3 제어 신호를 공급하는 제3 제어 라인과 연결된 제3 제어 패드; 및
상기 제4 제어 신호를 공급하는 제4 제어 라인과 연결된 제4 제어 패드를 포함하고,
상기 제3 제어 라인 및 상기 제4 제어 라인은 동일한 전기적 노드에 접속되며, 상기 제3 제어 패드 및 상기 제4 제어 패드 사이에 더미 패드가 존재하지 않는,
표시 장치.pixels that emit light with luminance corresponding to the data signal according to the first control signal, the second control signal, the third control signal, and the fourth control signal;
a first control pad connected to a first control line supplying the first control signal;
a second control pad connected to a second control line supplying the second control signal;
Located between the first control pad and the second control pad, a voltage level between the first control signal and the second control signal, a voltage level of the first control signal, and a voltage level of the second control signal a first dummy pad to which a first dummy signal having a voltage level corresponding to one of the voltage levels is applied;
a third control pad connected to a third control line supplying the third control signal; and
A fourth control pad connected to a fourth control line for supplying the fourth control signal;
The third control line and the fourth control line are connected to the same electrical node, and no dummy pad exists between the third control pad and the fourth control pad.
display device. 제1 항에 있어서,
상기 제1 더미 신호의 전압 레벨은 상기 제1 제어 신호 및 상기 제2 제어 신호의 평균 전압 레벨인,
표시 장치.According to claim 1,
The voltage level of the first dummy signal is an average voltage level of the first control signal and the second control signal.
display device. 제2 항에 있어서,
상기 제1 더미 신호의 전압 레벨은 상기 제1 제어 신호 및 상기 제2 제어 신호 중 적어도 하나의 전압 레벨이 변경되는 경우에 변경되는,
표시 장치.According to claim 2,
The voltage level of the first dummy signal is changed when the voltage level of at least one of the first control signal and the second control signal is changed.
display device. 제1 항에 있어서,
상기 제1 더미 패드 및 상기 제2 제어 패드의 사이에 위치하고, 상기 제1 제어 신호 및 상기 제2 제어 신호의 사이 전압 레벨, 상기 제1 제어 신호의 전압 레벨, 및 상기 제2 제어 신호의 전압 레벨 중 하나에 해당하는 전압 레벨을 갖는 제2 더미 신호가 인가되는 제2 더미 패드를 더 포함하는
표시 장치.According to claim 1,
Located between the first dummy pad and the second control pad, a voltage level between the first control signal and the second control signal, a voltage level of the first control signal, and a voltage level of the second control signal a second dummy pad to which a second dummy signal having a voltage level corresponding to one of
display device. 제4 항에 있어서,
상기 제1 제어 신호와 상기 제2 제어 신호의 전압 레벨이 서로 동일할 때, 상기 제1 더미 신호와 상기 제2 더미 신호는 전압 레벨이 서로 동일한,
표시 장치.According to claim 4,
When voltage levels of the first control signal and the second control signal are equal to each other, the first dummy signal and the second dummy signal have the same voltage level.
display device. 제5 항에 있어서,
상기 제1 제어 신호의 전압 레벨이 상기 제2 제어 신호의 전압 레벨보다 클 때, 상기 제1 더미 신호의 전압 레벨은 상기 제2 더미 신호의 전압 레벨보다 큰,
표시 장치.According to claim 5,
When the voltage level of the first control signal is greater than the voltage level of the second control signal, the voltage level of the first dummy signal is greater than that of the second dummy signal.
display device. 제6 항에 있어서,
상기 제2 제어 신호의 전압 레벨이 상기 제1 제어 신호의 전압 레벨보다 클 때, 상기 제2 더미 신호의 전압 레벨은 상기 제1 더미 신호의 전압 레벨보다 큰,
표시 장치.According to claim 6,
When the voltage level of the second control signal is greater than the voltage level of the first control signal, the voltage level of the second dummy signal is greater than the voltage level of the first dummy signal.
display device. 제1 항에 있어서,
상기 제1 더미 패드에 연결되고, 상기 제1 제어 라인 및 상기 제2 제어 라인 사이에 위치하는 제1 더미 라인을 더 포함하는
표시 장치.According to claim 1,
a first dummy line connected to the first dummy pad and positioned between the first control line and the second control line;
display device. 제8 항에 있어서,
상기 화소가 위치한 표시 영역;
상기 표시 영역을 둘러싸는 비표시 영역;
상기 제1 제어 패드, 상기 제2 제어 패드, 및 상기 제1 더미 패드가 위치한 패드 영역; 및
상기 비표시 영역과 상기 패드 영역 사이에 위치한 배선 영역을 더 포함하고,
상기 제1 제어 라인 및 상기 제2 제어 라인은 상기 패드 영역, 상기 배선 영역, 및 상기 비표시 영역에 위치하고,
상기 제1 더미 라인은 상기 패드 영역 및 상기 배선 영역에 위치하는,
표시 장치.According to claim 8,
a display area where the pixel is located;
a non-display area surrounding the display area;
a pad region in which the first control pad, the second control pad, and the first dummy pad are located; and
Further comprising a wiring area located between the non-display area and the pad area;
The first control line and the second control line are located in the pad area, the wiring area, and the non-display area;
the first dummy line is located in the pad area and the wiring area;
display device. 제1 항에 있어서,
상기 화소에 상기 데이터 신호의 입력 여부를 결정하는 주사 신호를 공급하는 주사 구동부를 더 포함하고,
상기 제1 제어 라인은 상기 주사 구동부에 연결된,
표시 장치.According to claim 1,
a scan driver supplying a scan signal for determining whether the data signal is input to the pixel;
The first control line is connected to the scan driver,
display device. 제10 항에 있어서,
상기 제2 제어 라인은 상기 주사 구동부에 연결된,
표시 장치.According to claim 10,
The second control line is connected to the scan driver,
display device. 제10 항에 있어서,
상기 화소의 발광 시작 시점 및 발광 종료 시점을 결정하는 발광제어 신호를 공급하는 발광제어 구동부를 더 포함하고,
상기 제2 제어 라인은 상기 발광제어 구동부에 연결된,
표시 장치.According to claim 10,
Further comprising a light emission control driver for supplying a light emission control signal for determining a light emission start time and light emission end time of the pixel;
The second control line is connected to the emission control driver,
display device. 화소가 위치한 표시 영역;
상기 표시 영역을 둘러싸는 비표시 영역;
제1 제어 패드, 제2 제어 패드, 제1 더미 패드, 제3 제어 패드, 및 제4 제어 패드가 위치한 패드 영역; 및
상기 비표시 영역과 상기 패드 영역 사이에 위치한 배선 영역을 포함하고,
상기 제1 제어 패드로부터 연장되는 제1 제어 라인, 상기 제2 제어 패드로부터 연장되는 제2 제어 라인, 상기 제3 제어 패드로부터 연장되는 제3 제어 라인, 및 상기 제4 제어 패드로부터 연장되는 제4 제어 라인은 상기 패드 영역, 상기 배선 영역, 및 상기 비표시 영역에 위치하고,
상기 제1 더미 패드로부터 연장되며 상기 제1 제어 라인 및 상기 제2 제어 라인 사이에 위치한 제1 더미 라인은 상기 패드 영역 및 상기 배선 영역에 위치하고,
상기 제3 제어 라인 및 상기 제4 제어 라인은 동일한 전기적 노드에 접속되며, 상기 제3 제어 패드 및 상기 제4 제어 패드 사이에 더미 패드가 존재하지 않는,
표시 장치.a display area where a pixel is located;
a non-display area surrounding the display area;
a pad region in which a first control pad, a second control pad, a first dummy pad, a third control pad, and a fourth control pad are located; and
a wiring area positioned between the non-display area and the pad area;
A first control line extending from the first control pad, a second control line extending from the second control pad, a third control line extending from the third control pad, and a fourth control line extending from the fourth control pad. A control line is located in the pad area, the wiring area, and the non-display area;
a first dummy line extending from the first dummy pad and positioned between the first control line and the second control line is located in the pad area and the wiring area;
The third control line and the fourth control line are connected to the same electrical node, and no dummy pad exists between the third control pad and the fourth control pad.
display device. 제13 항에 있어서,
상기 비표시 영역에 위치하고, 주사 라인을 통해 상기 화소와 연결된 주사 구동부를 더 포함하고,
상기 제1 제어 라인은 상기 주사 구동부에 연결된,
표시 장치.According to claim 13,
a scan driver located in the non-display area and connected to the pixel through a scan line;
The first control line is connected to the scan driver,
display device. 제14 항에 있어서,
상기 제2 제어 라인은 상기 주사 구동부에 연결된,
표시 장치.According to claim 14,
The second control line is connected to the scan driver,
display device. 제13 항에 있어서,
상기 비표시 영역에 위치하고, 발광제어 라인을 통해 상기 화소와 연결된 발광제어 구동부를 더 포함하고,
상기 제2 제어 라인은 상기 발광제어 구동부에 연결된,
표시 장치.According to claim 13,
A light emitting control driver located in the non-display area and connected to the pixel through a light emitting control line;
The second control line is connected to the emission control driver,
display device. 제13 항에 있어서,
상기 제1 더미 패드 및 상기 제2 제어 패드 사이에 위치하는 제2 더미 패드를 더 포함하는
표시 장치.According to claim 13,
Further comprising a second dummy pad positioned between the first dummy pad and the second control pad
display device. 제17 항에 있어서,
상기 제2 더미 패드로부터 연장되는 제2 더미 라인을 더 포함하는
표시 장치.According to claim 17,
Further comprising a second dummy line extending from the second dummy pad
display device.
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