KR102458156B1 - 표시 장치 - Google Patents

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Abstract

본 출원은 복수의 풀-다운 트랜지스터 사이의 열화 정도의 균형을 유지하여 게이트 구동부의 수명을 증가시킨 표시 장치에 관한 것이다. 본 출원에 따른 표시 장치는 화상을 표시하는 표시 패널, 표시 패널에 데이터 전압을 공급하는 데이터 구동부, 및 데이터 구동부에 디지털 비디오 데이터와 데이터 구동부 제어 신호를 공급하는 타이밍 컨트롤러를 포함한다. 본 출원의 타이밍 컨트롤러는 제어 인쇄회로보드에 실장되고, 리셋 집적 회로부에서 공급된 리셋 신호를 활용하여 표시 장치를 수 번 프레임까지 구동하고 턴-오프 되도록 설정한다.

Description

표시 장치{DISPLAY DEVICE}
본 출원은 표시 장치에 관한 것이다.
정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치 분야 기술이 많이 개발되고 있다. 표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부, 타이밍 컨트롤러, 및 세트를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되어 게이트 라인들에 게이트 신호들이 공급될 때 데이터 라인들의 데이터 전압들을 공급받는 복수의 화소들을 포함한다.
게이트 구동부는 게이트 라인들에 게이트 신호들을 공급한다. 데이터 구동부는 데이터 라인들에 데이터 전압들을 공급하는 소스 드라이버 집적회로(integrated circuit, 이하 "IC"라 칭함)들을 포함한다. 타이밍 컨트롤러는 게이트 구동부와 데이터 구동부의 동작 타이밍을 제어하고, 데이터 구동부에 디지털 비디오 데이터를 공급한다.
게이트 구동부는 구동 시 게이트 온 전압을 게이트 라인들에 공급하는 풀-업 트랜지스터 및 게이트 오프 전압을 게이트 라인들에 공급하는 풀-다운 트랜지스터를 턴-온 또는 턴-오프시킨다. 표시 장치의 구동 시 풀-다운 트랜지스터는 풀-업 트랜지스터에 비해 턴-온 시킨 시간이 길다. 이 경우, 풀-다운 트랜지스터의 열화가 빨리 진행된다. 이를 완화하기 위해, 풀-다운 트랜지스터를 복수 개 마련할 수 있다. 일 예로, 게이트 구동부는 제 1 및 제 2 풀-다운 트랜지스터를 병렬적으로 마련할 수 있다.
기존의 표시 장치는 턴-온 되는 경우, 제 1 풀-다운 트랜지스터가 제 2 풀-다운 트랜지스터에 비해 항상 먼저 턴-온 된다. 이에 따라, 제 1 풀-다운 트랜지스터의 열화가 가장 빠르다. 이 때 제 1 풀-다운 트랜지스터와 제 2 풀-다운 트랜지스터의 교번하는 주기가 증가할수록 제 1 풀-다운 트랜지스터의 열화 정도와 제 2 풀-다운 트랜지스터의 열화 정도 사이의 균형이 깨질 수 있다. 복수의 풀-다운 트랜지스터 사이의 열화 정도의 균형이 깨지는 경우, 게이트 구동부의 수명이 감소하는 문제가 있다.
본 출원은 복수의 풀-다운 트랜지스터 사이의 열화 정도의 균형을 유지하여 게이트 구동부의 수명을 증가시킨 표시 장치를 제공하고자 한다.
본 출원에 따른 표시 장치는 화상을 표시하는 표시 패널, 표시 패널에 데이터 전압을 공급하는 데이터 구동부, 및 데이터 구동부에 디지털 비디오 데이터와 데이터 구동부 제어 신호를 공급하는 타이밍 컨트롤러를 포함한다. 본 출원의 타이밍 컨트롤러는 제어 인쇄회로보드에 실장되고, 리셋 집적 회로부에서 공급된 리셋 신호를 활용하여 표시 장치를 수 번 프레임까지 구동하고 턴-오프 되도록 설정한다.
본 출원에 따른 표시 장치는 복수의 풀-다운 트랜지스터 사이의 열화 정도의 균형을 유지하여 게이트 구동부의 수명을 증가시킬 수 있다.
도 1은 본 출원에 따른 표시 장치의 블록도이다.
도 2는 본 출원에 따른 화소의 일 예시 회로도이다.
도 3은 본 출원에 따른 화소의 또 다른 예시 회로도이다.
도 4는 본 출원에 따른 제 1 게이트 구동부의 일 예를 나타낸 블록도이다.
도 5는 본 출원에 따른 제 2 게이트 구동부의 일 예를 나타낸 블록도이다.
도 6은 본 출원에 따른 제 q 스테이지를 나타낸 블록도이다.
도 7은 본 출원에 따른 스테이지의 일 예시 회로도이다.
도 8은 본 출원에 따른 제어 인쇄회로보드, 세트, 및 제 1 및 제 2 게이트 구동부를 나타낸 블록도이다.
도 9는 본 출원의 제 1 실시예에 따른 제어 인쇄회로보드, 풀-업 트랜지스터, 제 1 풀-다운 트랜지스터, 및 제 2 풀-다운 트랜지스터들을 나타낸 블록도이다.
도 10은 본 출원에 따른 실제 전원 전압, 로직 전원 전압, 감지 전원 전압 및 디지털 비디오 데이터의 파형도이다.
도 11은 본 출원의 제 2 실시예에 따른 제어 인쇄회로보드, 풀-업 트랜지스터, 제 1 풀-다운 트랜지스터, 및 제 2 풀-다운 트랜지스터들을 나타낸 블록도이다.
도 12는 본 출원의 제 3 실시예에 따른 제어 인쇄회로보드, 풀-업 트랜지스터, 및 제 1 내지 제 N(N은 3 이상의 양의 정수) 풀-다운 트랜지스터들을 나타낸 블록도이다.
도 13은 본 출원의 제 4 실시예에 따른 제어 인쇄회로보드, 풀-업 트랜지스터, 및 제 1 내지 제 N 풀-다운 트랜지스터들을 나타낸 블록도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 출원의 실시예를 상세히 설명하기로 한다.
도 1은 본 출원에 따른 표시 장치의 블록도이다. 도 2는 본 출원에 따른 화소의 일 예시 회로도이다. 도 3은 본 출원에 따른 화소의 또 다른 예시 회로도이다.
본 출원에 따른 표시 장치는 표시 패널(10), 제 1 및 제 2 게이트 구동부(11, 12), 데이터 구동부(20), 및 타이밍 컨트롤러(30)를 구비한다.
본 출원에 따른 표시 장치는 게이트 신호들을 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수)에 순차적으로 공급하는 라인 순차 스캐닝으로 화소(P)들에 데이터 전압들을 공급하는 어떠한 표시 장치도 포함할 수 있다. 예를 들어, 본 출원에 따른 표시 장치는 액정 표시 장치(Liquid Crystal Display) 또는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현될 수 있다.
표시 패널(10)은 복수의 화소(P)들을 이용하여 화상을 표시한다. 표시 패널(10)은 표시 영역(DA)과 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 복수의 화소(P)들이 마련된다. 표시 영역(DA)은 화상이 표시되는 영역이다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 마련되는 영역으로, 화상이 표시되지 않는 영역이다. 화소(P)들 각각은 데이터 라인들(D1~Dm) 중 어느 하나의 데이터 라인 및 게이트 라인들(G1~Gn) 중 어느 하나의 게이트 라인에 접속될 수 있다. 화소(P)는 게이트 라인에 게이트 신호가 공급될 때 데이터 라인의 데이터 전압을 공급받는다. 화소(P)는 공급된 데이터 전압에 따라 소정의 밝기로 발광한다.
표시 장치가 액정 표시 장치로 구현되는 경우, 화소(P)들 각각은 도 2와 같이 트랜지스터(T), 화소 전극(PE), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제 k(k는 1≤≤k≤≤n을 만족하는 양의 정수) 게이트 라인(Gk)의 게이트 신호에 응답하여 제 j(j는 1≤≤j≤≤m을 만족하는 양의 정수) 데이터 라인(Dj)의 데이터 전압을 화소 전극(PE)에 공급한다. 이로 인해, 화소(P)들 각각은 화소 전극(PE)에 공급된 데이터 전압과 공통 전극(CE)에 공급된 공통 전압의 전위차에 의해 발생되는 전계에 의해 액정층(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통 전극(CE)은 공통 전압 라인(VcomL)으로부터 공통 전압을 공급받으며, 백라이트 유닛은 표시 패널(10)의 아래에 배치되어 표시 패널(10)에 균일한 빛을 조사한다. 또한, 스토리지 커패시터(Cst)는 화소 전극(PE)과 공통 전극(CE) 사이에 마련되어 화소 전극(PE)과 공통 전극(CE) 간의 전압차를 일정하게 유지한다.
표시 장치가 유기 발광 표시 장치로 구현되는 경우, 화소(P)들 각각은 도 3과 같이 유기 발광 다이오드(OLED), 스캔 트랜지스터(ST), 구동 트랜지스터(DT), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스캔 트랜지스터(ST)는 제 k 게이트 라인(Gk)의 게이트 신호에 응답하여 제 j 데이터 라인(Dj)의 데이터 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 구동 트랜지스터(DT)는 게이트 전극에 공급되는 데이터 전압에 따라 고 전위 전압 라인(VDDL)으로부터 유기 발광 다이오드(OLED)로 흐르는 구동 전류를 제어한다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(DT)와 저 전위 전압 라인(VSSL) 사이에 마련되어, 구동 전류에 따라 소정의 밝기로 발광한다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압을 일정하게 유지하기 위해, 구동 트랜지스터(DT)의 게이트 전극과 고 전위 전압 라인(VDDL) 사이에 마련될 수 있다.
제 1 게이트 구동부(11)는 기수 게이트 라인들(G1, G3, …, Gn-1)에 접속된다. 제 1 게이트 구동부(11)는 타이밍 컨트롤러(30)로부터 제 1 게이트 제어 신호(GCS1)를 입력받는다. 제 1 게이트 구동부(11)는 제 1 게이트 제어 신호(GCS1)에 따라 기수 게이트 신호들을 생성하여 기수 게이트 라인들(G1, G3, …, Gn-1)에 공급한다.
제 2 게이트 구동부(12)는 우수 게이트 라인들(G2, G4, …, Gn)에 접속된다. 우수 게이트 신호들을 공급한다. 제 2 게이트 구동부(12)는 타이밍 컨트롤러(30)로부터 제 2 게이트 제어 신호(GCS2)를 입력받는다. 제 2 게이트 구동부(12)는 제 2 게이트 제어 신호(GCS2)에 따라 우수 게이트 신호들을 생성하여 우수 게이트 라인들(G2, G4, …, Gn)에 공급한다.
제 1 및 제 2 게이트 구동부들(11, 12)은 상술한 바와 같은 인터레이스(interlace) 방식으로 구동될 수 있다. 그러나, 제 1 및 제 2 게이트 구동부(11, 12)들은 인터레이스 방식으로 구동되는 것에 한정되지 않는다. 제 1 게이트 구동부(11)는 표시 패널(10)의 일부 게이트 라인들에 게이트 신호들을 공급하고, 제 2 게이트 구동부(12)는 표시 패널(10)의 나머지 게이트 라인들에 게이트 신호들을 공급할 수 있다. 또한, 제 1 및 제 2 게이트 구동부(11, 12)는 하나의 게이트 구동부로 구현될 수도 있다.
제 1 및 제 2 게이트 구동부(11, 12)는 게이트 드라이버 인 패널(gate driver in panel, GIP) 방식으로 비표시 영역(NDA)에 마련될 수 있다. 도 1에서는 제 1 게이트 구동부(11)가 표시 패널(10)의 비표시 영역(NDA) 일 측에 마련되고 제 2 게이트 구동부(12)가 표시 패널(10)의 비표시 영역(NDA) 타 측에 마련된 것을 예시하였다. 그러나 이에 한정되지 않으며, 제 1 및 제 2 게이트 구동부(11, 12)는 비표시 영역(NDA) 일 측에 같이 마련될 수도 있다.
데이터 구동부(20)는 데이터 라인들(D1~Dm)에 접속된다. 데이터 구동부(20)는 타이밍 컨트롤러(30)로부터 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 입력받고, 데이터 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환한다. 데이터 구동부(20)는 아날로그 데이터 전압들을 데이터 라인들(D1~Dm)에 공급한다. 데이터 구동부(20)는 복수의 소스 드라이버 집적회로(integrated circuit, 이하 "IC"라 칭함)들을 포함할 수 있다.
타이밍 컨트롤러(30)는 세트로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들은 수직 동기 신호(vertical sync signal), 수평 동기 신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 타이밍 컨트롤러(30)는 타이밍 신호에 기초하여 제 1 및 제 2 게이트 구동부들(11, 12)의 동작 타이밍을 제어하기 위한 제 1 및 제 2 게이트 제어 신호들(GCS1, GCS2)과 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성한다.
제 1 게이트 제어 신호(GCS1)는 제 1 및 제 2 스타트 신호들(STV1, VST2), 클럭 신호들 중 일부 클럭 신호들(CLK1, CLK3, CLK5, CLK7), 및 제 1 리셋 신호(RS1) 등을 포함할 수 있다. 제 2 게이트 제어 신호(GCS2)는 제 3 및 제 4 스타트 신호들(STV3, STV4), 클럭 신호들 중 다른 일부 클럭 신호들(CLK2, CLK4, CLK6, CLK8), 및 제 2 리셋 신호(RS2) 등을 포함할 수 있다.
타이밍 컨트롤러(30)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(20)에 공급한다. 타이밍 컨트롤러(30)는 제 1 게이트 제어 신호(GCS1)를 제 1 게이트 구동부(11)에 공급하고, 제 2 게이트 제어 신호(GCS2)를 제 2 게이트 구동부(12)에 공급한다.
도 4는 본 출원에 따른 제 1 게이트 구동부의 일 예를 나타낸 블록도이다. 제 1 게이트 구동부(11)에는 제 1 스타트 신호가 공급되는 제 1 스타트 신호 라인(STL1), 제 2 스타트 신호가 공급되는 제 2 스타트 신호 라인(STL2), 제 1 리셋 신호가 공급되는 제 1 리셋 라인(RL1), 제 1, 제 3, 제 5 및 제 7 클럭 신호들이 공급되는 제 1, 제 3, 제 5 및 제 7 클럭 라인들(CL1, CL3, CL5, CL7), 직류 전압인 제 1 전원 전압이 공급되는 제 1 전원 전압 라인(VSSL)이 마련된다. 제 1 및 제 2 스타트 신호들, 제 1 리셋 신호, 제 1, 제 3, 제 5 및 제 7 클럭 신호들은 도 1의 타이밍 컨트롤러(30)로부터 공급되며, 제 1 전원 전압은 전원 공급원으로부터 공급될 수 있다.
제 1 게이트 구동부(11)는 기수 게이트 라인들(G1, G3, …, Gn-1)에 접속된 스테이지들(STA1~STAp, 2p=n을 만족하는 양의 정수)을 포함한다. 도 4에서는 설명의 편의를 위해 제 1, 제 3, 제 5, 및 제 7 게이트 라인들(G1, G3, G5, G7)에 접속된 제 1 내지 제 4 스테이지들(STA1~STA4)만을 도시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 앞에 위치한 스테이지를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 뒤에 위치한 스테이지를 지시한다. 예를 들어, 제 3 스테이지(STA3)의 전단 스테이지들은 제 1 및 제 2 스테이지들(STA1, STA2)을 지시하고, 제 3 스테이지(STA3)의 후단 스테이지들은 제 4 내지 제 p 스테이지들(STA4~STAp)을 지시한다.
제 1 게이트 구동부(11)의 제 q(q는 1≤≤q≤≤p를 만족하는 양의 정수) 스테이지(STAq)는 제 q 게이트 라인(Gq)에 접속되어 게이트 신호를 출력한다.
스테이지들(STA1~STAp) 각각은 스타트 단자(ST), 리셋 단자(RT), 전단 캐리신호 입력단자(PT), 후단 캐리신호 입력단자(NT), 제 1 내지 제 3 클럭 단자들(CT1, CT2, CT3), 제 1 전원 전압 단자(VSST), 및 출력 단자(OT)를 포함한다.
스테이지들(STA1~STAp) 각각의 스타트 단자(ST)는 제 1 스타트 신호 라인(STL1), 제 2 스타트 신호 라인(STL2) 또는 두 번째 전단 스테이지의 출력 단자(OT)에 접속될 수 있다. 즉, 제 q 스테이지(STAq)의 스타트 단자(ST)는 제 1 스타트 신호 라인(STL1), 제 2 스타트 신호 라인(STL2) 또는 제 q-2 스테이지(STAq-2)의 출력 단자(OT)에 접속될 수 있다. 이 경우, 제 q 스테이지(STAq)의 스타트 단자(ST)에는 제 1 스타트 신호 라인(STL1)의 제 1 스타트 신호, 제 2 스타트 신호, 또는 제 q-2 스테이지(STAq-2)의 출력 단자(OT)의 출력신호가 입력될 수 있다. 예를 들어, 도 4와 같이 제 1 및 제 2 스테이지들(STA1~STA2)은 두 번째 전단 스테이지가 없기 때문에, 제 1 스테이지(STA1)의 스타트 단자(ST)는 제 1 스타트 신호 라인(STL1)에 접속되어 제 1 스타트 신호를 입력받고, 제 2 스테이지(STA2)의 스타트 단자(ST)는 제 2 스타트 신호 라인(STL2)에 접속되어 제 2 스타트 신호를 입력받을 수 있다. 또한, 도 4와 같이 제 3 내지 제 p 스테이지들(STA3~STAp) 각각의 스타트 단자(ST)에는 두 번째 전단 스테이지의 출력 단자(OT)에 접속되어 두 번째 전단 스테이지의 출력 단자(OT)의 출력신호를 입력받을 수 있다.
스테이지들(STA1~STAp) 각각의 리셋 단자(RT)는 리셋 신호 라인(RL)에 접속될 수 있다. 스테이지들(STA1~STAp) 각각의 리셋 단자(RT)에는 리셋 신호가 입력될 수 있다.
스테이지들(STA1~STAp) 각각의 전단 출력신호 입력단자(PT)는 제 2 스타트 신호 라인(STL2) 또는 첫 번째 전단 스테이지의 출력 단자(OT)에 접속될 수 있다. 즉, 제 q 스테이지(STAq)의 전단 출력신호 입력단자(PT)는 제 2 스타트 신호 라인(STL2) 또는 제 q-1 스테이지(STAq-1)의 출력 단자(OT)에 접속될 수 있다. 이 경우, 제 q 스테이지(STAq)의 전단 출력신호 입력단자(PT)에는 제 2 스타트 신호 라인(STL2)의 제 2 스타트 신호 또는 제 q-1 스테이지(STAq-1)의 출력 단자(OT)의 출력신호가 입력될 수 있다. 예를 들어, 도 4와 같이 제 1 스테이지는 첫 번째 전단 스테이지가 없기 때문에, 제 1 스테이지(STA1)의 전단 출력신호 입력단자(PT)는 제 2 스타트 신호 라인(STL2)에 접속되어 제 2 스타트 신호를 입력받는다. 또한, 도 4와 같이 제 2 내지 제 p 스테이지들(STA2~STAp) 각각의 전단 출력신호 입력단자(PT)는 첫 번째 전단 스테이지의 출력 단자(OT)에 접속되어 첫 번째 전단 스테이지의 출력 단자(OT)의 출력신호를 입력받을 수 있다. 제 q 스테이지(STAq)를 기준으로 첫 번째 전단 스테이지는 제 q-1 스테이지(STAq-1)를 지시한다.
스테이지들(STA1~STAp) 각각의 후단 출력신호 입력단자(NT)는 세 번째 후단 스테이지의 출력 단자(OT)에 접속될 수 있다. 제 q 스테이지(STAq)를 기준으로 세 번째 후단 스테이지는 제 q+3 스테이지(STAq+3)를 지시한다. 즉, 제 q 스테이지(STAq)의 후단 출력신호 입력단자(NT)는 제 q+3 스테이지(STAq+3)의 출력 단자(OT)에 접속될 수 있다. 이 경우, 제 q 스테이지(STAq)의 후단 출력신호 입력단자(NT)에는 제 q+3 스테이지(STAq+3)의 출력 단자(OT)의 출력신호가 입력될 수 있다.
스테이지들(STA1~STAp) 각각의 제 1 내지 제 3 클럭 단자들(CT1, CT2, CT3) 각각은 제 1, 제 3, 제 5, 및 제 7 클럭 라인들(CL1, CL3, CL5, CL7) 중 어느 하나에 접속된다. 클럭 신호들은 고속 구동 시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 i(i는 4 이상의 자연수) 상 클럭 신호들로 구현되는 것이 바람직하다. 클럭 신호들 각각은 소정의 주기를 갖고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.
스테이지들(STA1~STAp) 각각의 제 1 내지 제 3 클럭 단자들(CT1, CT2, CT3) 각각은 서로 다른 클럭 라인들에 접속된다. 따라서, 스테이지들(STA1~STAp) 각각의 제 1 내지 제 3 클럭 단자들(CT1, CT2, CT3) 각각에는 서로 다른 클럭 신호들이 입력된다. 예를 들어, 도 4와 같이 제 1 스테이지(STA1)의 제 1 클럭 단자(CT1)는 제 1 클럭 라인(CL1)에 접속되고, 제 2 클럭 단자(CT2)는 제 7 클럭 라인(CL7)에 접속되며, 제 3 클럭 단자(CT3)는 제 5 클럭 라인(CL5)에 접속된다. 이 경우, 제 2 스테이지(STA2)의 제 1 클럭 단자(CT1)에는 제 3 클럭 신호(CLK3)가 입력되고, 제 2 클럭 단자(CT2)에는 제 1 클럭 신호(CLK1)가 입력되며, 제 3 클럭 단자(CT3)에는 제 7 클럭 신호(CLK7)가 입력될 수 있다.
스테이지들(STA1~STAp)의 제 1 내지 제 3 클럭 단자들(CT1, CT2, CT3) 각각에는 기수 클럭 신호들이 순차적으로 공급된다. 예를 들어, 도 4와 같이 제 1 스테이지(STA1)의 제 1 클럭 단자(CT1)는 제 1 클럭 라인(CL1)에 접속되어 제 1 클럭 신호를 입력받고, 제 2 스테이지(STA2)의 제 1 클럭 단자(CT1)는 제 3 클럭 라인(CL3)에 접속되어 제 3 클럭 신호를 입력받으며, 제 3 스테이지(STA3)의 제 1 클럭 단자(CT1)는 제 5 클럭 라인(CL5)에 접속되어 제 5 클럭 신호를 입력받는다. 또한, 도 4와 같이 제 1 스테이지(STA1)의 제 2 클럭 단자(CT2)는 제 7 클럭 라인(CL7)에 접속되어 제 7 클럭 신호를 입력받고, 제 2 스테이지(STA2)의 제 2 클럭 단자(CT2)는 제 1 클럭 라인(CL1)에 접속되어 제 1 클럭 신호를 입력받으며, 제 3 스테이지(STA3)의 제 2 클럭 단자(CT2)는 제 3 클럭 라인(CL3)에 접속되어 제 3 클럭 신호를 입력받는다. 또한, 도 6a와 같이 제 1 스테이지(STA1)의 제 3 클럭 단자(CT3)는 제 5 클럭 라인(CL5)에 접속되어 제 5 클럭 신호를 입력받고, 제 2 스테이지(STA2)의 제 3 클럭 단자(CT3)는 제 7 클럭 라인(CL7)에 접속되어 제 7 클럭 신호를 입력받으며, 제 3 스테이지(STA3)의 제 3 클럭 단자(CT3)는 제 1 클럭 라인(CL1)에 접속되어 제 1 클럭 신호를 입력받는다.
스테이지들(STA1~STAp) 각각의 제 1 전원 전압 단자(VSST)는 제 1 전원 전압 라인(VSSL)에 접속된다. 따라서, 스테이지들(STA1~STAp) 각각의 제 1 전원 전압 단자(VSST)에는 제 1 전원 전압이 공급된다.
스테이지들(STA1~STAp) 각각의 출력 단자(OT)는 게이트 라인에 접속된다. 스테이지들(STA1~STAp) 각각의 출력 단자(OT)에는 게이트 신호가 출력된다. 또한, 스테이지들(STA1~STAp) 각각의 출력 단자(OT)는 첫 번째 후단 스테이지의 전단 출력신호 입력단자(PT), 두 번째 후단 스테이지의 스타트 단자(ST), 및 세 번째 전단 스테이지의 후단 출력신호 입력단자(NT)에 접속된다. 제 q 스테이지(STAq)를 기준으로 첫 번째 후단 스테이지는 제 q+1 스테이지(STAq+1)를 지시하고, 두 번째 후단 스테이지는 제 q+2 스테이지(STAq+2)를 지시하며, 세 번째 전단 스테이지는 제 q-3 스테이지(STAq-3)를 지시한다.
도 5는 본 출원에 따른 제 2 게이트 구동부의 일 예를 나타낸 블록도이다. 제 2 게이트 구동부(12)에는 제 3 스타트 신호가 공급되는 제 3 스타트 신호 라인(STL3), 제 4 스타트 신호가 공급되는 제 4 스타트 신호 라인(STL4), 제 2 리셋 신호가 공급되는 제 2 리셋 라인(RL2), 우수 클럭 신호들인 제 2, 제 4, 제 6 및 제 8 클럭 신호들이 공급되는 제 2, 제 4, 제 6 및 제 8 클럭 라인들(CL2, CL4, CL6, CL8), 직류 전압인 제 1 전원 전압이 공급되는 제 1 전원 전압 라인(VSSL)이 마련된다. 제 3 및 제 4 스타트 신호들, 제 2 리셋 신호, 제 2, 제 4, 제 6 및 제 8 클럭 신호들은 도 1의 타이밍 컨트롤러(30)로부터 공급되며, 제 1 전원 전압은 전원 공급원으로부터 공급될 수 있다.
제 2 게이트 구동부(12)는 우수 게이트 라인들(G2, G4, …, Gn)에 접속된 스테이지들(STB1~STBp)을 포함한다. 도 6b에서는 설명의 편의를 위해 제 2, 제 4, 제 6, 및 제 8 게이트 라인들(G2, G4, G6, G8)에 접속된 제 1 내지 제 4 스테이지들(STB1~STB4)만을 도시하였다.
제 2 게이트 구동부(12)의 제 q 스테이지(STBq)는 제 2q 게이트 라인(G2q)에 접속되어 게이트 신호를 출력한다.
제 2 게이트 구동부(12)의 스테이지들(STB1~STBp) 각각은 제 1 및 제 2 스타트 신호 라인들(STL1, STL2), 제 1 리셋 라인(RL1), 제 1, 제 3, 제 5 및 제 7 클럭 라인들(CL1, CL3, CL5, CL7) 대신에 제 3 및 제 4 스타트 신호 라인들(STL3, STL4), 제 2 리셋 라인(RL2), 제 2, 제 4, 제 6 및 제 8 클럭 라인들(CL2, CL4, CL6, CL8)에 접속되는 것을 제외하고는, 도 4를 결부하여 설명한 제 1 게이트 구동부(11)의 스테이지들(STA1~STAp) 각각에 대한 설명과 실질적으로 동일하다. 따라서, 제 2 게이트 구동부(12)의 스테이지들(STB1~STBp) 각각에 대한 자세한 설명은 생략한다.
도 6은 본 출원에 따른 제 q 스테이지(STAq)를 나타낸 블록도이다. 본 출원에 따른 제 q 스테이지(STAq)는 풀-업 트랜지스터(TU), 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2), 신호 처리부(100), 제 1 입력부(200), 제 2 입력부(300)를 포함한다.
풀-업 트랜지스터(TU)는 Q 노드(NQ)의 게이트 온 전압에 의해 턴-온 되어 클럭 라인들(CLKS)을 통해 공급되는 게이트 온 전압을 게이트 라인(GL)으로 공급한다. 게이트 라인(GL)에는 물리적인 성질에 의해 저항과 커패시터가 있으나, 게이트 라인(GL) 상의 저항 및 커패시터는 공급하는 신호에 영향을 끼치지 않는 저항 값 및 용량을 갖는다.
제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)는 QB 노드(NQB)의 게이트 온 전압에 의해 턴-온 되어 게이트 오트 전압 라인(VSS)으로 입력되는 게이트 오프 전압을 게이트 라인(GL)으로 공급한다.
신호 처리부(100)는 S 입력 단자 및 R 입력 단자(S, R)로 입력되는 클럭 신호에 따라 Q 출력 단자(Q)의 로직 레벨을 설정한다. 신호 처리부(100)는 내부의 스위치(SW)를 이용하여 기수 QB 노드 전압(QB_O) 및 우수 QB 노드 전압(QB_E)을 교대로 출력한다. 기수 QB 노드 전압(QB_O) 제 1 풀-다운 트랜지스터(TD1)를 턴-온 시키고, 우수 QB 노드 전압(QB_E)은 제 2 풀-다운 트랜지스터(TD2)를 턴-온 시킨다.
제 1 입력부(200)는 이전 R 입력 단자(PR) 및 이후 S 입력 단자(NS)에서 입력되는 신호에 따라 S 입력 단자(S)의 로직 레벨을 설정한다.
제 2 입력부(300)는 이전 R 입력 단자(PR) 및 이후 S 입력 단자(NS)에서 입력되는 신호에 따라 R 입력 단자(R)의 로직 레벨을 설정한다.
제 q 스테이지(STAq)는 1 프레임 구간 내에서 수직 동기 신호(Vsync)가 하이 로직 레벨인 경우 풀-업 트랜지스터(TU)를 턴-온 시킨 상태로 유지한다.
제 q 스테이지(STAq)는 1 프레임 구간 내에서 수직 동기 신호(Vsync)가 로우 로직 레벨인 경우 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)를 턴-온 시킨 상태로 유지한다.
수직 동기 신호(Vsync)는 1 프레임 구간 내에서 프레임의 시작을 알리는 신호이므로, 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)는 풀-업 트랜지스터(TU)에 비해 턴-온 시킨 시간이 길다. 일 예로, 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)는 풀-업 트랜지스터(TU)에 비해 약 1000배 이상 턴-온 시킨 시간이 길다. 이 경우, 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)는 풀-업 트랜지스터(TU)에 비해 열화가 빠르게 진행된다. 이에 따라, 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)는 복수 개 배치된다.
본 출원에 따른 타이밍 컨트롤러는 리셋 집적 회로부에서 공급된 리셋 신호를 활용하여 게이트 구동부 내 복수의 풀-다운 트랜지스터들 중 미리 설정된 풀-다운 트랜지스터까지 구동하고 턴-오프 되도록 설정하다. 이에 따라, 본 출원은 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2) 사이의 구동 시간을 동일하게 한다. 이를 통해, 본 출원은 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2) 사이의 열화 균형을 유지한다. 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2) 사이의 열화 균형이 유지되는 경우, 제 q 스테이지(STAq)의 수명은 증가한다.
도 7은 본 출원에 따른 스테이지의 일 예시 회로도이다. 도 7에서는 설명의 편의를 위해 풀-업 노드는 Q 노드(NQ)이고, 풀-다운 노드는 QB 노드(NQB)인 것을 중심으로 설명하였다. 제 q 스테이지(STAq)는 풀-업 트랜지스터(TU), 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2), 신호 처리부(100), 제 1 입력부(200), 제 2 입력부(300), Q 노드 리셋부(400), 출력 단자 노이즈 제거부(500), 및 부스팅 커패시터(CB)를 포함한다.
풀-업 트랜지스터(TU)의 게이트 전극은 Q 노드(NQ)에 접속되고, 제 1 전극은 출력 단자(OT)에 접속되며, 제 2 전극은 제 1 클럭 단자(CT1)에 접속될 수 있다. 풀-업 트랜지스터(TU)가 Q 노드(NQ)의 게이트 온 전압에 의해 턴-온 되고 게이트 온 전압의 클럭 신호가 제 1 클럭 단자(CT1)로 입력되는 경우, 게이트 온 전압의 게이트 신호가 출력 단자(OT)로 출력될 수 있다.
제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)의 게이트 전극은 제 3 클럭 단자(CT3)에 접속되고, 제 1 전극은 제 1 전원 전압 단자(VSST)에 접속되며, 제 2 전극은 출력 단자(OT)에 접속될 수 있다. 풀-다운 트랜지스터(TD)가 QB 노드(NQB)의 게이트 온 전압에 의해 턴-온 되는 경우, 게이트 오프 전압의 게이트 신호가 출력 단자(OT)로 출력될 수 있다.
스위치(SW)는 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)의 게이트 전극과 QB 노드(NQB)를 연결시킨다. 스위치(SW)는 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)를 교번적으로 턴-온 시킨다.
신호 처리부(100)는 제 1 내지 제 4 트랜지스터들(T1, T2, T3, T4)을 포함할 수 있다.
제 1 트랜지스터(T1)의 게이트 전극은 제 1 노드(N1)에 접속되고, 제 1 전극은 제 1 전원 전압 단자(VSST)에 접속되며, 제 2 전극은 Q 노드(NQ)에 접속될 수 있다. 제 1 트랜지스터(T1)는 제 1 노드(N1)의 게이트 온 전압에 의해 턴-온 되어 Q 노드(NQ)를 제 1 전원 전압 단자(VSST)에 접속시킨다. 제 1 트랜지스터(T1)가 턴-온 되는 경우 Q 노드(NQ)에는 게이트 오프 전압이 공급되므로, 풀-업 트랜지스터(TU)는 턴-오프 될 수 있다.
제 2 트랜지스터(T2)의 게이트 전극과 제 2 전극은 제 1 클럭 단자(CT1)에 접속되고, 제 1 전극은 제 1 노드(N1)에 접속될 수 있다. 즉, 제 2 트랜지스터(T2)는 다이오드(diode) 접속될 수 있다. 제 2 트랜지스터(T2)는 제 1 클럭 단자(CT1)로 입력되는 클럭 신호의 게이트 온 전압에 의해 턴-온 되어 제 1 노드(N1)에 게이트 온 전압을 공급한다. 제 2 트랜지스터(T2)가 턴-온 되는 경우 제 1 노드(N1)에는 게이트 온 전압이 공급되므로, 제 1 트랜지스터(T1)는 턴-온 될 수 있다.
제 3 트랜지스터(T3)의 게이트 전극은 Q 노드(NQ)에 접속되고, 제 1 전극은 제 1 전원 전압 단자(VSST)에 접속되며, 제 2 전극은 제 1 노드(N1)에 접속될 수 있다. 제 3 트랜지스터(T3)는 Q 노드(NQ)의 게이트 온 전압에 의해 턴-온 되어 상기 제 1 노드(N1)를 제 1 전원 전압 단자(VSST)에 접속시킨다. 제 3 트랜지스터(T3)가 턴-온 되는 경우 제 1 노드(N1)에 게이트 오프 전압이 공급되며, 이로 인해 제 1 트랜지스터(T1)는 턴-오프 될 수 있다.
제 4 트랜지스터(T4)의 게이트 전극은 QB 노드(NQB)에 접속되고, 제 1 전극은 제 1 전원 전압 단자(VSST)에 접속되며, 제 2 전극은 제 1 노드(N1)에 접속될 수 있다. 제 4 트랜지스터(T4)는 QB 노드(NQB)의 게이트 온 전압에 의해 턴-온 되어 상기 제 1 노드(N1)를 제 1 전원 전압 단자(VSST)에 접속시킨다. 제 4 트랜지스터(T4)가 턴-온 되는 경우 제 1 노드(N1)에 게이트 오프 전압이 공급되며, 이로 인해 제 1 트랜지스터(T1)는 턴-오프 될 수 있다.
제 1 입력부(200)는 제 5 트랜지스터(T5)을 포함할 수 있다.
제 5 트랜지스터(T5)의 게이트 전극은 제 2 클럭 단자(CT2)에 접속되고, 제 1 전극은 Q 노드(NQ)에 접속되며, 제 2 전극은 전단 출력신호 입력단자(PT)에 접속될 수 있다. 제 5 트랜지스터(T5)는 제 2 클럭 단자(CT2)로 입력되는 클럭 신호의 게이트 온 전압에 의해 턴-온 되어 Q 노드(NQ)를 전단 출력신호 입력단자(PT)에 접속시킨다. 제 5 트랜지스터(T5)가 턴-온 되는 경우, Q 노드(NQ)에 전단 출력신호 입력단자(PT)로부터 입력되는 제 q-1 스테이지(STAq-1)의 출력신호의 게이트 온 전압 또는 게이트 오프 전압이 공급될 수 있다.
제 2 입력부(300)는 제 6 및 제 7 트랜지스터들을 포함할 수 있다.
제 6 트랜지스터(T6)의 게이트 전극과 제 2 전극은 스타트 단자(ST)에 접속되고, 제 1 전극은 Q 노드(NQ)에 접속될 수 있다. 즉, 제 6 트랜지스터(T6)는 다이오드 접속될 수 있다. 제 6 트랜지스터(T6)는 스타트 단자(ST)로 입력되는 제 1 스타트 신호, 제 2 스타트 신호 또는 제 q-2 스테이지(STAq-2)의 출력신호의 게이트 온 전압에 의해 턴-온 되어 Q 노드(NQ)에 게이트 온 전압을 공급한다. 제 6 트랜지스터(T6)가 턴-온 되는 경우 Q 노드(NQ)에는 게이트 온 전압이 공급되므로, 풀-업 트랜지스터(TU)는 턴-온 될 수 있다.
제 7 트랜지스터(T7)의 게이트 전극은 후단 출력신호 입력단자(NT)에 접속되고, 제 1 전극은 제 1 전원 전압 단자(VSST)에 접속되며, 제 2 전극은 Q 노드(NQ)에 접속될 수 있다. 제 7 트랜지스터(T7)는 후단 출력신호 입력단자(NT)로 입력되는 제 q+3 스테이지(STAq+3)의 출력신호의 게이트 온 전압에 의해 턴-온 되어 Q 노드(NQ)에 게이트 오프 전압을 공급한다. 제 7 트랜지스터(T7)가 턴-온 되는 경우 Q 노드(NQ)에는 게이트 오프 전압이 공급되므로, 풀-업 트랜지스터(TU)는 턴-오프 될 수 있다.
Q 노드 리셋부(400)는 리셋 단자(RT)로 입력되는 제 1 리셋 신호에 따라 Q 노드(NQ)를 게이트 오프 전압으로 리셋한다. Q 노드 리셋부(400)는 제 8 트랜지스터(T8)를 포함할 수 있다.
제 8 트랜지스터(T8)의 게이트 전극은 리셋 단자(RT)에 접속되고, 제 1 전극은 제 1 전원 전압 단자(VSST)에 접속되며, 제 2 전극은 Q 노드(NQ)에 접속될 수 있다. 제 8 트랜지스터(T8)는 리셋 단자(RT)로 입력되는 제 1 리셋 신호의 게이트 온 전압에 따라 Q 노드(NQ)를 제 1 전원 전압 단자(VSST)에 접속시킨다. 제 8 트랜지스터(T8)가 턴-온 되는 경우 Q 노드(NQ)는 게이트 오프 전압으로 리셋될 수 있다.
출력 단자 노이즈 제거부(500)는 출력 단자(OT)의 전압에 따라 출력 단자(OT)를 제 1 클럭단자(CT1)에 접속시켜 출력 단자(OT)의 노이즈를 제거한다. 출력 단자 노이즈 제거부(500)는 제 9 트랜지스터(T9)를 포함할 수 있다.
제 9 트랜지스터(T9)의 게이트 전극과 제 1 전극이 출력 단자(OT)에 접속되고, 제 2 전극이 제 1 클럭 단자(CT1)에 접속된다. 즉, 제 9 트랜지스터(T9)는 다이오드 접속될 수 있다. 제 9 트랜지스터(T9)는 출력 단자(OT)의 전압이 제 1 클럭 단자(OT)로 입력되는 클럭 신호의 전압과 제 9 트랜지스터(T9)의 문턱전압의 합보다 높아지는 경우, 출력 단자(OT)를 제 1 클럭단자(CT1)에 접속시킨다. 따라서, 출력 단자(OT)에 노이즈가 발생하여 출력 단자(OT)의 전압이 제 1 클럭 단자(OT)로 입력되는 클럭 신호의 게이트 오프 전압과 제 9 트랜지스터(T9)의 문턱전압의 합보다 높아지는 경우, 출력 단자(OT)의 노이즈는 제 1 클럭 단자(OT)로 방전될 수 있다.
부스팅 캐패시터(CB)는 출력 단자(OT)와 Q 노드(NQ) 사이에 접속된다. 부스팅 커패시터(CB)는 출력 단자(OT)와 Q 노드(NQ)의 차전압을 유지한다.
풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제 1 내지 제 9 트랜지스터들(T1~T9)의 제 1 전극은 소스 전극, 제 2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다. 즉, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제 1 내지 제 9 트랜지스터들(T1~T9)의 제 1 전극은 드레인 전극, 제 2 전극은 소스 전극일 수 있다.
한편, 도 7에서는 설명의 편의를 위해 제 q 스테이지(STAq)만을 예시하였으나, 제 1 게이트 구동부(11)의 스테이지들(STA1~STAp)과 제 2 게이트 구동부(12)의 스테이지들(STB1~STBp) 각각은 도 7에 도시된 제 q 스테이지(STAq)와 실질적으로 동일하게 형성될 수 있다.
도 8은 본 출원에 따른 제어 인쇄회로보드(70), 세트(80), 및 제 1 및 제 2 게이트 구동부(11, 12)를 나타낸 블록도이다.
제어 인쇄회로보드(70)는 표시 장치를 구동 및 제어한다. 제어 인쇄회로보드(70)는 타이밍 컨트롤러(30), 리셋 집적 회로부(40), 제 1 신호 보정부(50), 전원 생성 회로부(60)를 포함할 수 있다.
세트(80)는 제어 인쇄회로보드(70)에 전원 전압들 및 구동 신호들을 공급한다. 세트(80)는 표시 장치를 구동 및 제어하기 위한 정보를 제공하는 호스트 시스템을 실장할 수 있다. 세트(80)는 셋톱박스, 폰 시스템(Phone system), 개인용 컴퓨터(PC), 방송 수신기, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 홈 시어터 시스템 등으로 구현될 수 있다.
타이밍 컨트롤러(30)는 오프 알림 신호(AC_DET) 및 전원 전압 알림 신호(EVDD_DET)를 세트(80)로부터 공급받는다. 오프 알림 신호(AC_DET)는 세트(80)가 턴-오프 될 때 이를 타이밍 컨트롤러(30)에 알리는 신호이다. 전원 전압 알림 신호(EVDD_DET)는 전원 전압(EVDD)을 모니터링하는 신호이다. 전원 전압(EVDD)이 일정 전압 이하로 감소하여 로우 상태로 진입하는 경우, 전원 전압 알림 신호(EVDD_DET)는 타이밍 컨트롤러(30)가 턴-오프 상태로 변화하는 구동 모드인 오프-시퀀스(Off-Sequence) 단계로 진입한다.
리셋 집적 회로부(40)는 오프 알림 신호(AC_DET) 및 전원 전압 알림 신호(EVDD_DET)를 공급받는다. 리셋 집적 회로부(40)는 제 1 저항(R1)과 제 2 저항(R2)의 비율에 따라 전원 전압(EVDD)이 일정 레벨 이하로 감소하거나, 오프 알림 신호(AC_DET)가 로우 로직 레벨을 갖는 경우, 리셋 신호(RESET)를 생성한다. 리셋 집적 회로부(40)는 리셋 신호(RESET)를 타이밍 컨트롤러(30)로 전달하여, 타이밍 컨트롤러(30)를 리셋 모드로 진입시킨다. 리셋 집적 회로부(40)와 타이밍 컨트롤러(30) 사이에는 제 3 저항(R3)이 형성되고, 리셋 집적 회로부(40)와 전원 전압(EVDD) 라인 사이에는 제 4 저항(R4)이 형성될 수 있다. 제 3 및 제 4 저항은 리셋 신호(RESET)의 공급에는 영향을 미치지 않는다.
제 1 신호 보정부(50)는 타이밍 컨트롤러(30)로부터 복수의 스타트 신호(VST), 복수의 클럭 신호(CLK), 복수의 우수 알림 신호(EVEN), 및 복수의 기수 알림 신호(ODD)를 공급받는다. 제 1 신호 보정부(50)는 전원 생성 회로부(60)로부터 게이트 온 전압(VGH) 및 게이트 오프 전압(VGL)을 공급받는다.
제 1 신호 보정부(50)는 복수의 우수 알림 신호(EVEN)를 이용하여 복수의 우수 스타트 신호(VST_EVEN), 복수의 우수 게이트 클럭 신호(GCLK_EVEN), 및 복수의 우수 게이트 오프 전압(VGL_EVEN)을 생성한다. 제 1 신호 보정부(50)는 복수의 우수 스타트 신호(VST_EVEN), 복수의 우수 게이트 클럭 신호(GCLK_EVEN), 및 복수의 우수 게이트 오프 전압(VGL_EVEN)을 제 1 게이트 구동부(11)로 공급한다.
제 1 신호 보정부(50)는 복수의 기수 알림 신호(ODD)를 이용하여 복수의 기수 스타트 신호(VST_ODD), 복수의 기수 게이트 클럭 신호(GCLK_ODD), 및 복수의 기수 게이트 오프 전압(VGL_ODD)을 생성한다. 제 1 신호 보정부(50)는 복수의 기수 스타트 신호(VST_ODD), 복수의 기수 게이트 클럭 신호(GCLK_ODD), 및 복수의 기수 게이트 오프 전압(VGL_ODD)을 제 2 게이트 구동부(12)로 공급한다.
전원 생성 회로부(60)는 게이트 온 전압(VGH) 및 게이트 오프 전압(VGL)을 생성한다. 전원 생성 회로부(60)는 게이트 온 전압(VGH) 및 게이트 오프 전압(VGL)을 제 1 신호 보정부(50)로 전달한다. 전원 생성 회로부(60)는 제 1 신호 보정부(50)에 내장될 수 있다.
도 9는 본 출원의 제 1 실시예에 따른 제어 인쇄회로보드(70), 풀-업 트랜지스터(TU), 제 1 풀-다운 트랜지스터(TD1), 및 제 2 풀-다운 트랜지스터(TD2)를 나타낸 블록도이다. 도 10은 본 출원에 따른 실제 전원 전압(EVDD_POWER), 로직 전원 전압(EVDD_LOGIC), 감지 전원 전압(EVDD_DET) 및 디지털 비디오 데이터(DATA)의 파형도이다.
본 출원의 제 1 실시예에 따른 제어 인쇄회로보드(70)는 리셋 집적 회로부(40), 제 1 신호 보정부(50), 및 제 2 신호 보정부(130)를 포함한다.
리셋 집적 회로부(40)는 리셋 신호(RESET)를 제 1 신호 보정부(50)에 공급한다.
제 1 신호 보정부(50)는 타이밍 컨트롤러(30) 및 전원 생성 회로부(60)를 내장한다. 제 1 신호 보정부(50)는 리셋 신호(RESET)를 공급받는다. 제 1 신호 보정부(50)는 게이트 온 전압(VGH), 게이트 오프 전압(VGL), 복수의 스타트 신호(VST), 복수의 클럭 신호(CLK), 복수의 우수 알림 신호(EVEN), 및 복수의 기수 알림 신호(ODD)를 생성한다.
제 1 신호 보정부(50)는 게이트 온 전압(VGH), 게이트 오프 전압(VGL), 복수의 스타트 신호(VST), 복수의 클럭 신호(CLK), 복수의 우수 알림 신호(EVEN), 및 복수의 기수 알림 신호(ODD)를 제 2 신호 보정부(130)로 공급한다.
제 2 신호 보정부(130)는 제 1 신호 보정부(50)로부터 게이트 온 전압(VGH), 게이트 오프 전압(VGL), 복수의 스타트 신호(VST), 복수의 클럭 신호(CLK), 복수의 우수 알림 신호(EVEN), 및 복수의 기수 알림 신호(ODD)를 공급받는다. 제 2 신호 보정부(130)는 복수의 우수 알림 신호(EVEN), 및 복수의 기수 알림 신호(ODD)에 기초하여 게이트 온 전압에 해당하는 제 1 게이트 턴-온 전압(VGT1), 제 q 클럭 신호(CLKq), 우수 게이트 로우 전압(VGL_EVEN), 및 기수 게이트 로우 전압(VGL_ODD)을 생성한다.
제 2 신호 보정부(130)는 제 1 게이트 턴-온 전압(VGT1)을 풀-업 트랜지스터(TU)의 게이트 전극에 공급한다. 제 1 신호 보정부(50)는 제 q 클럭 신호(CLKq)를 풀-업 트랜지스터(TU)의 제 1 전극에 공급한다.
제 2 신호 보정부(130)는 우수 게이트 로우 전압(VGL_EVEN)을 제 1 풀-다운 트랜지스터(TD1)의 게이트 전극에 공급한다. 제 1 신호 보정부(50)는 기수 게이트 로우 전압(VGL_ODD)을 제 2 풀-다운 트랜지스터(TD2)의 게이트 전극에 공급한다.
제 2 신호 보정부(130)는 표시 장치가 턴-온 상태이고, 실제 전원 전압(EVDD_POWER)이 온 전압(V ON) 상태를 유지하는 제 1 구간(T1)에서는 정상 프레임(NF)을 공급한다.
표시 장치가 턴-온 상태에서 턴-오프 상태로 전환되고, 실제 전원 전압(EVDD_POWER)이 온 전압(V ON) 상태에서 오프 전압(V OFF) 상태로 전환되는 경우, 리셋 집적 회로부(40)는 리셋 신호(RESET)를 생성하여 제 1 신호 보정부(50)에 공급한다. 제 1 신호 보정부(50)가 리셋 신호(RESET)를 공급받는 경우, 제 2 구간(T2)이 시작된다. 제 1 구간(T1)에서 제 2 구간(T2)으로 전환되는 경우 전원 전압 알림 신호(EVDD_DET)는 로우 상태로 진입하고, 제 1 신호 보정부(50)는 오프-시퀀스(Off-Sequence) 단계로 진입한다.
제 2 신호 보정부(130)는 제 1 신호 보정부(50)로 리셋 신호(RESET)가 공급되는 경우 우수 게이트 로우 전압(VGL_EVEN)을 끝으로 더 이상 디지털 비디오 데이터(DATA)를 출력되지 않도록 데이터 구동부(20)를 제어한다. 제 2 신호 보정부(130)는 디지털 비디오 데이터(DATA)를 출력하지 않는 시점부터 풀-업 트랜지스터(TU) 및 제 2 풀-다운 트랜지스터(TD2)에 공급되는 제 1 게이트 턴-온 전압(VGT1), 제 q 클럭 신호(CLKq), 및 기수 게이트 로우 전압(VGL_ODD)을 출력하지 않는다.
본 출원의 제 1 실시예에 따른 표시 장치의 제 1 및 제 2 신호 보정부(50, 130)는 항상 제 2 풀-다운 트랜지스터(TD2)가 마지막으로 동작되도록 구동 타이밍을 설정한다. 본 출원의 제 1 실시예에 따른 표시 장치는 리셋 신호(RESET)를 활용하여 반드시 짝수 번째 프레임까지 구동하고 턴-오프 되도록 설정한다. 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)는 매 프레임마다 교번하면서 구동되므로, 반드시 짝수 번째 프레임까지 구동하도록 설정하여야 항상 제 2 풀-다운 트랜지스터(TD2)가 마지막으로 동작되도록 설정할 수 있다.
리셋 신호(RESET)는 리셋 집적 회로부(40)에서 생성하여 제 1 신호 보정부(50)에 내장된 타이밍 컨트롤러(30)에 공급된다. 제 2 신호 보정부(130)는 제 1 신호 보정부(50)로 리셋 신호(RESET)가 공급되는 경우 데이터 구동부(20)가 턴-온 상태를 유지하도록 데이터 구동부(20)를 제어한다. 데이터 구동부(20)는 제 2 풀-다운 트랜지스터(TD2)가 마지막으로 동작되는 타이밍까지 임의의 프레임을 삽입하거나, 유의미한 영상이 표시되지 않도록 데이터 라인들(D1~Dm)을 플로팅(floating) 상태로 유지시킬 수 있다.
일 예로, 제 2 신호 보정부(130)는 제 1 신호 보정부(50)로 리셋 신호(RESET)가 공급되는 경우 데이터 구동부(20)에서 블랙 프레임(BF)을 삽입하도록 제어할 수 있다. 블랙 프레임(BF)을 삽입하거나 추가한다는 것의 의미는 표시 패널(10)의 표시 영역(DA)에 블랙 영상을 하나의 프레임 동안 표시한다는 의미로 해석되어야 한다. 즉, 데이터 구동부(20)는 블랙 영상에 해당하는 데이터 전압을 표시 패널(10)에 인가하여, 하나의 프레임 기간 동안 표시 패널(10)에 블랙 영상을 표시되도록 하는 것이다.
제 2 신호 보정부(130)는 제 2 풀-다운 트랜지스터(TD2)가 마지막으로 동작하는 시점까지 블랙 프레임(BF)을 삽입하도록 제어할 수 있다. 제 2 신호 보정부(130)는 마지막 시점에 출력하는 프레임이 홀수 번째인 경우, 하나의 블랙 프레임(BF)을 추가한다. 제 2 신호 보정부(130)는 마지막 시점에 출력하는 프레임이 짝수 번째인 경우, 블랙 프레임(BF)을 삽입하지 않고 바로 디지털 비디오 데이터(DATA)를 출력하지 않도록 제어할 수 있다.
본 출원의 제 1 실시예에 따른 표시 장치는 이전 구동 시 마지막으로 사용하는 트랜지스터를 항상 제 2 트랜지스터(TD2)로 설정함에 따라, 다음 구동 시 항상 제 1 트랜지스터(TD1)부터 구동을 시작하여도 제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 사이의 열화 균형을 유지할 수 있다. 제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 사이의 열화 균형을 유지하는 경우 표시 장치의 수명이 증가하게 된다.
도 11은 본 출원의 제 2 실시예에 따른 제어 인쇄회로보드(70), 풀-업 트랜지스터(TU), 제 1 풀-다운 트랜지스터(TD1), 및 제 2 풀-다운 트랜지스터(TD2)를 나타낸 블록도이다.
본 출원의 제 1 실시예와 달리, 본 출원의 제 2 실시예에 따른 표시 장치는 항상 제 2 풀-다운 트랜지스터(TD2)가 마지막으로 동작하도록 설정되어 있지 않다. 본 출원에 따른 표시 장치는 표시 패널(10)이 다음 번에 턴-온 될 때, 이전의 구동 시 마지막으로 사용되지 않은 풀-다운 트랜지스터를 먼저 턴-온 시킨다.
본 출원의 제 2 실시예에 따른 표시 장치는 마지막 시점에 제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보가 필요하다. 이를 위해, 본 출원의 제 2 실시예에 따른 표시 장치의 제 1 신호 보정부(50)는 리셋 신호(RESET)를 공급되는 경우, 마지막 시점에 출력하는 프레임이 홀수 번째 출력하는 프레임인지 짝수 번째 출력하는 프레임인지를 판별한다. 마지막 시점에 출력하는 프레임을 판별하는 경우, 마지막 시점에 제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 생성할 수 있다.
제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보는 표시 패널이 턴-오프 되 때 저장된다. 일 예로, 도 11과 같이 표시 장치가 오프-시퀀스(Off-Sequence) 단계로 진입하는 시점에 제 1 또는 제 2 풀-다운 트랜지스터들(TD1, TD2) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 세트(80)에 저장하였다가 표시 장치를 턴-온 시킬 때 세트(80)로부터 로딩(loading)할 수 있다. 그러나 이에 한정되지 않고, 제 1 또는 제 2 풀-다운 트랜지스터들(TD1, TD2) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보는 도 9의 제 1 신호 보정부(50) 내부의 메모리에 저장할 수도 있다.
마지막 시점에 제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 생성하기 위해, 제 1 신호 보정부(50)는 구동한 프레임의 개수, 즉 턴-온 한 동안 출력한 프레임의 개수가 홀수 개인지 짝수 개인지를 판별한다. 이를 위해, 제 1 신호 보정부(50)는 구동한 프레임의 개수를 내부의 카운터(counter)를 이용하여 카운팅한다.
본 출원의 제 2 실시예 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 세트(80)에 저장하는 경우, 도 11과 같이 제 1 신호 보정부(50)는 리셋 신호(RESET)가 제 1 신호 보정부(50)에 공급되는 시점에 제 1 신호 보정부(50)에서 생성한 복수의 우수 알림 신호(EVEN) 및 복수의 기수 알림 신호(ODD)를 세트(80)에 공급한다. 본 출원의 제 2 실시예 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 제 1 신호 보정부(50)에 저장하는 경우, 제 1 신호 보정부(50)는 리셋 신호(RESET)가 제 1 신호 보정부(50)에 공급되는 시점에 제 1 신호 보정부(50)에서 생성한 복수의 우수 알림 신호(EVEN) 및 복수의 기수 알림 신호(ODD)를 이용하여 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 생성하고 내부의 메모리에 저장한다.
마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 세트(80)에 저장하는 경우, 제 1 신호 보정부(50)는 세트(80)와 정보를 송수신하는 인터페이스인 I2C 인터페이스를 이용하여 세트(80)로 복수의 우수 알림 신호(EVEN) 및 복수의 기수 알림 신호(ODD)를 전달한다. 세트(80)는 복수의 우수 알림 신호(EVEN) 및 복수의 기수 알림 신호(ODD)에 저장되어 있는 프레임 순서 정보를 저장한다.
표시 장치를 턴-오프 한 후 다시 턴-온 시키는 경우. 세트(80)는 저장되어 있는 이전 우수 알림 신호(PEVEN) 및 이전 기수 알림 신호(PODD)를 제 1 신호 보정부(50)로 공급한다. 이에 따라, 세트(80)는 이전에 제 1 및 제 2 풀-다운 트랜지스터(TD1, TD2)에서 마지막으로 공급받은 전압이 우수 게이트 로우 전압(VGL_EVEN)인지 기수 게이트 로우 전압(VGL_ODD)인지를 판단할 수 있다.
우수 게이트 로우 전압(VGL_EVEN)을 마지막으로 공급받은 상황에서 턴-오프 된 경우 제 2 풀-다운 트랜지스터(TD2)까지 사용된 상황에서 턴-오프 된 것으로 판단할 수 있다. 또한 기수 게이트 로우 전압(VGL_ODD)을 마지막으로 공급받은 상황에서 턴-오프 된 경우 제 1 풀-다운 트랜지스터(TD1)까지 사용된 상황에서 턴-오프 된 것으로 판단할 수 있다.
제 1 신호 보정부(50)는 판단 결과에 기초하여 마지막으로 구동한 풀-다운 트랜지스터와 다른 풀-다운 트랜지스터부터 구동을 시작하도록 제어한다.
우수 게이트 로우 전압(VGL_EVEN)을 마지막으로 공급받은 상황에서 턴-오프 된 경우 제 1 풀-다운 트랜지스터(TD1)까지 사용된 상황에서 턴-오프 된 것으로 판단하였으므로, 제 2 풀-다운 트랜지스터(TD2)부터 턴-온 시키면서 구동한다. 기수 게이트 로우 전압(VGL_ODD)을 마지막으로 공급받은 상황에서 턴-오프 된 경우 제 2 풀-다운 트랜지스터(TD1)까지 사용된 상황에서 턴-오프 된 것으로 판단하였으므로, 제 1 풀-다운 트랜지스터(TD2)부터 턴-온 시키면서 구동한다.
이전 구동 시 사용하지 않았던 트랜지스터를 사용함에 따라, 본 출원의 제 2 실시예에 따른 표시 장치는 제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 사이의 열화 균형을 유지할 수 있다. 제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 사이의 열화 균형을 유지하는 경우 표시 장치의 수명이 증가하게 된다.
도 12는 본 출원의 제 3 실시예에 따른 제어 인쇄회로보드(70), 풀-업 트랜지스터(TU), 및 제 1 내지 제 N(N은 3 이상의 양의 정수) 풀-다운 트랜지스터들(TD1~TDN)을 나타낸 블록도이다.
리셋 집적 회로부(40)는 리셋 신호(RESET)를 제 1 신호 보정부(50)에 공급한다.
제 1 신호 보정부(50)는 타이밍 컨트롤러(30) 및 전원 생성 회로부(60)를 내장한다. 제 1 신호 보정부(50)는 리셋 신호(RESET)를 공급받는다. 제 1 신호 보정부(50)는 게이트 온 전압(VGH), 게이트 오프 전압(VGL), 복수의 스타트 신호(VST), 복수의 클럭 신호(CLK), 복수의 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN)을 생성한다.
제 1 신호 보정부(50)는 게이트 온 전압(VGH), 게이트 오프 전압(VGL), 복수의 스타트 신호(VST), 복수의 클럭 신호(CLK), 복수의 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN)을 제 2 신호 보정부(130)로 공급한다.
제 2 신호 보정부(130)는 제 1 신호 보정부(50)로부터 게이트 온 전압(VGH), 게이트 오프 전압(VGL), 복수의 스타트 신호(VST), 복수의 클럭 신호(CLK), 복수의 우수 알림 신호(EVEN), 및 복수의 기수 알림 신호(ODD)를 공급받는다. 제 2 신호 보정부(130)는 복수의 우수 알림 신호(EVEN), 및 복수의 기수 알림 신호(ODD)에 기초하여 게이트 온 전압에 해당하는 제 1 게이트 턴-온 전압(VGT1), 제 q 클럭 신호(CLKq), 복수의 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN)을 생성한다.
제 2 신호 보정부(130)는 제 1 게이트 턴-온 전압(VGT1)을 풀-업 트랜지스터(TU)의 게이트 전극에 공급한다. 제 1 신호 보정부(50)는 제 q 클럭 신호(CLKq)를 풀-업 트랜지스터(TU)의 제 1 전극에 공급한다.
제 2 신호 보정부(130)는 복수의 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN)을 제 1 내지 제 N 풀-다운 트랜지스터(TD1~TDN)의 게이트 전극에 공급한다.
제 2 신호 보정부(130)는 표시 장치가 턴-온 상태이고, 실제 전원 전압(EVDD_POWER)이 온 전압(V ON) 상태를 유지하는 제 1 구간(T1)에서는 정상 프레임(NF)을 공급한다.
표시 장치가 턴-온 상태에서 턴-오프 상태로 전환되고, 실제 전원 전압(EVDD_POWER)이 온 전압(V ON) 상태에서 오프 전압(V OFF) 상태로 전환되는 경우, 리셋 집적 회로부(40)는 리셋 신호(RESET)를 생성하여 제 1 신호 보정부(50)에 공급한다. 제 1 신호 보정부(50)가 리셋 신호(RESET)를 공급받는 경우, 제 2 구간(T2)이 시작된다. 제 1 구간(T1)에서 제 2 구간(T2)으로 전환되는 경우 전원 전압 알림 신호(EVDD_DET)는 로우 상태로 진입하고, 제 1 신호 보정부(50)는 오프-시퀀스(Off-Sequence) 단계로 진입한다.
제 2 신호 보정부(130)는 제 1 신호 보정부(50)로 리셋 신호(RESET)가 공급되는 경우 제 N 게이트 로우 전압(VGLN)을 끝으로 더 이상 디지털 비디오 데이터(DATA)를 출력되지 않도록 제어한다. 제 2 신호 보정부(130)는 디지털 비디오 데이터(DATA)를 출력하지 않는 시점부터 풀-업 트랜지스터(TU) 및 제 2 풀-다운 트랜지스터(TD2)에 공급되는 제 1 게이트 턴-온 전압(VGT1), 제 q 클럭 신호(CLKq), 및 제 N 게이트 로우 전압(VGL1~VGLN)을 출력하지 않는다.
본 출원의 제 3 실시예에 따른 표시 장치의 제 1 및 제 2 신호 보정부(50, 130)는 항상 제 N 풀-다운 트랜지스터(TDN)가 마지막으로 동작되도록 구동 타이밍을 설정한다. 본 출원의 제 1 실시예에 따른 표시 장치는 리셋 신호(RESET)를 활용하여 반드시 N의 배수 번째 프레임까지 구동하고 턴-오프 되도록 설정한다. 제 1 내지 제 N 풀-다운 트랜지스터(TD1~TDN)는 매 프레임마다 순차적으로 구동되므로, 반드시 N의 배수 번째 프레임까지 구동하도록 설정하여야 항상 제 N 풀-다운 트랜지스터(TDN)가 마지막으로 동작되도록 설정할 수 있다.
리셋 신호(RESET)는 리셋 집적 회로부(40)에서 생성하여 제 1 신호 보정부(50)에 내장된 타이밍 컨트롤러(30)에 공급된다. 제 2 신호 보정부(130)는 제 1 신호 보정부(50)로 리셋 신호(RESET)가 공급되는 경우 데이터 구동부(20)가 턴-온 상태를 유지하도록 데이터 구동부(20)를 제어한다. 데이터 구동부(20)는 제 N 풀-다운 트랜지스터(TDN)가 마지막으로 동작되는 타이밍까지 임의의 프레임을 삽입하거나, 유의미한 영상이 표시되지 않도록 데이터 라인들(D1~Dm)을 플로팅(floating) 상태로 유지시킬 수 있다.
일 예로, 제 2 신호 보정부(130)는 제 1 신호 보정부(50)로 리셋 신호(RESET)가 공급되는 경우 데이터 구동부(20)에서 블랙 프레임(BF)을 삽입하도록 제어할 수 있다. 제 2 신호 보정부(130)는 제 N 풀-다운 트랜지스터(TDN)가 마지막으로 동작하는 시점까지 블랙 프레임(BF)을 삽입하도록 제어할 수 있다. 제 2 신호 보정부(130)는 마지막 시점에 출력하는 프레임이 N의 번째 프레임이 아닌 경우, N의 배수 번째 프레임이 될 때까지 1개 이상 N-1개 이하의 블랙 프레임(BF)을 추가한다. 제 2 신호 보정부(130)는 마지막 시점에 출력하는 프레임이 N의 배수 번째 프레임인 경우, 블랙 프레임(BF)을 삽입하지 않는다.
본 출원의 제 3 실시예에 따른 표시 장치는 이전 구동 시 마지막으로 사용하는 트랜지스터를 항상 제 N 트랜지스터(TDN)로 설정함에 따라, 다음 구동 시 항상 제 1 트랜지스터(TD1)부터 구동을 시작하여도 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 사이의 열화 균형을 유지할 수 있다. 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 사이의 열화 균형을 유지하는 경우 표시 장치의 수명이 증가하게 된다.
도 13은 본 출원의 제 4 실시예에 따른 제어 인쇄회로보드(70), 풀-업 트랜지스터(TU), 및 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN)을 나타낸 블록도이다.
본 출원의 제 3 실시예와 달리, 본 출원의 제 4 실시예에 따른 표시 장치는 항상 제 N 풀-다운 트랜지스터(TDN)가 마지막으로 동작하도록 설정되어 있지 않다. 본 출원에 따른 표시 장치는 표시 패널(10)이 다음 번에 턴-온 될 때, 이전의 구동 시 마지막으로 사용되지 않은 풀-다운 트랜지스터를 먼저 턴-온 시킨다.
본 출원의 제 4 실시예에 따른 표시 장치는 마지막 시점에 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정가 필요하다. 이를 위해, 본 출원의 제 4 실시예에 따른 표시 장치의 제 1 신호 보정부(50)는 리셋 신호(RESET)를 공급되는 경우, 마지막 시점에 출력하는 프레임이 홀수 번째 출력하는 프레임인지 짝수 번째 출력하는 프레임인지를 판별한다. 마지막 시점에 출력하는 프레임을 판별하는 경우, 마지막 시점에 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 생성할 수 있다.
제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보는 표시 패널이 턴-오프 되 때 저장된다. 일 예로, 도 13과 같이 표시 장치가 오프-시퀀스(Off-Sequence) 단계로 진입하는 시점에 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 세트(80)에 저장하였다가 표시 장치를 턴-온 시킬 때 세트(80)로부터 로딩(loading)할 수 있다. 그러나 이에 한정되지 않고, 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보는 도 12의 제 1 신호 보정부(50) 내부의 메모리에 저장할 수도 있다.
마지막 시점에 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 생성하기 위해, 제 1 신호 보정부(50)는 구동한 프레임의 개수, 즉 턴-온 한 동안 출력한 프레임의 개수가 홀수 개인지 짝수 개인지를 판별한다. 이를 위해, 제 1 신호 보정부(50)는 구동한 프레임의 개수를 내부의 카운터(counter)를 이용하여 카운팅한다.
본 출원의 제 4 실시예 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 세트(80)에 저장하는 경우, 도 13과 같이 제 1 신호 보정부(50)는 리셋 신호(RESET)가 제 1 신호 보정부(50)에 공급되는 시점에 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN)을 세트(80)에 공급한다. 본 출원의 제 4 실시예 중 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 제 1 신호 보정부(50)에 저장하는 경우, 제 1 신호 보정부(50)는 리셋 신호(RESET)가 제 1 신호 보정부(50)에 공급되는 시점에 제 1 신호 보정부(50)에서 생성한 제 1 신호 보정부(50)에서 생성한 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN)을 이용하여 마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 생성하고 내부의 메모리에 저장한다.
마지막으로 구동된 트랜지스터가 어느 트랜지스터인지에 관한 정보를 세트(80)에 저장하는 경우, 제 1 신호 보정부(50)는 세트(80)와 정보를 송수신하는 인터페이스인 I2C 인터페이스를 이용하여 세트(80)로 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN)을 전달한다. 세트(80)는 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN)에 저장되어 있는 프레임 순서 정보를 저장한다.
표시 장치를 턴-오프 한 후 다시 턴-온 시키는 경우. 세트(80)는 저장되어 있는 저장되어 있는 이전 제 1 내지 제 N 게이트 로우 전압(PVGL1~PVGLN)을 제 1 신호 보정부(50)로 공급한다. 이에 따라, 세트(80)는 이전에 제 1 내지 제 N 풀-다운 트랜지스터(TD1~TDN)에서 마지막으로 공급받은 전압이 제 1 내지 제 N 게이트 로우 전압(VGL1~VGLN) 중 어떤 전압인지를 판단할 수 있다. 제 k 게이트 로우 전압(VGLk, 1≤k≤N)을 마지막으로 공급받은 상황에서 턴-오프 된 경우 제 k 풀-다운 트랜지스터(TDk)까지 사용된 상황에서 턴-오프 된 것으로 판단한다.
제 1 신호 보정부(60)는 판단 결과에 기초하여 마지막으로 구동한 풀-다운 트랜지스터의 다음 번째 풀-다운 트랜지스터부터 구동을 시작하도록 제어한다.
제 k 게이트 로우 전압(VGLk)을 마지막으로 공급받은 상황에서 턴-오프 된 경우 제 k 풀-다운 트랜지스터(TDk)까지 사용된 상황에서 턴-오프 된 것으로 판단할 수 있으므로, 제 k+1 풀-다운 트랜지스터(TDk+1)부터 턴-온 시키면서 구동한다.
본 출원의 제 4 실시예에 따른 표시 장치는 이전 구동 시 사용하였던 풀-다운 트랜지스터의 다음 번째 풀-다운 트랜지스터를 사용하도록 설정하여 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 사이의 열화 균형을 유지할 수 있다. 제 1 내지 제 N 풀-다운 트랜지스터들(TD1~TDN) 사이의 열화 균형을 유지하는 경우 표시 장치의 수명이 증가하게 된다.
본 출원에 따른 표시 장치는 복수의 풀-다운 트랜지스터 사이의 열화 정도의 균형을 유지하여 게이트 구동부의 수명을 증가시킬 수 있다.
이상 설명한 내용을 통해 이 분야의 통상의 기술자는 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10: 표시 패널 11: 제 1 게이트 구동부
12: 제 2 게이트 구동부 20: 데이터 구동부
30: 타이밍 컨트롤러 40: 리셋 집적 회로부
50: 제 1 신호 보정부 60; 전원 생성 회로부
70: 제어 인쇄회로보드 80: 세트
100: 신호 처리부 130: 제 2 신호 보정부
200: 제 1 입력부 300: 제 2 입력부
400: Q 노드 리셋부 500: 출력 단자 노이즈 제거부

Claims (14)

  1. 화상을 표시하는 표시 패널;
    상기 표시 패널에 게이트 신호를 공급하는 복수의 스테이지를 포함하고, 각 스테이지가 복수의 풀-다운 트랜지스터를 포함하는 게이트 구동부; 및
    상기 게이트 구동부에 복수의 게이트 제어 신호를 공급하는 타이밍 컨트롤러;
    상기 타이밍 컨트롤러에 리셋 신호를 공급하는 리셋 회로를 포함하며,
    상기 타이밍 컨트롤러는 상기 리셋 신호에 응답하여 상기 각 스테이지에서 상기 복수의 풀-다운 트랜지스터들 중 미리 설정된 풀-다운 트랜지스터까지 구동된 후 리셋 모드로 진입하도록 구성되고,
    각 프레임에서 상기 각 스테이지에서 상기 복수의 풀-다운 트랜지스터들 중 어느 하나의 풀-다운 트랜지스터가 구동되고,
    상기 타이밍 컨트롤러는 상기 리셋 모드 후, 상기 표시 패널이 다시 구동될 때 상기 각 스테이지에서 상기 복수의 풀-다운 트랜지스터들 중 상기 리셋 모드 이전에 마지막으로 구동된 풀-다운 트랜지스터와 다른 풀-다운 트랜지스터를 먼저 구동하도록 구성된 표시 장치.
  2. 제 1 항에 있어서,
    제어 인쇄회로보드를 추가로 구비하고,
    상기 제어 인쇄회로보드는,
    상기 리셋 회로;
    상기 타이밍 컨트롤러를 내장하며, 상기 리셋 신호를 공급받는 제 1 신호 보정부; 및
    상기 제 1 신호 보정부로부터 공급받은 우수 알림 신호 및 기수 알림 신호에 기초하여, 우수 게이트 로우 전압을 상기 복수의 풀-다운 트랜지스터 중 제 1 풀-다운 트랜지스터의 게이트 전극에 공급하고, 기수 게이트 로우 전압을 상기 복수의 풀-다운 트랜지스터 중 제 2 풀-다운 트랜지스터의 게이트 전극에 공급하는 제 2 신호 보정부를 포함하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 리셋 신호에 기초하여 짝수 번 프레임까지 구동되고 턴-오프 되도록 설정한 표시 장치.
  4. 제 2 항에 있어서,
    상기 제 2 신호 보정부는 상기 제 1 신호 보정부로 상기 리셋 신호가 공급되는 경우 상기 우수 게이트 로우 전압을 끝으로 더 이상 디지털 비디오 데이터(DATA)를 출력하지 않는 표시 장치.
  5. 제 2 항에 있어서,
    상기 제 2 풀-다운 트랜지스터가 마지막으로 동작하는 시점까지 블랙 프레임을 삽입하는 표시 장치.
  6. 제 2 항에 있어서,
    상기 리셋 신호가 상기 제 1 신호 보정부에 공급된 경우, 상기 제 1 신호 보정부에서 생성한 상기 복수의 우수 알림 신호 및 복수의 기수 알림 신호를 세트에 공급하는 표시 장치.
  7. 제 1 항에 있어서,
    제어 인쇄회로보드를 추가로 구비하고,
    상기 제어 인쇄회로보드는,
    상기 리셋 회로;
    상기 타이밍 컨트롤러를 내장하며, 상기 리셋 신호를 공급받는 제 1 신호 보정부; 및
    제 1 신호 보정부로부터 공급받은 우수 알림 신호 및 기수 알림 신호에 기초하여, 제 1 내지 제 N(N은 3 이상의 양의 정수) 게이트 로우 전압을 제 1 내지 제 N 풀-다운 트랜지스터의 게이트 전극에 공급하는 제 2 신호 보정부를 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 2 신호 보정부는 상기 제 1 신호 보정부로 상기 리셋 신호가 공급되는 경우 상기 제 N 게이트 로우 전압을 끝으로 더 이상 디지털 비디오 데이터(DATA)를 출력하지 않는 표시 장치.
  9. 제 7 항에 있어서,
    상기 제 N 풀-다운 트랜지스터가 마지막으로 동작하는 시점까지 블랙 프레임을 삽입하는 표시 장치.
  10. 제 7 항에 있어서,
    상기 리셋 신호가 상기 제 1 신호 보정부에 공급된 경우, 상기 제 1 신호 보정부에서 생성한 상기 제 1 내지 제 N 게이트 로우 전압을 세트에 공급하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 각 스테이지는 제1 및 제2 풀-다운 트랜지스터를 포함하고,
    상기 타이밍 컨트롤러는
    상기 리셋 신호에 기초하여 상기 제1 풀-다운 트랜지스터가 구동된 후 상기 리셋 모드로 진입하도록 구성되고,
    상기 리셋 모두 후 상기 표시 패널이 다시 구동될 때, 상기 제2 풀-다운 트랜지스터가 먼저 구동되도록 구성된 표시 장치.
  12. 제 1 항에 있어서,
    상기 각 스테이지는 제1 내지 제N(N은 3이상의 정수) 풀-다운 트랜지스터를 포함하고,
    상기 타이밍 컨트롤러는 N배수의 프레임까지 상기 표시 패널을 구동하고, 상기 리셋 신호에 기초하여 상기 제1 내지 제N 풀-다운 트랜지스터 중 상기 제N 풀-다운 트랜지스터가 마지막으로 구동된 후 상기 리셋 모드로 진입하도록 구성된 표시 장치.
  13. 제 1 항에 있어서
    상기 각 스테이지는 제1 내지 제N(N은 3이상의 정수) 풀-다운 트랜지스터를 포함하고,
    상기 타이밍 컨트롤러는
    상기 리셋 신호에 기초하여 상기 제1 내지 제N 풀-다운 트랜지스터 중 제k(1≤k<N) 풀-다운 트랜지스터를 마지막으로 구동하고, 상기 리셋 모드 후 상기 표시 패널이 다시 구동될 때, 상기 제k+1 풀-다운 트랜지스터로부터 먼저 구동하도록 구성되고, 상기 제k 풀-다운 트랜지스터가 상기 제N 풀-다운 트랜지스터인 경우 상기 제1 풀-다운 트랜지스터로부터 먼저 구동하도록 구성된 표시 장치.
  14. 제 12 항에 있어서,
    상기 타이밍 컨트롤러는 상기 N배수의 프레임에서 상기 제N 풀-다운 트랜지스터가 구동되는 시점까지 블랙 영상을 표시하도록 구성된 표시 장치.
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