JPH0268797A

JPH0268797A - 半導体集積回路

Info

Publication number: JPH0268797A
Application number: JP63220226A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘; Toshiyuki Fujimoto; 俊幸藤本; Akira Narita; 晃成田
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp; Tosbac Computer System Co Ltd
Current assignee: Toshiba Corp; Tosbac Computer System Co Ltd; Toshiba Electronic Device Solutions Corp
Priority date: 1988-09-02
Filing date: 1988-09-02
Publication date: 1990-03-08
Anticipated expiration: 2010-10-09
Also published as: KR900005449A; US5336952A; KR920010826B1; JPH0793019B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「発明の目的］（産業上の利用分野）本発明は素子破壊を防止した半導体集積回路に関し、特
に不揮発性半導体メモリのプログラム制御回路に使用さ
れるものである。

（従来の技術）従来の不揮発性半導体メモリを第３１図に示す、このメ
モリは、メモリセルＭＣの浮遊ゲートに電子が注入され
ているか否かでデータの°′０““１”を判断する。こ
のメモリにデータをプログラムする時は、メモリセルＭ
ＣのゲートＸおよび列選択用トランジスタ１のゲートＹ
に高電圧を印加する。この時信号Ｐが“０”レベルに設
定され、入力データＤｉｏが“０″レベルの時は、プロ
グラム時高電圧に設定されるＳＷからの電圧が書き込み
用負荷（・ランジスタ２のゲートに印加され、トランジ
スタ２がオンし、プログラム電圧ＶｐがメモリセルＭＣ
に印加され、浮遊ゲートに電子が注入され、データが書
き込まれる。

一方、入力データＤｉｏが“１”レベルの時は、書き込
み用負荷トランジスタ２のゲートはＯｖであるためオフ
したままでメモリセルのドレインにはＶ、は印加されず
、浮遊ゲートは中性状態のままである。このようにして
メモリセルＰ、Ｉ　Ｃへデータがプログラムされる。メ
モリセルへデータをプログラムする時、メモリセルへ印
加される電圧は高い方がプログラム時間が短縮される。

このためＳＷに印加される電圧は、プログラム電源Ｖ３
．よりも例えばトランジスタ２のしきい＠電圧分だけ昇
圧された電圧が供給されており、書き込み用負荷トラン
ジスタ２でのしきい値電圧分の降下をなくしている。

第３２図は、電気的に書き換え可能なメモリー（ＥＰＲ
ＯＭ＞において、半導体メモリにデータを書き込む（プ
ログラムする）際に使用する書き込み電圧を発生させる
為に使用されている従来の高電圧昇圧回路の一例である
にの回路の出力ＳＷはデコーダ等のプログラム時に高電
圧が必要な回路に供給され、リード時にＶ。、プログラ
ム時に高電圧が供給される。

はじめリード及びスタンドバイ時にＶｃレベルく例えば
５Ｖ）を出力している信号ＩＮＬがトランジスタＴｌｌ
のゲートに入力される為、回路点Ｎ２のレベルは、トラ
ンジスタＴ１ｏとトランジスタＴ１１により放電され０
Ｖとなっている。トランジスタＴ１のドレインは高電圧
電源■、と接続される。このＶ　はリード時に■。レベ
ル（例えば５Ｖ）或はＯｖとなり、プログラム時に高電
圧レベル（例えば１２．５Ｖ）となる。プログラム時、
電ＪＶ　は、Ｖｃレベルから高電圧レベルへ切り換わり
高電圧がＶ、に印加される。データ書き込み時、信号Ｉ
ＮＩは“０”、信号ＩＮ２は１′、信号ＩＮ３は“０”
へとスイッチする。

信号ＩＮ２が“１”となる事でトランジスタＴ３がオン
し、回路点Ｎ３には信号ＩＮ２の電圧からトランジスタ
Ｔ３のしきい値電圧（ＶＴＨ３）を引イタ電圧、つまり
−ｖＩＮ２　　’ＴＨ３’　ノ”圧が現われる。その為
、回路点Ｎ３にゲートとドレインが接続されるトランジ
スタＴ４のゲートに電圧が印加される事でトランジスタ
Ｔ４がオンし、回路点Ｎ１には、トランジスタＴ４のし
きい値電圧を引いた電圧、即ち［■ＩＮ２　　’ＴＨ３
’ＴＨ４Ｊか現われ、同様に回路点Ｎ１にゲートとドレ
インか接続されるトランジスタＴ５のゲートに”　ＩＮ
２’ＴＨ３’ＴＨ４Ｊの電圧が印加される事でトランジ
スタＴ５がオンし、回路点Ｎ２には「ｖＩＮ２−ｖＴＨ
３−ｖＴＨ４−ｖＴＨ５」）電圧カ現ワレ、トランジス
タＴｌ、Ｔ２のゲートに印加される事になる。

第３３図、第３４図は第３２図の動作を示す波形図であ
る。

一般に、トランジスタ、あるいはメモリセルは、技術の
進歩とともに、より微細化され、メモリ容量が益々大き
なものかが開発されている。また、従来と同じメモリ容
量であれば、微細化により、チップサイズを少さくし、
コストを下げ、より安価なものが提供されている。この
ような微細化は、トランジスタのチャネル長を短かく、
２−１−絶縁膜を薄くすることにより行なわれる。この
微細（ヒは以下の問題点を１半う。

第３１図のような不揮発性メモリセルでは、池のメモリ
セルに廿してデータ書き込みを行なうためにすでにデー
タ書き込みが行なわれそのフローティングゲート内に電
子か注入されたらののコントロールゲートに高電圧か印
加されると、そのゲート絶縁膜か薄く形成されている場
合に、予めフローティングゲートに注入、１積されてい
る電子が、高電界か加えられることによって放出されて
しまう。このような場合は、−度書き込まれたはずのデ
ータが誤消去されたことになり具合が恋い。

したがって、ゲート絶縁膜が薄く形成されている分だけ
データ書き込み時の前記デコード出力Ｘの電圧３下げる
必要がある。また、ゲート絶＃＆膜が薄くなった時、デ
コード出力Ｙも元の電圧のままでは、第３１図に示した
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　２のゲート絶縁膜にかかる電界
が強くなりすぎ、メモリセル１のみならず、周辺のトラ
ンジスタら破壊されてしまう。

ところで、第３１図に示すようなＭＯＳ　Ｆ　Ｅ　Ｔを
メモリセルとして用いるメモリっまりＥＰＲＯ八・１に
おけるデータの書き込みは、ＲＯＭライタと称される専
用の書き込み器が用いられる。すなわち、データ書き込
み時にデータ書き込み用の高電圧Ｖｐが書き込み器側か
らメモリ供給され、これによってデータ書き込みが実行
される。そしてこの書き込み器から出力される書き込み
用の高電圧Ｖｐは固定されたものとなっている。したが
って、新規なメモリが開発され、前記のようなデータの
誤消去を防止する必要上からメモリ側におけるＶ、−の
値を低く設定しない場合には、書き込み器の出力電圧値
をこれに合わせて低く設定したちのを新たに開発し直さ
なければならない、しかし、新規なメモリを開発する毎
に書き込み器を作っていたのではコストが高くつき実際
的ではない。

また、素子の微細化に伴って生じる問題は不揮発性メモ
リばかりではなく一般のメモリについても同様に生じる
。すなわち、通常のメモリの場合には素子のゲート絶縁
膜の破壊となって現われる。

このように従来では、素子が＠細化されたにらかかわら
ず同じ書き込み電圧もしくは電源電圧を用いるようにし
ているので、データの誤消去や素子の破壊といった問題
か生じ、信頼性が低くなってしまう。

そこで本願出願人は、外部から供給される電源電圧が固
定されているという条件の下で素子の微細化が図られた
場合でも、データの誤消去、素子の破壊が生じることが
なく、もって高い信頼性を持った半導＃集積回路を特願
昭５８−１１５４１１号として提案した。この提案にお
いては、電圧変換用のＭＯＳＦＥＴのゲートを基準電圧
に応じて制御することにより、外部電源電圧からこれよ
りも低い一定の内部を源電圧を上記電圧変換用のＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔの一端から得るようにした半導体集積回
路が提供されている。第３５図はこの提案に示されてい
る不揮発性メモリの構成を示す回路図である８図におい
て４１は前記第１図中のメモリセル用ＭＯ３ＦＥＴＩ、
ロウらしくはカラム選択用のＭＯＳＦＥＴ２、データ書
き込み用のＭＯＳＦＥＴ３およびロウデコーダ、カラム
デコーダ等が設けられ、メモリとしての機能をすべて備
えたＥＰＲＯＭ回路である。このＥＰＲＯＭ回路４１に
は、を源電圧Ｖｃ（たとえば５Ｖ）か供給される外部電
源端子４２、データ書き込み時に書き込み器からの出力
電圧が電源；圧Ｖ、として供給される外部ｔａ端子４３
およびデータ書き込み時にこのＥＰＲＯＭ回路４１内に
設けられているメモリセル用ＭＯ３ＦＥＴのコントロー
ルゲートに供給される、前記電圧Ｖ、よりも低く設定さ
れた一定の電圧ＶＰＰが供給される内部電源端子４４が
それぞれ設けられている。

上記外部電源端子４３と内部電源端子４４との間には、
端子４３に供給される電圧Ｖ、をこれよりら低い電圧■
、２に電圧変換するためのＭＯＳＦＥＴ５１のソース、
ドレイン間が挿入されている。このＭＯＳＦＥＴ５１は
そのしきい値電圧がＯｖ近傍に設定されているものが採
用されている。さらに上記外部端子４３と接地点Ｖ、ｓ
との間には直列接続された１対の抵抗５２．５３からな
る基準電圧発生回路５４が挿入されている。

この基準電圧発生回路５４では、上記両抵抗５２゜５３
の直列接続点５５から、前記電圧■、が抵抗５２．５３
の抵抗比に応じて分割された基準電圧ＶＲＥＦが出力さ
れる。またさらに外部電源端子４３と上記基４を圧発生
回路５４の直列接続点５５との間には、デイプレッショ
ン型ＭＯ３ＦＥＴ５６およびエンハンスメント型Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　５７それぞれのソース、ドレイン間を
直列接続してなる制御回路５８か挿入されている。この
制ｍ回路５８において、上記両ＭＯ３ＦＥＴ５６．５７
の直列接続点５つにはＭＯ３ＦＥＴ５６のゲートおよび
前記電圧変換用ＭＯ３ＦＥＴ５１のゲートが共に接続さ
れ−ＭＯ３ＦＥＴ５７のゲートには前記内部電源端子４
４すなわち前記電圧変換用１４０３　Ｆ　Ｅ　Ｔ　５１
のソース、ドレイン間の一端が接続される。すなおち上
記制御回路５８は、デイ７’　Ｌ−ツシａ　ンｍ　Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　５６　’ｒ　ｊｉ　ａ　Ｍ　ＯＳ　
。

エンハンスメント型ＭＯ３ＦＥＴ５７をバ区動ＨＯ８と
し、電圧Ｖ　、ＶＲＥＦ間で動作する反転増幅口路とな
っており、その出力端であるＭＯ３ＦＥＴ５６．５７の
直列接続点５つからは前記内部電源端子４４における電
圧■　と前記基準電圧■８，１Ｐの高低に応じた電圧が出力される。

このような構成において、いま内部電源端子４４におけ
る電圧ＶＰＰがある値で安定している状態から、次にこ
の値が低下すると、制御回路５８内のＭＯ３ＦＥＴ５７
がよりオフ状態に近すいてそのソース、ドレイン間の抵
抗値が増加する。この抵抗値が増加することによって直
列接続点５つの電圧が以前よりも高くなり、これにより
ＭＯ３ＦＥＴ５１がより強いオン状態に近すいて端子４
４における電圧ＶＰＰは以前の値にもどることになる。

一方、内部電源端子４４における電圧■８．が安定して
いる状態から次にこの値が上昇すると、Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　５７がより強いオン状態に近すいてそのソース
、ドレイン間の抵抗値が減少する。これによって上記直
列接続点５９の電圧が低くなり、ＭＯ３ＦＥＴ５１かよ
りオフ状態に近すき、よって電圧Ｖ３．は以前の値にら
どされる。すなわち、内ｇｔａ端子４４の電圧ＶＰＰハ
、ＭＯ３ＦＥＴ５１のゲートが制御回路５８によって制
御されることにより、常に略一定となるように設定され
る。

ここでＭＯ３ＦＥＴ５１のしきい値電圧をＶ　　　１Ｍ
０３ＦＥＴ５７のしきい＠電圧をＨＩ ■　　、制御回路５８の直列接続点５つにおけるＨ２電圧すなわち制御回路５８の出力電圧を■。とすれば、
内部電源端子４４における電圧Ｖ３．および上記電圧Ｖ
。はそれぞれ次式で表わされる。

ＶＰＰ−ＶＲＥＦ＋ｖＴＨ２°−−−−°（１）ＶＰＰ
＝ＶＯ’ＴＨ１””’”（２）上記（１）式から明らかなように、電圧ＶＰＰはＶＲＥ
Ｆと■ＴＨ２との和に等しくなるように制御される。こ
こで基準電圧■８５．は基準電圧発生回路５４内の１対
の抵抗５２．５３の抵抗比を調整することによって端子
４３に供給される電圧Ｖｐよりら低い値に任意に設定す
ることかできる。このため、内部電源端子４４における
電圧ＶＰ、はＶ。

よりも低くかつ常に略一定電圧とすることができる。こ
の内部電源端子４４で得られる；圧ｖ１．は、例えばＥ
　Ｐ　Ｒ，ＯＭ回路４１内のメモリセル用ＭＯ３ＦＥＴ
のコントロールゲートに供給される。

このため、たとえそのメモリセル用ＭＯ３ＦＥＴが微細
化されており、そのゲート絶縁膜厚も薄く形成されてい
る場合であっても、外部電源端子４３に供給される電圧
Ｖｐよりら低い電圧■ＰＰがそのコントロールゲートに
印加されることになる。

したがって、上記端子４３に上記電圧■２を供給するデ
ータの書き込み器において、その書き込み用の出力電圧
Ｖ、の値が固定されていても従来のようなデータの誤消
去が生じる恐れはない、これによってデータの書き込み
器における書き込み用の出力電圧Ｖｐの値をメモリ毎に
交える必要がなくなり、書き込み器は種々のメモリに対
して１つのものを使用することができる。すなわち、外
部から供給されるデータ書き込み用の電源電圧Ｖ。

が固定されているという条件の下でメモリセル用ＭＯ３
ＦＥＴの微細化が図られた場合であっても、データの誤
消去の発生が生じることかなく、信頼性を高めることが
できる。

第３６図は、第３５図を改良した他の例による不揮発性
メモリの構成を示す回路図である。第３６図の実施例回
路が第３５図のものと興なるところは、前記ＭＯＳＦＥ
Ｔ５１と端子４３との間にＭＯ３ＦＥＴ６０のソース、
ドレイン間が挿入され、さらに抵抗５３と接地点との間
にＭＯ３ＦＥＴ６１のソース、ドレイン間が挿入されて
いる点である。そして上記ＰＡ　ＯＳ　Ｆ　Ｅ　Ｔ　６
０のゲートには、データ書き込み時にその電圧が■、よ
りも高く設定された“１°レベルの信号Ｈが供給される
。ＭＯ３ＦＥＴ６１のゲートには、通常の“１”レベル
の信号Ｓｖが供給される。

この回路では、データ書き込み時以外は上記ＭＯ３ＦＥ
Ｔ６０．６１が共にオフ状態にされる。

すると、ＭＯ３ＦＥＴ５１．基準電圧発生回路５４およ
び制御回路５８にはほとんど電流が流れなくなり、消費
電流が削減されるという利点がある。

データを書き込む時は、■、に高電圧が印加される。こ
の高電圧が印加された状態で外部から入力される制御信
号が所定の論理レベルの時にデータの書き込みが行なわ
れる。この為、集積回路内部には、■、が高電圧になっ
た事を検知するための回路が設けられている。また、デ
ータか正しく書き込まれたかをチエツクするベリファイ
機能も設けられている。ベリファイは、外部から供給さ
れる電源■　のオン、オフを単純化するため■２に高電
圧が印加された状態のままで行なわれる。

第３７図は池の従来のＥＰＲＯＭのプログラムおよびプ
ログラムベリファイ時のタイミングチャートである。外
部からの制御信号ＣＥが“０”ＯＥが１″の時プログラ
ムすなわちデータが書き込まれ、ＯＥが“０”の時ベリ
ファイモードとなる。この時、集積回路内部における第
３６図の信号ＳＶ、Ｈは次の様になる。即ち、Ｖｐに高
電圧が印加されると、これを検知してＳｖは“１”レベ
ルとなり、第３６図のＭＯ３ＦＥＴ６１はオンする。−
力信号Ｈは、ＣＥが゛０°ルベルＯＥが“１′°レベル
のデータ書き込み時のみ高電圧に設定され、データ書き
込み時のみ、外部電源Ｖ。

より断電電圧だけ低いｖｌ、を内部回路に供給している
。このため信号Ｈが０ＶでＭＯ３ＦＥＴ６０がオフした
状態で■、に高電圧が印加されるモードが存在する。

第３８図は更に他の実施例である。これは、書き込みデ
ータの状態によって出力状態が異なる書き込み制御信号
発生回路７１〜７１　、この書ｎき込み制御信号発生回路の出力を受けて不揮発性メモリ
セルにデータを書き込むための書き込み電圧を発生する
書き込み負荷回路７２１〜７２ｏ。

不揮発性メモリセルアレイ７３のデータ線ＤＬ１１〜Ｄ
Ｌｎｊを選択するための第１次より第Ｘ次の多段構成さ
れたカラム選択回路７４１１〜７４８１・・・７４１ｏ
〜７４ｘ、、このカラム選択回路を選択制御する第１次
の選択信号発生器７５１１〜７５１．・・・７５〜７５
　ｘｊ等よりなる。ここでメモリセル×１７７　　を選択したい時は、トランジスタ７６１１ｊと７６　　を選択する。このような選択は、メモ×１リセル数が多くなった場合の選択方式である。

（発明が解決しようとする課題）ところで最近は、前述したように半導体集積回路の微細
化とともにゲート絶縁膜厚は益々うずくなりまた、ドレ
イン、ソースの拡散領域の拡散深さも益々短かくなって
来ている。このためトランジスタのドレイン領域でのブ
レークダウン電圧も低くなって来ている。このためより
微細化されたトランジスタで、上記不揮発性半導体メモ
リを製作する場合は、ブレークダウンしない領域で使用
する必要があるなめ、既に説明したようにプログラムｔ
ａＶ、を下げねばならない。ところが、■、を下げると
次のような問題点か存在する。すなわちプログラム特性
が悪化する。また浮遊ゲートに電子が注入されると、そ
のしきい値電圧が上昇するが、これが所定の値になるま
での時間はＶｐが低い程長くかかるため、プログラム時
間が増加するという欠点がある。また、プログラム電源
Ｖｐが低いと、メモリセルでのしきい値電圧の上昇の飽
和値が下がる。

一般にＭＯＳＦＥＴのドレインとゲート間の電界による
ブレークダウンがＰ−Ｎ接合でのブレークダウンより低
い、また、ドレインとゲートの電界によるブレークダウ
ンはゲート電圧か低い程、より低い電圧でブレークダウ
ンする。例えば、第３１図の場合、書き込み用負荷トラ
ンジスタ２のゲートｓ、７）を位が０Ｖの時、ドレイン
でのブレークダウン電圧はｆｉら低くなる９例えば内部
での昇圧電圧Ｓ　Ｗは電流供給能力が小さいためブレー
クダウンしてもＳＷ自体の電位が下がり、破壊に至るこ
とはない。ところが、外部電源から直接電圧供給される
Ｖ、はブレークダウンすれば、電流は充分供給されるた
め、ブレークダウンは止まらず、破壊に至る０例えば通
常の使用電圧ではブレークダウンは起こらないが、らし
Ｖｐにノイズが乗り、ブレークダウン電圧以上になると
、ブレークダウンか発生する。この時、ブレークタウン
の程度か悪いと、負性抵抗の特性を示し、ブレークダウ
ンが止まらず、破壊に至ることがある。

また第３２図の回路においては、−今ＶＩＮ２を５　Ｖ
　、　Ｖ　ＴＨ３をＩＶ−また昇圧効率をアップするた
め、■　　、ｖ　　をＯＶに設定したとすると、ＴＨ４
丁Ｈ５回路点Ｎ２には、４ｖの電圧が現われることになる。こ
のため、昇圧開始時においては、トランジスタＴｌ、Ｔ
２のゲート、ドレイン間の電位差は（Ｖ、−４）Ｖとな
り、昇圧されるに従って回路点Ｎ２の電位は、上昇する
ため、トランジスタＴＩ、Ｔ２のドレイン、ゲート間の
電位差は益々小さくなりゲート、ドレイン間の電界は、
非常に小さな値となる。ところが第３４図に示す櫟に実
際にデータが書き込まれるのは、プログラムモード制御
信号ＰＧＭが“０パのＴ２の期間である。

このＴ２の時期に入力ＩＮＩ、ＩＮ３か°゛００パＩＮ
２１”となり、昇圧か行なわれ、データが書き込まれる
。プログラムｔＨｔ圧Ｖｐが印加されても信号ＰＧＭが
“１”である期間ＴＩ。

Ｔ３は、データの書き込みが行なわれず、誤書き込みを
防いだり、或は、イニシャライズとして使用される０例
えば外部から供給される書き込みデータＤ、がＩＣ内部
のデータ書き込み回路に到達するのに充分な時間、余裕
を見て時間ＴＩ、Ｔ３か決定される。この時はＶｐには
高電圧が印加されているが、昇圧はなされていない、こ
の時期においては、回路点Ｎ２の電位はＯＶ″Ｃあるた
めトランジスタＴｌ、Ｔ２のドレイン、ゲート間の電位
差はＶｐとなり、鰻ら電界の強い時である。このため素
子の微細化により、ゲート絶縁膜が薄くなって来た時は
、この電界の危も強くなる時間ＴＩ、Ｔ３でゲート絶縁
膜が破壊される可能性が高く、この部分・に対策を施こ
・さなけれは素子の微細化は不可能となる。つまりプロ
グラム電源Ｖｐが高電圧レベルになってから回路点Ｎ２
に電圧が加わるまではその電位差が大きく、トランジス
タＴ１．Ｔ２は絶縁破壊してしまう可能性がある。

今後、微細化技術が進むにつれ酸化膜は薄くなり、この
回路形式では、益々破壊しやすくなる。

また第３６図においては、従来に比べて、ゲート絶縁膜
に高電圧の印加されるトランジスタの数は非常に少なく
、破壊の起こる確立は非常に少なくなっているが、ＭＯ
９ＦＥＴ６０においてドレインとゲート間の電界が強く
、ドレインとゲート間の絶縁膜の破壊の恐れが存在する
。また、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　６１についてら同様の
ことが言える。

すなわち■、に高電圧が印加され、この高電圧を検出し
信号ＳＶを″１゛にする高電圧検知回路の応答速度の分
、ＳＶが“０′°で■、に高電圧の印加されている時間
が存在し、この時ＭＯ３ＦＥＴ６１のドレインとゲート
間の電界が最大となり、ゲート絶縁膜の破壊する可能性
が発生する。

また第３８図の回路においては、第１次カラム選択回路
７４１１のトランジスタ７６１１が選択され、書き込み
負荷回路７２１の出力がＶｌ、選択号発生器７５１１以
外の出力かＯＶだから、やはりトランジスタ７６１２〜
７６１ｏのゲート、ドレイン間の電界が大となり、ゲー
ト絶縁膜の破壊の可能性が発生する。さらに、トランジ
スタ７６１１か選択されゲートが高電圧にされた時、書
き込みデータによって、書き込み負荷回路から高電圧が
出力されず、その出力はＯｖのままの状Ｂも存在する。

この時は、トランジスタ７６１１とチャネル間の電界が
やはり最大となり、ゲート絶縁膜の破壊につながる恐れ
がある。

ホー発明は上記の事情に基すいてなされたちのて゛、書
き込み用負荷トランジスタのドレインでのブレークタウ
ン電圧を高めることを目的とする。

また本発明は、外部から供給される電源電圧が従来のま
までもよいという条件の下で、半導体素子のｙ＆細１ヒ
が図られた場合でも素子の破壊、特にゲート絶縁膜破壊
が生じることがなく、高い信頼性を持った半導体集積回
路を提供することにある。

Ｕ発明のｔ４成コ（５題を解決するための手段と作用）本発明は、（イ）メモリセルと、このメモリセルとプロ
グラム用電源との開に直列に接続された第１．第２のプ
ログラム用負荷トランジスタと、前記プログラム用電源
よりも高い昇圧電圧を出力する昇圧手段と、プログラム
データが第１の論理値の時は前記第１．第２のプログラ
ム用負荷トランジスタのゲートに前記昇圧電圧を印加し
、プログラムデータが第２の論理値の時は前記第１のプ
ログラム用負荷トランジスタのゲートには略ｏＶ、前記
第２の負荷トランジスタのゲートには、前記プログラム
用電源より値が小さくＯＶよつも大きい中間電圧を印加
する制御回路を具備したことを特徴とする半導体集積回
路である。また本発明は、（ロ）前記制御回路は、前記
昇圧手段の出力が入力され、電源から接地にいたる直流
バスをカットオフする手段を具備したことを特徴とする
前記（イ）項に記載の半導体集積回路である。また本発
明は、（ハ）メモリセルと、このメモリセルとプログラ
ム用電源との間に直列に接続された第１第２のプログラ
ム用負荷トランジスタと、プログラム、データが第１の
論理値の時は前記第１．第２のプログラム用負荷トラン
ジスタのゲートにプログラム用Ｓａｔ圧を印加し、プロ
グラムデータが第２の論理値の時は前記第１のプログラ
ム用負荷トランジスタのゲートには略０Ｖ、前記第２の
負荷トランジスタのゲートには、前記プログラム用電源
より値が小さくＯＶよりも大きい中間電圧を印加する制
御回路を具備したことを特徴とする半導体集積回路であ
る。また本発明は、（ニ）一端に発振器の出力が接続さ
れ、他端に第１の回路点か接続されたキャパシタ（例え
ばＣ１）と、ソースが前記第１の回路点に接続され、ゲ
ート及びドレインが第２の回路点に接続されたトランジ
スタ（例えばＴ４）と、ゲート及びドレインが前記第１
の回路点に接続され、ソースが第３の回路点に接続され
たトランジスタ（例えばＴ５）と、ソースが前記第２の
回路点に接続され、ゲートが前記第３の回路点に接続さ
れ、ドレインが第４の回路点に接続されたトランジスタ
（例えばＴｌ）と、ソースが前記第４の回路点に接続さ
れ、ドレインが外部電圧電源に接続され、ゲートに、プ
ログラム時には、前記■ＰＰよりも高い昇圧レベル、リ
ード時には、前記ＶＰＰより低く０［Ｖ］よりも高い中
間の電圧を供給されるトランジスタ（例えばＴ１３）を
具備したことを特徴とする半導体集積回路である。また
本発明では、（ホ）第１の電源電圧（例えばＶ３．）が
与えられる）供給端と、データプログラムのため、この
第１の電源電圧よりら高い電圧（例えばＶ、）を供給す
る第２の電源電圧供給端と、基準電圧（例えばｖｆｔＥ
Ｆ　）を出力する手段と、電流通路の一端が前記第２の
電源電圧供給端側に結合される電圧変換用のトランジス
タ（例えばＴ２９）と、このトランジスタのＮ　ｉｍ通
路の他端における電圧および上記基準電圧が供給され、
これら両電圧の高低に応じた電圧を発生し、この電圧を
上記トランジスタのゲートに供給する制御手段（Ｔ２７
等）を具備し、上記トランジスタの電流通路の他端から
上記第２の電ａ電圧よりも低い一定の第１の電ａｔ圧を
得るようにした回路において、上記トランジスタの電流
通路の一端と前記第２の電源電圧供給端との間には、更
に保護用のトランジスタ（例えばＴ２８）の電流通路が
接続され、この保護用のトランジスタのゲートに接地電
位より高い第１のレベルと前記第２の電源電圧よりも電
位の高い第２のレベルの電位を供給するゲート電圧印加
手段を接続したことを特徴とする半導体集積回路である
。また本発明は、（へ）前記制鄭手段は、前記第２の電
源電圧供給端と前記基準電圧の出力端との間に各電流通
路か直列接続された第１．第２の負荷トランジスタ（例
えばＴ２５．Ｔ３２）および駆動１〜ランジスタ（例え
ばＴ２７）を備え、前記駆動トランジスタのゲートは、
前記電圧変換用トランジスタの電流通路の前記第１の電
源電圧を得る一端に接続され、かつ前記負荷トランジス
タおよび駆動トランジスタの直列接続点は、前記電圧変
換用トランジスタのゲートに結合されることな特徴とす
る前記（ホ）項に記載の半導体集積回路で、ｂる。また
本発明は、（ト）書き込むべきデータの状態によって出
力状態か異なる制御信号発生回路と、この回路の出力を
受けて不揮発性メモリセルにデータを書き込むための書
き込み電圧を発生する書き込み負荷回路と、不揮発性メ
モリセルアレイのデータ線を選択するためのカラム選択
回路と、このカラム選択回路を選択制御する選択信号発
生回路と、前記カラム選択回路の入力を、データ書き込
み時以外の時に放電する放電回路と、前記選択信号発生
回路で選択されたカラム選択ラインを、ＯＶより高くか
つプログラム電′ａ電圧の昇圧電位より低い電圧とする
手段とを具＠１−たことを特徴とする半導体集積回路で
ある。また本発明は、（チ）３き込むべきデータの状態
によって出力状態か異なる制御信号発生回路と、この回
路の出力を受けて不揮発性メモリセルにデータを書き込
むための書き込み電圧を発生する書き込み負荷回路と、
不揮発性メモリセルアレイのデータ線を選択するための
カラム選択回路と、このカラム選択回路を選択制御する
選択信号発生回路とを具備し、前記カラム選択回路は、
前記書き込み負荷回路の出力端と前記各データ線との間
にそれぞれ第１．第２のトランジスタを直列介挿してな
り、前記選択信号発生回路により、第１のトランジスタ
を抵抗素子として、第２のトランジスタを選択スインチ
ング素子として動作させることを特徴とする半導体集積
回路である。

即ち、本発明では、前記（イ）〜〈ハ）項に示される如
く、メモリセルとプログラム用″Ｘ源との間に第１、第
２の負荷トランジスタを設け、第１の負荷トランジスタ
のゲートがＯＶになる時は、第２の負荷トランジスタの
ゲートにはＯｖより高くプログラム用電源よりも低い電
圧を与え、ゲートが０Ｖである第１のトランジスタのド
レインには、プログラム用電源が直接印加されることな
く、また第２のトランジスタのゲートも高い値になって
いるためブレークダウン電圧が上かり、このようにして
、ブレークダウン電圧を高めている。

また、他の項にも示される如く、ＭＯＳトランジスタの
ゲート電圧を従来より上げ、ゲート、ドレイン間電圧を
下げる等して、ゲート絶縁膜にかかる電界を弱くし、ゲ
ート絶縁膜破壊を防止している。６〈実施例）本発明の実施例を第１図により説明する。これは第３１
図を改良した例である。第３１図のＡが第１図のＡに対
応し、書き込み用負荷トランジスタ２が、第１．第２の
負荷トランジスタ２１２２に分割されている。２１，２
２，３．７はエンハンスメント型Ｎチャネルトランジス
タであり、４〜６はデプレッション型Ｎチャネルトラン
ジスタである。ここで信号Ａが°゛０”の時は、トラン
ジスタ３はオフし、トランジスタ６．５を介しノードＢ
ｌ、Ｂ２が昇圧電圧ＳＷまで充電される。

一方、信号Ａが“１″の時はトランジスタ３はオンする
。このためトランジスタ５の導通抵抗を充分大きくすれ
ば、ノードＢ１は略ＯＶになる。

方トランジスタ７はＡが“１“レベルゆえオンし、ノー
ドＢ２は、Ｖｏ　（５Ｖ）よりしきい値電圧片だけ低い
値になる。このため第２のトランジスタ２２の８２の電
圧は０Ｖより上昇しているため、ＯＶの時のブレークダ
ウンよりも電圧が上昇した分だけドレインのブレークダ
ウン電圧は上昇する。

Ｂ１はＯＶであり、Ｂ２は所定レベルの電圧であるため
、トランジスタ６はオフしたままで、ＳＷからのｔ流流
出はなく、昇圧回路の電流供給能力は小さくともよい、
ここでＶｃは通常動作の電源で一般には５■である。

第２図は本発明の他の実施例で、信号Ａが１”の時Ｂ２
はトランジスタ１０のしきい値電圧の絶対置の電圧にな
る。Ａが“１′ルベルの時は、例えばＶ＋ｌＶ　　　ｌ
＞ＩＶ　　　ｌの条件を満たＡ　　　　ＴＨ９ＴＨＩＯせばＳＷからの電流の流出はない、ここでＶＡはＡの“
１パレベルの電圧、Ｖ　　　、Ｖ　　　はトラＴＨ９Ｔ
Ｈｌｏンジスタ９，１０のしきい値電圧である。

第３図は更に曲の実施例で、第２図にトランジスタ１１
．１２を追加し、そのゲートをｔ源電圧Ｖｃに保ち、ト
ランジスタ１１．１２の降下でトランジスタ８．９のド
レインでのブレークダウンが発生しないようにしている
。

第４図は、更に池の実施例では、Ａが“１″レベルの時
は、その反転したＢ１は略０Ｖ、Ｂ２はＶｃよりもトラ
ンジスタ１７のしきい値電圧の絶対部分だけ高い値にな
る。

第５図は第４図を変形したもので、トランジスタ１つを
加えてトランジスタ１４のブレークダウンを防ぎ、トラ
ンジスタ２０．２１．２２によりノードＢ２をｔ源；圧
Ｖｃにしている。Ａか°゛ＯＯパはトランジスタ１４．
１５はオフし、ＢＩＢ２はＳＷに充電される。

第６図も第４図を変形したもので、トランジスタ１つを
加えてトランジスタ１４のブレークダウンを防ぎ、第４
図でのトランジスタ１８のオフによるＢ２のフローティ
ング状態をなくすため、トランジスタ２１．２２により
Ａが°゛１°“の時、Ｂ２をＶｃに呆持している。

第７図（ａ）は第２図を更に改良したもので、トランジ
スタ２４で、トランジスタ８のブレークダウンを防ぎ、
トランジスタ２７が、トランジスタ１０のドレインブレ
ークダウンを防いでいる。また、トランジスタ２８．２
９により一８２をＶｃに保持し、第２の負荷トランジス
タ２□のドレインブレークダウン電圧を上げている。な
おトランジスタ２８．２９の代わりに第７図（ｂ）のト
ランジスタ３０を使用してもよい。

第８図はＳＷを出力する昇圧回路の一例である。

Ｐか“０”、Ｐか“１”の時プログラムモードとなり、
ＳＷにａのルートでＶｐよりもトランジスタ３１．３２
のシキイ電圧の和だけ高い電圧を出力する。通常のリー
ドモードの時はＰが“１″となり、ＳＷはｂのルートで
Ｖｃの電圧となる。キャパシタ３３とその前段の回路で
昇圧電圧を得る。

本発明は、ＳＷを■、よりも昇圧した電圧を使用しない
場合でも適用出来る。第９図はＳＷかプログラム時（Ｐ
＝“０”）の時はａのルートで■　が出力され、リード
時はｂのルートでＶｃが出力される。この場合第２図、
第３図、第４図、第５図、第６図、第７図の実施例を用
いれば、ＳＷのみならず、制振回路内のＶ。からの電流
流出も零に出来るというメリットを持つ。即ち第１図の
場合、Ａが１”であった時−Ｖｃからトランジスタ７．
５，４，３、アースを通して直流電流が流れてしまうが
、第２図〜第７図の場合、Ａが１″でも、例えば第２図
でトランジスタ９゜１０がカットオフするから、ＳＷ、
ＶＣとアース開に直流電流は流れないものである。

以上説明したように、上記各実施例によれば、書き込み
用負荷トランジスタを２．２　と２つ設け、書き込みデ
ータに応じて、第１のデータの時は２つの負荷トランジ
スタのゲートに外部からのプログラム電圧より高い電圧
を印加し、書き込み特性を改善し、一方、第２のデータ
の時はプログラムｔ′ａｍの第２の負荷トランジスタを
プログラム電圧より低く、０Ｖよりも高い値に設定して
ブレークダウン電圧を上昇させ、より微細化されたＭＯ
ＳＦＥＴの使用を可能にし、メモリセル側の第１の負荷
トランジスタ２１のゲートをＯｖにし、オフのままとし
てメモリセルを中性状態のままにしている。第２図〜第
７図では、第１の負荷トランジスタ２１のゲートは完全
にＯＮになるため、第１の負荷トランジスタのシキイ電
圧のマージンが大きくなるという利点を持つ。また第１
、第２の負荷トランジスタ２　、つ　めゲートとドレイ
ン間の電位差が共に下がるから、これらトランジスタの
ゲート絶縁膜破壊も防止できる。

第１０図、第１２図〜第１４図は今までの実施例を更に
変形したもの、第１５、第１６図はそれぞれ第８図、第
９図と対応しているが、出力をそれぞれＳＷＩ、ＳＷ２
と分けて考えている。

第１０図において、プログラム時以外は入力ＩＮ＝“１
ｎで、ＳＷＩ、ＳＷ２は電源Ｖｃと同レベルである。こ
の時ノードＢ２＝ＶＣ，Ｂ１＝０Ｖで、トランジスタ２
１はオフして、プログラム用電源■　からトランジスタ
２．２２を介しての電流バスはない、またＳＷｌはＶｃ
で、トランジスタ８２のゲートへ入力されている。よっ
てトランジスタ８１はゲートがＶｃだから、トランジス
タ８２．８３を介してソースに「ＶＣ＋Ｖｔｈ」以上の
電圧は印加されず、オフのままである。またトランジス
タ８４．８５を介しての電流ら、トランジスタ８６．８
７がオフのため流れず、ＶＰが上昇するときも、トラン
ジスタ２゜のゲートはＶｃレベルだから、トランジスタ
２２のドレインとゲート間の電界は緩和される。プログ
ラム時、ＳＷＩはＶｐより昇圧され、ＳＷ２は■、であ
る。

この時入力ＩＮが“１″のままの時は、ノードＢ２は約
■。、Ｂｌは約ＯＶである。この時トランジスタ８６．
８７はオフし、ＳＷＩの昇圧電位からの電流流出はない
、ＳＷ２から８２．８３゜８１を介して接地へ電流は流
れる。ＩＮが“０゛のときはトランジスタ８４はオフす
る。この時ＳＷ１から充電され、ノードＢｌ、Ｂ２は昇
圧電位が出力される。トランジスタ８３があるため、Ｓ
ＷＩからＳＷ２への電流は流れない。なおこの例でＳＷ
２は、ＳＷｌでもよい、また、もし昇圧する必要がない
時は、ＳＷＩ、ＳＷ２はｖＰでもよい。

第１２図では、プログラム時以外は入力Ｐは“０”で、
リード時は■２はＶ。以下である。リード時トランジス
タ９６．９７はオン、トランジスタ９１はオフであるた
め、Ｂｌ、Ｂ２はＯｖで、トランジスタ２．２２はオフ
している。Ｐ＝“０”、Ｐ＝“１”の状態でＶｐが上昇
する。

■、は■。よりトランジスタ１０１，１０２のしきい値
電圧及びトランジスタ９１のしきい値電圧の和以上にな
ると、つまりノードＢ３はＶｃよつトランジスタ１０１
，１０２のしきい値電圧の和の分高い電圧に固定される
ため、トランジスタ９１はオンする。書き込みデータＤ
、が“０”の時、つまりメモリセルの７０−ティングゲ
ートに電子を注入しない時トランジスタ９１．９２゜９
７〜９９の抵抗値でノードＢ２は０Ｖより高い所定値に
なる。またノードＢ１は約０Ｖである。

よってトランジスタ２１はオフのままである０次に叶。

が“１”の時、トランジスタ９６．９７はオフする。そ
してノードＢｌ、Ｂ２は■２に充電される。

第１３図（ａ）、　（ｂ）では、プログラム時以外はＰ
が°゛１″で、Ｖｐが■。以下なら、トランジスタ１１
１はオフするので、Ｂｌ、Ｂ２はＯレベルである。Ｐが
′１”でＶｐが上昇すると、ノードＢ４ｃヨ１ＶＣ＋Ｖ
ｔｈ１１８ｔｈ１１９」ニオさえら＋Ｖれるので（Ｖ　　　　、Ｖ　　　　はトランジスタｔｈ
１１８　　　ｔｈ１１９１１８．１１９のしきい値電圧）　、Ｖ　ｐが「■ｃｔ
ｈ１１８　　　ｔｈ１１９　＋”　　　　”以上６２な
±Ｖ＋Ｖｔｈ１１するとトランジスタ１１１がオンし、Ｂｌ、Ｂ２は所定の
値になる。この時トランジスタ１１１〜１１５の抵抗値
を適当に決めれば、Ｂ１は０Ｖ、Ｂ２は約５ｖ程度にで
きる。Ｐが“０”の時は、Ｂｌ、Ｂ２ともｖ、に充電さ
れる。第１３図（ｂ）のゲートに信号Ｓ　Ｖ　ｐ　ｐが
供給されるデプレッション型トランジスタ１２０は、次
に述べる目的のために接続される。一般に、このような
半導体集積回路では、電源■、の電圧を検出するための
高電圧検出回路が設けられており、電源Ｖ、が所定の値
以上になると信号を出力する。すなわち、電源■、が所
定の値以上に上昇したのを検知して、プログラムモード
に杉行する。この高電圧検出回路からの信号がＳＶ　で
、Ｖｐが所定の電圧以上のＶＰ時、信号Ｓ　Ｖ　ｐｐは“１”レベルとなる。この信号
Ｓ　Ｖ　ｐｐが゛１″レベルの時、トランジスタ１２０
はオンし、トランジスタ１１８と１１９の接続点を電源
Ｖ。に接続する。上記所定の電圧をＶＡとする°ＶＣ＋
Ｖｔｈ１１８　　　ｔｈ１１９　　　ｔｈｌｌｌ　〉＋
Ｖ　　　　　　　−＋−ＶＶＡ＞Ｖｏ＋Ｖｔｈ１１８ｔｈ１１１を満足するよう＋
■ に、トランジスタ１１１，１１８，１１９のシキイ電圧
を決めてやれば、電源■、が上昇し、ＶＡを超えプログ
ラムモードに入った時にトランジスタ１１１はオンし、
この半導体集積回路内のすべての回路が、はぼ同時にプ
ログラムモードになる。

第１４図では、ＳＷｌ、ＳＷ２がＶｃレベルの時ＩＮ＝
“１”である、この時トランジスタ１２９はオンするな
め、ＢｌがＯｖとなる。またトランジスター２１のゲー
トも°“１′だから、Ｂ２はＶｃレベルになる。入力Ｉ
Ｎが“１パの状態でＶｐが上昇していくと、トランジス
ター３０１３１．１２６〜１２９を介して電流が流れる
が、各トランジスタの導通抵抗の適切な設定により、Ｂ
１は約０Ｖに保持されたままである。このなめトランジ
スタ１２４，１２５はオフに保持され、Ｂ２はＶｃレベ
ルから変化しない、５ＷＩＳＷ２は高電圧になった状態
で、ＩＮが°″０゛０゛ルベルと、トランジスタ１２１
，１２９はオフし、Ｂｌ、Ｂ２にはＳＷｌの電圧が出力
される。

なおＳＷ２はＶｐを直接与えてもよい、ＩＮが“１″レ
ベルでトランジスター２９がオンしていなとしても、ト
ランジスタ１３０，１２６が存在するなめ、■　の電圧
が’ＶＣ＋’　■ｔｈ１２６　’　＋Ｖｔｈ１３０　’
以上にならなければ、Ｖｐからの電流は流れない。

第１５図、第１６図はそれぞれＳＷＩ、ＳＷ２を作るた
めの回路であるが、第８図、第９図と等価であるので説
明は省略する。

第１７図は本発明の更に異なる実施例で、第３２図の改
良例である。また第１８図、第１９図はその信号波形図
である。発振器１４１の出力をＭＯＳキャパシタＣ１の
一端に入力し、もう一端の電極側を回路点Ｎ１とし、こ
の回路点Ｎ１にトランジスタＴ４のソースを接続し、前
記トランジスタＴ４のゲート及びドレインは、回路点Ｎ
３に接続しトランジスタＴ１のソースに接続される。

回路点Ｎ１にトランジスタＴ５のゲート及びドレインを
接続し、ソースをトランジスタＴ１のゲートに接続しこ
れを回路点Ｎ２とする。この回路に加え、トランジスタ
Ｔ１のドレインとトランジスタＴ１３のソースを接続し
、その接続点を回路点ＮＩＯとする。前記トランジスタ
Ｔ　１３のドレインは高電圧電源Ｖｐに接続され、ブロ
クラム時は１２．５Ｖ、リード時は５Ｖ　（Ｖｏ）とな
りゲートについてらプログラム時には昇圧電位ＳＷ、リ
ード時にはＶ。どなる様な信号を入力とする。このよう
な回路形式にすることによってトランジスタＴ１３のゲ
ートレベルはＶｃ以下にはならずドレインＶ、との電位
差は従来よりａ、ｔす、誘電破壊強度は増加する。すな
わちトランジスタ７１３のゲート、ドレイン間の電位差
は（Ｖ−Ｖｏ）となり、従来のＶ、に比べ、Ｖｃの分、
電位差は小さくなる。

また、ＮＩＯの電位は■。−ＶＴＨ１３となるためのト
ランジスタＴ１にも強い電界はかからない。

前記トランジスタＴ１３のソースとトランジスタＴ１の
ドレインの接続点ＮＩＯのレベルは、トランジスタＴ１
３のゲート電位からしきい値電圧（ｖＴ８１３）を引い
た電圧になる。リード時にはＳＷがｖｃであり、プログ
ラム時は昇圧レベルとなる。またトランジスタＴ１のゲ
ートに印加する回路点のレベルはリード時は入力信号Ｉ
ＮＩが“１”となる為、放電され“Ｏ”となりブロクラ
ム時は昇圧レベルとなる。

従って、回路点ＮＩＯと回路点Ｎ２との電位差は、従来
回路に比べ少なくなる為、破壊強度は増すことになる。

他の箇所についても、いくつかの破壊対策を行なってい
る。トランジスタＴ１２のゲートに入力する信号ＩＮ３
がプロクラム時にＯｖとなり、出力信号（ＳＷ）のレベ
ルは昇圧レベルとなるのでトランジスタＴ１２のソース
側にトランジスタＴ１７を追加し絶縁破壊を防いでいる
。

つまり、トランジスタＴ１７のゲート、ソース電位差は
Ｖ　ｐ　　Ｖ　ｃにおさえられ、トランジスタＴ１２も
回路点Ｎ９はＶ　　＋ｌＶ　　　１以上にはＣＴＨ１７ならない、ここでｖＴＨ１７は、トランジスタＴ１７の
しきい値電圧である。またトランジスタＴ１４もトラン
ジスタ７１３と同様の働きをしていることは説明するま
でもない。

第２０図は本発明による池の実施例である４例えばトラ
ンジスタＴｌｌは、ゲートにプログラム時、Ｏｖとなる
信号ＩＮＩが入力する。ドレイン側には、デプレーショ
ン型トランジスタＴ１０、更にトランジスタＴ１５．Ｔ
１６を直列に継ぎ、回路点Ｎ７には、回路点Ｎ２のレベ
ルより２Ｖ１）ｌ下がった分の電圧がかかる様にし、従
来回路に比べ破壊に対しての保護能力は向上した。すな
わち、この昇圧回路においてａら電位の高くなる所は回
路点Ｎ１である。ところがＮ１が最高電位となる時は、
ＩＮＯら最高電位となる為、キャパシタＣ１の電位差は
大きくならない。回路点Ｎ２は、Ｎ１の次に電位の高い
個所である。このためトランジスタＴ１０のゲートをＶ
ｃｃにしてもトランジスタＴＩＯのゲート、ドレイン間
の電位差が太きくなりすぎる場合があるため、トランジ
スタＴ１５．Ｔ１６を設けたのである。なおこの実施例
では、ＳＷの電位がデータ書き込み時に昇圧電位、その
他の時は、ＶｃとなるためＳＷの電位をトランジスタＴ
１３．Ｔ１４のゲートに与えたが、これは■、に高電圧
が印加された時、ＯＶより高い電圧であればよい、つま
りトランジスタ７１３ＴＩ４のゲート絶縁膜が破壊しな
いような、ドレインとゲートの保てるゲート電圧にすれ
ばよい。

このため、第２１図に示すように書き込み時、■　、そ
れ以外の時は■、より低い電位が出るように抵抗分割で
作ってもよい。

ここで破壊強度を減少させる主な要因として（１）酸、
Ｉヒ膜が薄くなる。（■）ゲートとドレインまたはソー
ス間との電位差が大きい。以上の２点か上げられる。第
１７図、第２０図は、前記（ｎ）で述べである電位差が
大きい回路個所を回路修正により電位差を小さくし破壊
強度を高める対策をしている。微細化に伴ない、酸（ヒ
膜が薄くなるにつれ破壊強度が減少する現在、この回路
発明は、今後の半導体集積回路に貢献する。

第２２図は、この発明の更に池の実施例である不揮発性
メモリーの構成を示す回路図である。トランジスタＴ２
５及びトランジスタＴ２８のゲートに入力する信号ｌＮ
２１は、プログラム時には、トランジスタＴ２５．Ｔ２
８のドレイン電圧Ｖｐよりも高い昇圧電位となり、リー
ド時は、通常のｔ源電圧レベル（例えば５Ｖ）となる。

またトランジスタＴ３０のゲートに入力する信号ｌＮ２
２は、プログラム時には外部電源電圧（ＶＰ）よりも高
い昇圧電位となり、リード時は、Ｏｖとなる。

まず、プログラムモードに入ると入力信号ｌＮ２１は、
Ｖｃレベル（例えば５Ｖ）から昇圧レベルへ変わり、外
部電源端子（Ｖ、）をドレインに持つトランジスタＴ２
８は、強いオン状態となり、前記トランジスタＴ２８の
ソースと電圧変換用トランジスタＴ２９のドレインを接
続する回路点Ｎ２５は、■、レベルまで上がる。また入
力信号ｌＮ２１は、外部電源端子（ｖｐ）をドレインに
持つトランジスタＴ２５のゲートに接続され、前記トラ
ンジスタＴ２５のソースは、デプレツシコン型トランジ
スタＴ２６のドレインと接続する回路点Ｎ２３もＶ、レ
ベルまで上がる。トランジスタＴ２６のソース及びゲー
トは、電圧変換用トランジスタＴ２９のゲートとトラン
ジスタＴ２７のドレインに接続し、この接続点を回路点
Ｎ２４とする。上記制御回路は外部電源端子Ｖ、と基準
電圧発生回路のｖｒｅｆ間で動作する反転増幅回路にな
っており、その出力である回路点Ｎ２４からは、前記内
部電源端子電圧■１．と前記基準電圧■、。ｆの高低に
応じた電圧が出力される。基準電圧発生回路の出力ｖｒ
ｅｆは、デプレーション型トランジスタＴ２１と同タイ
プのトランジスタＴ２２で構成されている。従来の回路
は、ポリシリコンを用いて抵抗を形成していたが本回路
は、トランジスタのチャネル長で基準レベルを発生させ
るトランジスタ（ヒによりパターン面積を小さくするメ
リットがある。

電圧変換用トランジスタＴ２９のソースはトランジスタ
Ｔ３０のドレインと接続し、回路点Ｎ２６とする。トラ
ンジスタＴ３０のゲートに入力する信号ｌＮ２２は、プ
ログラム時には、外部電源電圧（Ｖ、）よりも高い昇圧
電位となり回路点Ｎ２６は、内部電源電圧（Ｖ、、）と
ほぼ等しくなる。新婦ｌＮ２２はリード時にはＯＶとな
り、貫通電流をなくす。

また微細化による酸化膜破壊に対しては、トランジスタ
のゲート及びドレイン、ソースの電位差を少なくし、電
界を弱めている。具体的にいうと、入力信号ｌＮ２１は
リード時に従来はＯＶにしていたが、本回路においては
、Ｖｃレベル（例えば５Ｖ）とし、ドレイン側に接続す
る外部電源電圧（■、）との電位差を少なくしている。

第２３図は本発明の池の実施例であり、外部電源端子（
■、）をドレインに持ち、プログラム時に前記Ｖ、か、
これよりも高い昇圧電位となり、リード時にＶｃレベル
（例えば５Ｖ）となる入力信号ｌＮ２１をゲートに持つ
デプレッション型トランジスタＴ２８とソース端子が異
なるトランジスタＴ２５が存在し、前記トランジスタＴ
２８のソース側とトランジスタＴ２５のソース側にそれ
ぞれデプレッション型トランジスタＴ３１と７３２を接
続し、そのゲートにはプログラム時に前記Ｖ、か、これ
よりも高い昇圧電位となりリード時に０Ｖとなる信号ｌ
Ｎ２２が入力する。また前記トランジスタＴ３１とトラ
ンジスタＴ３２のそれぞれのソースは、電圧変換用トラ
ンジスタＴ２９のドレインと制卸トランジスタＴ３６の
ドレインに接続される。

本回路の特徴は、デプレッション型トランジスタを用い
ることにより、信号ｌＮ２１．ｌＮ２２を昇圧しなくて
もよいようにしている。この例でらドレインとゲートの
電位差を小さくすることによって電界を弱くし、酸化膜
か薄くなったとしても、破壊を起こさない回路となって
いる。

第２４図は本発明の更に池の実施例で、信号Ｉ　Ｎ　２
１　＋　　Ｉ　Ｎ　２２を出力するための回路である。

＜Ｈ＞はＶ２より作られる昇圧された信号らしくはＶｐ
をそのまま用いる。この回路においては、データ書き込
み時Ｈが“Ｏ′′になり、ｌＮ２１゜ｌＮ２２には、＜
Ｈ＞がそのまま出力され、それ以外の時はＨは“１”で
ＭＯＳＦＥＴ　　Ｔ３３かオンし、ｌＮ２２は０Ｖ、ｌ
Ｎ２１はＶｃよりトランジスタＴ３８のしきい値電圧分
たけ低い値になる。このため例えば第２４図においては
Ｔ３８のドレインとゲートはＶｐと■。−■ｔｈ３８の
電位差となり従来のゲートが０Ｖの時と比べると■。

−ｖｔｈ３８の分だけ電界が弱くなる。＜Ｈ＞が高電圧
であってもトランジスタＴ３７のゲーｌ−とドレインも
＜Ｈ＞と”　　−ｖｔｈ３８の電位差となり、またＭＯ
ＳＦＥＴ　　Ｔ３４もＶ　ｃ　ト＜　Ｈ＞　ノミ位差し
かかからず、この第２４図の回路においてもゲートとド
レイン間の電界は弱められている。

以上説明したようにこの第２２図、第２４図の実施例に
よれば、外部から供給される電源電圧か固定されている
という条件下で素子の微細化か図られな場合でも素子の
酸化膜破壊が起きず高い信頌性を持った半導体集積回路
が提供できる。

第２５図に本発明の更に池の実施例を示す、この実施例
は、書き込むべきデータの状態によって、出力状態が異
なる書き込み制御信号発生回路２０１〜２０１　、及び
前記書き込み制御信号ｎ発生回路の出力を受けて、不揮発性半導体メモリセルに
データを書き込む為の書き込み電圧を発生する書き込み
負荷回路２０２１〜２０２．、及び不揮発性メモリセル
アレイ２０３のデータ線を選択する為の第１次より第Ｘ
次の多段構成されたカラム選択回路２０４〜２０４　．
２０５１〜ｘ２０５　、及び前記カラム選択回路を選択制御する第１
次から第Ｘ次までの選択信号発生回路２０６〜２０６　
．２０６　〜２０６．、及び、１１　　　　　ＩＩ　　
　　　Ｘ１不揮発性半導体メモリセルのドレインが共通接続された
データ線に対して所定の書き込み電圧を供給する為のス
イッチ回路２０７１〜２０７．及び前記カラム選択回路
及び前記スイッチ回路の基盤電位を書き込み時と、非書
き込み時で、異なった所定の電位を発生する基盤電位発
生回路２０８、及び、前記カラム選択回路の入力を書き
込み時以外の時に電位を放電する為の放電回路２０９１
、〜２０９　．２０９Ｘ１〜２０９ｘｏによって構成さ
れｎる書き込み回路を有し、次のことが特徴である。

書き込み制御信号発生回路２０１１の出力１及び１′が
共に高電圧（例えば１５Ｖ程度）で、書き込み制御信号
発生回路２０１ｎの出力ｎが電源電圧（例えば５Ｖ）で
、ｎ′が接地電圧（例えばＯＶ）であり、前記第１次選
択信号発生回路群のうち選択信号発生器２０６１１のみ
が選択され、それ以外の第１次選択伐号発生回路群中の
選択信号発生器が非選択状態で、その代表を選択信号発
生器２０６□とする時、選択信号発生器２０６１１の出
力＠１１の電位は電源電圧（例えば５Ｖ）に、選択信号
発生器２０６１の出力端ｍは高電圧（例えば１５Ｖ程度
）となる。書き込み制御５１信号発生器の出力１及び１
′が共に高電圧であり−その出力に＃Ｉ御される書き込
みＪｊ′Ｒ回路２Ｑ２１の出力Ｙ１は高電位（例えばＩ
ＩＶ程度）となる。又、第１次カラム選択回路２０４１
において、第１次カラム号発生回路によって、選択され
ている選択信号発生器２０６．１の出力１１か、そのゲ
ートに供給されるＰチャネルエンハンスメント型（以下
ＰＥ型と称す）トランジスタ２１１の出力ＩＹ１１は高
電圧（ρＪえば９Ｖ）であり、非選択である選択信号ｍ
が、そのゲートに供給されるＰＥ型トランジスタ２１２
の出力端Ｙ１ｍはフローティングとなる。書き込み制御
信号発生回路２０１ｏの出力ｎ及びｎ′が供給される書
き込み負荷回路２０２　の出力端Ｙｎは、フローティン
グとなり、電圧は印加されない。

以上述べた如く、そのドレインに高電圧が印加される回
路において、強電界による素子の破線、劣化、誤動作を
防ぐ為に、例えば素子２１１のゲートを選択時５Ｖ（従
来はＯＶ）とし、ゲート信号の出力状態を所定の電圧を
持つ振幅にする事により、素子のゲートとドレインに印
加される電界を軽減させ、安定した回路を設定する事が
出来るようにしたものである。

第２６図は第２５図の書き込み制御信号発生回路２０１
と書き込み負荷回路２０２の具体例である。この回路は
、第１０図のものと等価であり、第１０図のｓｗｉ、ｓ
ｗ２がそれぞれ＜Ｈ＞Ｖ　ｐ　／　Ｖ　ｃに対応する。

第２７図（ａ）、　ｆｂ）は第２６図の信号波形図であ
る。

第２８図に本発明の更に他の実施例を示す。この実施例
は、書き込むべきデータの状態によって、出力状態が異
なる書き込み制御信号発生回路２０１１〜２０１ｏ、及
びその出力を受けて、不揮発性半導体メモリ素子にデー
タを書き込む為の所定の書き込み電圧を発生する書き込
み負荷回路２０２１〜２０２ｏ、及びセルアレイ２０３
にデータを書き込む不揮発性メモリセルＭＣを選択する
為の、第１次より第Ｘ次の多段構成されたカラム選択回
路２０４　〜２０４　．２０５１〜ｘ２０５、、及び、第１次より第Ｘ次までの選択信号発生
回路２０６〜２０６　．２０６８１〜２０６、のそれぞ
れの出力を受けて書き込み制御信号発生回路例えば２０
１１の出力１及びこの出力例えば１をゲート入力とする
トランジスタ、例えば２２０で変調（制御）された次段
への選択信号によって制御される信号をカラム選択回路
の選択信号と成す選択信号変調回路２２１１〜２２１．
　。

２２２１〜２２２８に・よって構成される書き込み回路
を有し、また次の特徴がある。

書き込み制御信号１及び１′が高電圧（例えば１５Ｖ程
度）で、又書き込み制御信号ｎがｔＲ電圧（例えば５Ｖ
）で、ｎ′が接地電圧（例えば０Ｖ）に書き込み信号が
出力され、第１次カラム号発生回路群のうち、例えば選
択信号発生器２０６１１が選択され、それ以外の第１次
カラム号が全て非選択状態で、その代表を選択信号発生
器２０６゜とすると、選択信号発生器２０６１１の出力
端１１及び１１′が共に高電圧（例えば１５Ｖ程度）の
選択状態にあり、選択信号発生器２０６１．の出力ｍが
、電源電圧（例えば５Ｖ）で、ｍ′が接地電圧（例えば
ＯＶ）の非選択状態である時、第１次カラム選択回路群
を構成するＮチャネル・エンハンスメント型（以下ＮＥ
型と称す）トランジスタのうち１２３（抵抗用）及び１
２４（スイッチ用）のＮＥ型トランジスタのゲートに入
力される第１次カラム号変調回路の出力１１１及び１１
１′が、前記選択信号発生器２０６１１の出力及び、前
記書き込み制御信号発生回路２０１１の出力１を受けて
、共に高電圧（例えば１５Ｖ程度）となり、前記書き込
み制御信号１及び１′を受けて、書き込み負荷口＃１２
０２１の出力端Ｙｌｌが高電位（０１えば１１■程度）
である為、前記、第１次カラム選択回路１の出力の１つ
であるＮＥ型トランジスタ１２４のソースであるＹ　１
１１２が高電位（例えば１０ｖ程度）となる、又、前記
第１次カラム選択回路群を構成するＮＥ型トランジスタ
のうち１２５及び１２６のＮＥ型トランジスタのゲート
に入力される第１次カラム号変調回路２２１１の出力ｍ
１及びｍｌ”が、前記選択信号発生器２０６１の出力ｍ
１．ｍ１′及び前記書き込み制御信号発生回路２０１．
の出力１を受けて、ＮＥ型トランジスタ１２５のゲート
端子ｍ１が電源電圧（例えば５Ｖ）で、ｍｌ′が接地電
圧（例えばＯＶ）となり前記書き込み負荷回路１の出力
端Ｙｌｌが高電位（例えば１１Ｖ程度）であっても、前
記第１次カラム選択回路２０４１を構成する、ＮＥ型ト
ランジスタ１２５のゲートとドレインの電界は弱められ
る。このトランジスタ１２５のソース端Ｙ　１１　ｍは
所定の電圧（例えば３Ｖ程度）となり、ゲートがＯＶの
トランジスタ１２６のドレインとゲートの電界はさらに
弱められ、前記第１次カラム選択回路２０４１の出力の
１つであるＮチャネルトランジスタ１２６のソースであ
るＹｌ　１ｍ２が接地電圧（例えばＯＶ）となる、又、
書き込み制御信号発生回路２０１ｎの出力ｎか電源電圧
（例えば５Ｖ）でｎ′が接地電圧く例えばＯＶ）である
時には、それらの書き込み制御信号発生回路２０１．の
出力を受けて、書き込み負荷回路の出力であるＹｎｌの
出力は、接地電圧（例えばＯＶ）であり、又書き込み制
ｆｊｒＪＩ′Ｓ号発生回路の出力ｎが、電源電圧（例え
ば５Ｖ）である為、選択状態にある１１及び１１′の電
位が高電圧であるにもかかわらず、第１次カラム号変調
回路群２２１　の出力１１ｎは所定の電圧（例えば６Ｖ
）程度であり、１１１′は所定の電圧（例えば７Ｖ）と
なり、書き込みを行なわない時のゲートとチャネル間の
電界も弱く出来る９選択信号発生器２０６　の出力ｍ及
びｍ′を受けて、第１次選択信号変調回路の出力ｍｎは
所定の電圧（例えば２Ｖ程度）　ｍ　ｎ　′は接地電圧
（例えば、ＯＶＩとなり、第１次カラム選択回路の出力
である、Ｙｎｌ２．Ｙｎｍ２等は全て接地電圧となるゆ
以上の様に、トランジスタのドレインに高電圧か印加さ
れうる回路において、強電界より素子を破壊、劣化、誤
動作より保護する為、そのドレインにゲートを所定の電
圧（例えば５Ｖ）でバイアスされた素子を挿入する事で
、強電界を軽減し、安定した回路を設定する事が出来る
手段である。

第２９図は書き込み制御信号発生回路２０１と書き込み
負荷回路２０２の具体例である。この回路は、第２６図
に示したものと同じものである。

第３０図（ａ）、　（ｂ）は第２９図の信号波形図であ
る。

第１１図は第２６図、第２９図の書き込み選択信号発生
器例えば２０６１１の具体例である。

２４１はデコーダ部分、回路２４２は書き込み信号発生
器出力１１．１１’を発生する部分である。

［発明の効果］以上説明した如く本発明によれば、書き込み用負荷トラ
ンジスタのドレインでのブレークダウン電圧が高まり、
また集積回路の微細化が図られた博合でも、ゲート絶縁
膜の破壊が生じにくくなり、信頼性の向上が図れるもの
である。

【図面の簡単な説明】

第１図ないし第１０図は本発明の各実施例の回路図、第
１１図は後述の実施例の選択信号発生回路図、第１２図
ないし第１７図は本発明の他の各実施例の回路図、第１
８図及び第１９図は第１７図の信号波形図、第２０図な
いし第２６図は本発明の池の各実施例の回路図、第２７
図は第２５図の回路の信号波形図、第２８図、第２９図
は本発明の更に異なる実施例の回路図、第３０図は第２
８図の回路の信号波形図、第３１図、第３２図は従来例
の回路図、第３３図、第３４図は同回路の信号波形図、
第３５図、第３６図は池の従来例の回路図、第３７図は
同回路の信号波形図、第３８図は更に他の従来例の回路
図である。２１・・・スイッチング用負荷トランジスタ、２　・・
・抵抗用負荷トランジスタ、Ｖｃ・・・集積回路電源、
■、・・・プログラム用電源、ＳＷ・・・昇圧電源、Ｃ
１・・・キャパシタ、Ｔｌｌ、Ｔ１３・・・保護用トラ
ンジスタ、Ｔ９・・・電圧変換用トランジスタ、２０１
１〜２０１．・・・書き込み制御信号発生回路、２０２
１〜２０２ｏ・・・書き込み負荷回路、２０３・・・メ
モリセルアレイ、２０４１〜２０５ｘ・・・カラム選択
回路、２０６１１〜２０６．・・・選択信号発生器。出願人代理人　弁理士　鈴江武彦第第図図第図第図第図（ａ）第図（ｂ）第図第２０図第図第２３図第２２図＜Ｈ＞第２４図第２６図第２９図第３１図（ａ）第図第３２図（ｂ）第３３図１Ｎ２第３４図５．０　（ｖ）

Claims

【特許請求の範囲】

（１）メモリセルと、このメモリセルとプログラム用電
源との間に直列に接続された第１、第２のプログラム用
負荷トランジスタと、前記プログラム用電源よりも高い
昇圧電圧を出力する昇圧手段と、プログラムデータが第
１の論理値の時は前記第１、第２のプログラム用負荷ト
ランジスタのゲートに前記昇圧電圧を印加し、プログラ
ムデータが第２の論理値の時は前記第１のプログラム用
負荷トランジスタのゲートには略０Ｖ、前記第２の負荷
トランジスタのゲートには、前記プログラム用電源より
値が小さく０Ｖよりも大きい中間電圧を印加する制御回
路を具備したことを特徴とする半導体集積回路。
（２）前記制御回路は、前記昇圧手段の出力が入力され
、電源から接地にいたる直流バスをカットオフする手段
を具備したことを特徴とする請求項１に記載の半導体集
積回路。
（３）前記制御回路は、前記昇圧手段の出力が入力され
、電源から接地にいたる直流バスをカットオフする手段
を具備したことを特徴とする請求項１に記載の半導体集
積回路。
（４）メモリセルと、このメモリセルとプログラム用電
源との間に直列に接続された第１、第２のプログラム用
負荷トランジスタと、プログラムデータが第１の論理値
の時は前記第１、第２のプログラム用負荷トランジスタ
のゲートにプログラム用電源電圧を印加し、プログラム
データが第２の論理値の時は前記第１のプログラム用負
荷トランジスタのゲートには０Ｖ、前記第２の負荷トラ
ンジスタのゲートには、前記プログラム用電源より値が
小さく０Ｖよりも大きい中間電圧を印加する制御回路を
具備したことを特徴とする半導体集積回路。
（５）一端に発振器の出力が接続され、他端に第１の回
路点が接続されたキャパシタ（例えばＣ１）と、ソース
が前記第１の回路点に接続され、ゲート及びドレインが
第２の回路点に接続されたトランジスタ（例えばＴ４）
と、ゲート及びドレインが前記第１の回路点に接続され
、ソースが第３の回路点に接続されたトランジスタ（例
えばＴ５）と、ソースが前記第２の回路点に接続され、
ゲートが前記第３の回路点に接続され、ドレインが第４
の回路点に接続されたトランジスタ（例えばＴ１）と、
ソースが前記第４の回路点に接続され、ドレインが外部
電圧電源に接続され、ゲートに、プログラム時には、前
記外部高圧電源よりも高い昇圧レベル、リード時には、
前記外部高圧電源より低く０［Ｖ］よりも高い中間の電
圧を供給されるトランジスタ（例えばＴ１３）を具備し
たことを特徴とする半導体集積回路。
（６）第１の電源電圧（例えばＶ＿ｐ＿ｐ）が与えられ
る供給端と、データプログラムのため、この第１の電源
電圧よりも高い電圧（例えばＶ＿ｐ）を供給する第２の
電源電圧供給端と、基準電圧（例えばＶ＿Ｒ＿Ｅ＿Ｆ）
を出力する手段と、電流通路の一端が前記第２の電源電
圧供給端側に結合される電圧変換用のトランジスタ（例
えばＴ２９）と、このトランジスタの電流通路の他端に
おける電圧および上記基準電圧が供給され、これら両電
圧の高低に応じた電圧を発生し、この電圧を上記トラン
ジスタのゲートに供給する制御手段（Ｔ２７等）を具備
し、上記トランジスタの電流通路の他端から上記第２の
電源電圧よりも低い一定の第１の電源電圧を得るように
した回路において、上記トランジスタの電流通路の一端
と前記第２の電源電圧供給端との間には、更に保護用の
トランジスタ（例えばＴ２８）の電流通路が接続され、
この保護用のトランジスタのゲートに接地電位より高い
第１のレベルと前記第２の電源電圧よりも電位の高い第
２のレベルの電位を供給するゲート電圧印加手段を接続
したことを特徴とする半導体集積回路。
（７）前記制御手段は、前記第２の電源電圧供給端と前
記基準電圧の出力端との間に各電流通路が直列接続され
た第１、第２の負荷トランジスタ（例えばＴ２５、Ｔ３
２）および駆動トランジスタ（例えばＴ２７）を備え、
前記駆動トランジスタのゲートは、前記電圧変換用トラ
ンジスタの電流通路の前記第１の電源電圧を得る一端に
接続され、かつ前記負荷トランジスタおよび駆動トラン
ジスタの直列接続点は、前記電圧変換用トランジスタの
ゲートに結合されることを特徴とする請求項６に記載の
半導体集積回路。
（８）書き込むべきデータの状態によって出力状態が異
なる制御信号発生回路と、この回路の出力を受けて不揮
発性メモリセルにデータを書き込むための書き込み電圧
を発生する書き込み負荷回路と、不揮発性メモリセルア
レイのデータ線を選択するためのカラム選択回路と、こ
のカラム選択回路を選択制御する選択信号発生回路と、
前記カラム選択回路の入力を、データ書き込み時以外の
時に放電する放電回路と、前記選択信号発生回路で選択
されたカラム選択ラインを、０Ｖより高くかつプログラ
ム電源電圧の昇圧電位より低い電圧とする手段とを具備
したことを特徴とする半導体集積回路。
（９）書き込むべきデータの状態によって出力状態が異
なる制御信号発生回路と、この回路の出力を受けて不揮
発性メモリセルにデータを書き込むための書き込み電圧
を発生する書き込み負荷回路と、不揮発性メモリセルア
レイのデータ線を選択するためのカラム選択回路と、こ
のカラム選択回路を選択制御する選択信号発生回路とを
具備し、前記カラム選択回路は、前記書き込み負荷回路
の出力端と前記各データ線との間にそれぞれ第１、第２
のトランジスタを直列介挿してなり、前記選択信号発生
回路により、第１のトランジスタを保護素子として、第
２のトランジスタを選択スイツチング素子として動作さ
せることを特徴とする半導体集積回路。
（１０）回路点と、この回路点と電源との間に直列に接
続された第１、第２のトランジスタと、データが第１の
論理値の時は前記第１、第２のトランジスタのゲートに
前記電源電圧を供給し、データが第２の論理値の時は前
記第１のトランジスタのゲートには０Ｖ、前記第２の負
荷トランジスタのゲートには、前記電源より値が小さく
０Ｖよりも大きい中間電圧を印加する制御回路を具備し
たことを特徴とする半導体集積回路。