JP4890940B2

JP4890940B2 - 昇降圧スイッチングレギュレータ及びその制御方法

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Application number: JP2006142755A
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Inventors: 伸也清水
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Filing date: 2006-05-23
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Description

本発明は、携帯電話などに用いる送信アンプ用電源に関し、特に送信アンプの出力に応じて電源電圧を可変するようにした昇降圧スイッチングレギュレータ及びその制御方法に関する。

携帯電話などに用いられている送信アンプは、出力信号のダイナミックレンジが広いため、効率よく駆動させるためには、送信アンプの出力レベルに応じて送信アンプの電源電圧を変化させる方式が用いられている。

図５は、昇降圧スイッチングレギュレータの従来例を示すブロック図である。
同図に示すブロック図は、送信アンプの電源として昇降圧スイッチングレギュレータを用い、送信アンプの出力レベルに応じて変化する制御電圧Ｖｓを入力して昇降圧スイッチングレギュレータの出力電圧Ｖoutを入力電圧Ｖinより低い電圧から高い電圧まで制御可能にした電源回路である。

昇降圧スイッチングレギュレータ１０は、基準電圧Ｖref、誤差増幅回路（ＥＡＭＰ）１１、１００％DUTY保護回路１３、降圧制御回路１４、降圧ドライブ回路１５、降圧用スイッチングトランジスタＭ１、降圧用整流トランジスタＭ２、昇圧制御回路１７、昇圧ドライブ回路１８、昇圧用スイッチングトランジスタＭ３、昇圧用整流トランジスタＭ４、インダクタＬ１、帰還抵抗Ｒ１１、及び帰還抵抗Ｒ１２で構成され、制御電圧Ｖｓが入力されている。

制御電圧Ｖｓは、抵抗Ｒ１２の一端（図では左端）とアースとの間に印加されている。
誤差増幅回路１１の反転入力には出力電圧Ｖoutを抵抗Ｒ１１、Ｒ１２で帰還した電圧が印加され、非反転入力には基準電圧Ｖrefが印加されている。誤差増幅回路（ＥＡＭＰ）１１の出力は降圧制御回路１４及び昇圧制御回路１７に入力されている。
また、昇圧制御回路１７には１００％DUTYの発生を保護するために１００％DUTY保護回路１３の出力も入力されている。
さらに、降圧制御回路１４には降圧時にＰＷＭ（Pulse Width Modulation：パルス幅変調）制御を行うための降圧用三角波D_TRIWAVが入力され、昇圧制御回路１７には昇圧時にＰＷＭ制御を行うための昇圧用三角波U_TRIWAVが入力されている。降圧制御回路１４の出力は、降圧ドライブ回路１５を介して、ＰＭＯＳトランジスタで構成されている降圧用スイッチングトランジスタＭ１のゲート電圧と、ＮＭＯＳトランジスタで構成されている降圧用整流トランジスタＭ２のゲート電圧とを制御する。

また、昇圧制御回路１７の出力は昇圧ドライブ回路１８を介して、ＮＭＯＳトランジスタで構成されている昇圧用スイッチングトランジスタＭ３のゲート電圧とＰＭＯＳトランジスタで構成されている昇圧用整流トランジスタＭ４のゲート電圧とを制御する。この昇圧制御回路１７の出力電圧Ｖoutは(式１)で表される。
Ｖout＝Ｖref(１＋Ｒ１１／Ｒ１２)−Ｖｓ×Ｒ１１／Ｒ１２・・・・・・(式１)

(式１)から、制御電圧Ｖｓが０Ｖの場合は、一般的な昇降圧スイッチングレギュレータの場合と同じ出力電圧であるが、制御電圧Ｖｓが印加されると、制御電圧Ｖｓの上昇に応じて出力電圧Ｖoutが低下することが分かる。
また、特許文献１では、昇圧回路コンバータと応答性の速い降圧素子を組み合わせることで、制御レンジが広く応答性の速い電源回路を実現している。
特開２００４−２６０５０９号公報

しかしながら、従来の昇降圧スイッチングレギュレータを用いる方法では、出力電圧Ｖoutを低電圧から高電圧に急速に上昇させようとして、制御電圧Ｖｓを急速に下げると、応答遅れのため、誤差増幅回路１１の反転入力と非反転入力との間の電圧差が大きくなり、誤差増幅回路１１の出力が上昇し、出力電圧Ｖoutが入力電圧Ｖinより低い場合でも、昇圧回路が作動してしまう。

昇圧回路は、インダクタＬＸにエネルギーを蓄える際にＧＮＤ側に電流を流すため、降圧回路に比べ損失が大きい。さらに、インダクタＬＸにエネルギーを蓄える工程では、出力端子Ｖoutに電力は供給されないため降圧動作に比べ応答速度が遅いので、出力電圧Ｖoutの立ち上り時間が遅くなるという問題がある。

特許文献１では、応答特性を改善するために、一旦昇圧した電圧を応答性の速い降圧素子、たとえばレギュレータなどを用いて電圧を下げているため、応答性は改善されているが、電源効率は改善されていない。

そこで、本発明は、上述した実情を考慮してなされたものであって、応答速度が速く電源効率の高い昇降圧スイッチングレギュレータ及びその制御方法を提供することを目的とする。

上記課題を解決するために、請求項１記載の発明は、入力電圧より低い電圧を出力する降圧回路と、前記入力電圧より高い電圧を出力する昇圧回路と、制御電圧に基づいて前記降圧回路および前記昇圧回路に差電圧を出力する誤差増幅器を備え、該差電圧に応じていずれか一方が作動する昇降圧スイッチングレギュレータであって、該誤差増幅器の入力ラインと出力電圧の帰還ラインとが抵抗を介して接続され、該抵抗の出力電圧側に接続され、前記出力電圧を検出する出力電圧検出回路を備え、該出力電圧検出回路は、前記出力電圧が前記入力電圧より低い第１電圧に達するまでは、前記昇圧回路の作動を禁止する信号を前記昇圧回路に出力することを特徴とする。

請求項２記載の発明は、請求項１記載の発明において、出力電圧検出回路は、前記出力電圧が、前記第１電圧より低い第２電圧まで低下した場合に、前記昇圧回路の作動を禁止することを特徴とする。

請求項３記載の発明は、請求項１記載の発明において、前記降圧回路は、降圧用スイッチングトランジスタを制御するための降圧制御回路と、前記昇降圧スイッチングレギュレータの出力電流を検出する電流検出回路とを備え、該電流検出回路は、前記昇降圧スイッチングレギュレータの出力電流が所定の電流値を越えた場合は、前記降圧用スイッチングトランジスタをオフすることを特徴とする。

請求項４記載の発明は、請求項３記載の発明において、電流検出回路は、前記降圧用スイッチングトランジスタのオフ状態を所定の周期毎に解除することを特徴とする。

請求項５記載の発明は、請求項１または２記載の発明において、前記電流検出回路は、遅延回路を備え、前記制御手段は、前記出力電圧が前記第１電圧または第２電圧に達した場合に、前記遅延回路で生成された遅延時間分だけ遅らせて出力信号を生成することを特徴とする。

請求項６記載の発明は、制御電圧に基づいて前記降圧回路および前記昇圧回路に差電圧を出力する誤差増幅器を備え、該差電圧値に応じていずれか一方が作動させ、入力電圧より低い電圧から高い電圧まで変更する昇降圧スイッチングレギュレータの制御方法において、前記誤差増幅器の入力ラインと出力電圧の帰還ラインとが抵抗を介して接続され、該抵抗の出力電圧側に接続され前記出力電圧を検出する出力電圧検出回路を前記抵抗の出力電圧側に接続し、前記出力電圧が前記入力電圧より低い第１電圧に達するまでは、昇圧動作を禁止することを特徴とする。

請求項７記載の発明は、請求項６記載の発明において、前記出力電圧が、前記第１電圧より低い第２電圧まで低下した場合に、昇圧動作を禁止することを特徴とする。

請求項８記載の発明は、請求項６記載の発明において、昇降圧スイッチングレギュレータの出力電流を検出し、前記昇降圧スイッチングレギュレータの出力電流が所定の電流値を越えた場合は、降圧用スイッチングトランジスタをオフすることを特徴とする。

請求項９記載の発明は、請求項８記載の発明において、前記降圧用スイッチングトランジスタのオフ状態を所定の周期毎に解除することを特徴とする。

請求項１０記載の発明は、請求項６または７記載の発明において、前記出力電圧が前記第１電圧または前記第２電圧に達した場合に、遅延時間分だけ遅らせて出力信号を生成することを特徴とする。

本発明によれば、電源投入時や、制御電圧によって低電圧から高電圧に変化する際に、出力電圧が入力電圧に近い第１電圧までは、昇圧回路の動作を禁止することによって、降圧回路を強制的に作動させ、目標電圧に達するまの時間を高速にすることができ、しかも電源効率を向上させることが可能となる。

本発明に係る昇降圧スイッチングレギュレータの一実施の形態は、入力電圧より低い電圧を出力する降圧回路と、入力電圧より高い電圧を出力する昇圧回路と、制御電圧に応じて出力電圧を変更する制御手段とを有する昇降圧スイッチングレギュレータにおいて、出力電圧を検出する出力電圧検出回路を備え、制御手段は、出力電圧が入力電圧より低い第１電圧に達するまでは、昇圧回路の作動を禁止することを特徴とする。

上記構成によれば、出力電圧が入力電圧より低い第１電圧に達するまでは応答速度の速い降圧回路が作動するようになり、電源の立ち上り部分の応答速度を速くすることが可能となる。この結果、応答速度が速く電源効率の高い昇降圧スイッチングレギュレータが得られる。

本発明に係る昇降圧スイッチングレギュレータの他の実施の形態は、上記構成に加え、制御手段は、出力電圧が、第１電圧より低い第２電圧まで低下した場合に、昇圧回路の作動を禁止することを特徴とする。

上記構成によれば、出力電圧が、第１電圧より低い第２電圧まで低下した場合に、昇圧回路の作動を禁止するようにして、昇圧動作の切換え電圧にヒステリシスを設けたので、チャタリング動作の無い安定した動作が可能となる。この結果、応答速度が速く電源効率の高い昇降圧スイッチングレギュレータが得られる。

本発明に係る昇降圧スイッチングレギュレータの他の実施の形態は、上記構成に加え、降圧回路は、降圧用スイッチングトランジスタを制御するための降圧制御回路と、昇降圧スイッチングレギュレータの出力電流を検出する電流検出回路とを備え、制御手段は、昇降圧スイッチングレギュレータの出力電流が所定の電流値を越えた場合は、降圧用スイッチングトランジスタをオフすることを特徴とする。

上記構成によれば、昇降圧スイッチングレギュレータの出力電流が所定の電流値を越えた場合は、降圧用スイッチングトランジスタをオフすることにより、電源効率が向上する。

本発明に係る昇降圧スイッチングレギュレータの他の実施の形態は、上記構成に加え、制御手段は、降圧用スイッチングトランジスタのオフ状態を所定の周期（例えば、昇降圧スイッチングレギュレータのスイッチング周期）毎に解除することを特徴とする。

上記構成によれば、降圧用スイッチングトランジスタのオフ状態を所定の周期（昇降圧スイッチングレギュレータのスイッチング周期）毎に解除することにより、降圧用スイッチングトランジスタが保護され、しかも高速な立ち上りを実現することができる。

本発明に係る昇降圧スイッチングレギュレータの他の実施の形態は、上記構成に加え、出力電圧検出回路は、遅延回路を備え、制御手段は、出力電圧が第１電圧または第２電圧に達した場合に、遅延回路で生成された遅延時間分だけ遅らせて出力信号を生成することを特徴とする。

上記構成によれば、出力電圧が第１電圧または第２電圧に達した場合に、遅延回路で生成された遅延時間分だけ遅らせて出力信号を生成することにより、さらに安定した動作が可能となる。

本発明に係る昇降圧スイッチングレギュレータの制御方法の一実施の形態は、制御電圧に応じて、入力電圧より低い電圧から高い電圧まで変更する昇降圧スイッチングレギュレータの制御方法において、出力電圧が入力電圧より低い第１電圧に達するまでは、昇圧動作を禁止することを特徴とする。

本発明に係る昇降圧スイッチングレギュレータの制御方法の他の実施の形態は、上記構成に加え、出力電圧が、第１電圧より低い第２電圧まで低下した場合に、昇圧動作を禁止することを特徴とする。

上記構成によれば、出力電圧が、第１電圧より低い第２電圧まで低下した場合に、昇圧動作を禁止することにより、昇圧動作の切換え電圧にヒステリシスを設けたことになるので、チャタリング動作の無い安定した動作が可能となる。

本発明に係る昇降圧スイッチングレギュレータの制御方法の他の実施の形態は、上記構成に加え、昇降圧スイッチングレギュレータの出力電流を検出し、昇降圧スイッチングレギュレータの出力電流が所定の電流値を越えた場合は、降圧用スイッチングトランジスタをオフすることを特徴とする。

上記構成によれば、昇降圧スイッチングレギュレータの出力電流が所定の電流値を越えた場合は、降圧用スイッチングトランジスタをオフすることにより、電源効率が高くなる。

本発明に係る昇降圧スイッチングレギュレータの制御方法の他の実施の形態は、上記構成に加え、降圧用スイッチングトランジスタのオフ状態を所定の周期（例えば、昇降圧スイッチングレギュレータのスイッチング周期）毎に解除することを特徴とする。

上記構成によれば、降圧用スイッチングトランジスタのオフ状態を所定の周期（昇降圧スイッチングレギュレータのスイッチング周期）毎に解除することにより、電源効率が向上する。

本発明に係る昇降圧スイッチングレギュレータの制御方法の他の実施の形態は、上記構成に加え、出力電圧が第１電圧または第２電圧に達した場合に、遅延時間分だけ遅らせて出力信号を生成することを特徴とする。

上記構成によれば、出力電圧が第１電圧または第２電圧に達した場合に、遅延時間分だけ遅らせて出力信号を生成することにより、さらに安定した動作が可能となる。

なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。

以下、図面を参照して、本発明の一実施例を詳細に説明する。
図１は、本発明に係る昇降圧スイッチングレギュレータの制御方法を適用した昇降圧スイッチングレギュレータの一実施例を示すブロック図である。
昇降圧スイッチングレギュレータ１００は、基準電圧Ｖref、誤差増幅回路１１、電流検出回路１２、１００％DUTY保護回路１３、制御手段としての降圧制御回路１４、降圧回路としての降圧ドライブ回路１５、ＰＭＯＳトランジスタで構成される降圧用スイッチングトランジスタＭ１、ＮＭＯＳトランジスタで構成される降圧用整流トランジスタＭ２、出力電圧検出回路１６、制御手段としての昇圧制御回路１７、昇圧回路としての昇圧ドライブ回路１８、ＮＭＯＳトランジスタで構成される昇圧用スイッチングトランジスタＭ３、ＰＭＯＳトランジスタで構成される昇圧用整流トランジスタＭ４、インダクタＬ１、帰還抵抗Ｒ１１、帰還抵抗Ｒ１２、およびインバータ１９で構成され、制御電圧Ｖｓが入力されている。

図１に示した昇降圧スイッチングレギュレータの図５に示した従来例との相違点は、電流検出回路１２、出力電圧検出回路１６、およびインバータ１９が追加された点である。その点以外は従来例と同様であり、同一の機能ブロック、機能素子には同一の符合が付してある。
従来例と同様の動作は既に背景技術で説明を行っているので、以下では、追加した電流検出回路１２及び出力電圧検出回路１６についてのみ説明を行う。

出力電圧検出回路１６は、出力電圧Ｖoutが入力電圧Ｖinより低い第１電圧まで上昇するまでは昇圧回路１７の動作を禁止する出力信号DETOUTを出力する。また、出力電圧Ｖoutが低下した場合は、第１電圧より低い第２電圧以下まで低下した場合に出力信号DETOUTを出力する。この様子を図４の動作説明図の昇圧回路作動禁止電圧範囲に示す。
図４は、本発明に係る昇降圧スイッチングレギュレータの一実施例の動作説明図である。
図４において、横軸は出力電圧・入力電圧を示しているが、縦軸は無い。同図には後述するように、昇圧回路作動禁止電圧範囲、ヒステリシス電圧、昇圧降圧回路作動範囲、昇圧回路作動範囲、出力電圧制御範囲（Ｖｏｕｔ）が示されている。

図２は、図１に示した昇降圧スイッチングレギュレータに用いられる出力電圧検出回路１６の詳細回路図を示す。
出力電圧検出回路１６は、抵抗Ｒ３１、抵抗Ｒ３２、定電流源Ｉ３１、ＮＭＯＳトランジスタＭ３１、コンパレータ３１、インバータ３２、インバータ３４、インバータ３５、及び遅延回路３３を有する。
抵抗Ｒ３１、Ｒ３２、及び定電流源Ｉ３１は直列接続されており、入力電圧Ｖinとアースとの間に接続されている。
コンパレータ３１の反転入力には抵抗Ｒ３２と定電流源Ｉ３１との交点が接続され、非反転入力には昇降圧スイッチングレギュレータ１０の出力電圧Ｖoutが印加されている。コンパレータ３１の出力はインバータ３２で反転され、遅延回路３３に入力されると共に、ＮＭＯＳトランジスタＭ３１のゲートに接続されている。
ＮＭＯＳトランジスタＭ３１のソース及びドレインは、抵抗Ｒ３２の両端に接続されている。
コンパレータ３１の反転入力の電圧は、入力電圧Ｖinから抵抗Ｒ３１及び抵抗Ｒ３２の電圧降下分だけ低下した電圧となる。出力電圧Ｖoutがこの電圧より低く、コンパレータ３１の出力がローレベルの場合は、この信号がインバータ３２でハイレベルに反転され、ＮＭＯＳトランジスタＭ３１のゲートに印加されるので、ＮＭＯＳトランジスタＭ３１はオンとなり、抵抗Ｒ３２をショートする。このときのコンパレータ３１の反転入力の電圧を第１電圧とする。

出力電圧Ｖoutが第１電圧以上まで上昇するとコンパレータ３１の出力は反転してハイレベルとなる。この信号はインバータ３２でローレベルに反転されるので、ＮＭＯＳトランジスタＭ３１はオフとなる。ＮＭＯＳトランジスタＭ３１がオフになると、コンパレータ３１の反転入力の電圧は入力電圧Ｖinから抵抗Ｒ３１及び抵抗Ｒ３２の直列抵抗の電圧降下となるので前記の第１電圧より低くなる。この電圧を第２電圧とする。
このようにコンパレータ３１が反転する際にヒステリシス電圧（図４参照）を設けたため、コンパレータ３１が反転する際のチャタリングを除去することができる。

コンパレータ３１の出力はインバータ３２を介して遅延回路３３に入力され、所定の時間遅延される。遅延回路３３の出力はインバータ３４でさらに反転され、インバータ回路３５に印加される。
このように遅延回路３３を設けたため、出力電圧検出回路の出力にさらに安定して出力することができるようになる。

インバータ３５の出力DETOUTは、出力電圧Ｖoutが第１電圧に到達するまではハイレベルとなり、第１電圧を超えるとローレベルとなる。また、出力電圧Ｖoutが低下した場合は、第２電圧以下まで低下するまでは、ローレベルを保っている。
昇圧制御回路１７は、出力電圧検出回路１６の出力信号DETOUTがハイレベルの場合は動作を停止し、昇圧用スイッチングトランジスタＭ３をオフにし、昇圧用整流トランジスタＭ４をオンにする。出力信号DETOUTがローレベルの場合は、昇圧制御回路１７の動作禁止を解除するので、出力電圧Ｖoutが入力電圧Ｖin以下の場合は、制御電圧Ｖｓの状況に応じて昇圧制御回路１７か降圧制御回路１４が動作を行う。
さらに出力電圧Ｖoutが入力電圧Ｖin以上になると昇圧制御回路１７だけが作動する。この様子も図４の動作説明図に示す。

なお、図４の動作説明図では実施例として、制御信号Ｖｓによって制御される昇降圧コンバータ１０の出力電圧範囲を０.８Ｖ〜３.８Ｖとし、入力電圧Ｖinを３.２Ｖとし、第１電圧を入力電圧から０.７〜１.０Ｖ低下した電圧としている。
電流検出回路１２は、降圧用スイッチングトランジスタＭ１の電圧降下(信号BULX)を検出して、昇降圧スイッチングレギュレータの出力電流を求めている。この出力電流が所定値を超えた場合は、出力信号LIMITbを降圧制御回路１４に出力して、降圧制御回路１４の動作を禁止する。降圧制御回路１４の動作が停止すると、降圧用スイッチングトランジスタＭ１はオフ、降圧用整流トランジスタＭ２はオンとなる。

図３は、図１に示した昇降圧スイッチングレギュレータに用いられる電流検出回路１２の詳細回路図である。
電流検出回路１２は、抵抗Ｒ２１、定電流源Ｉ２１、コンパレータ２１、インバータ２２、インバータ２６、オア回路２３、ノア回路２４、ナンド回路２５、Ｄタイプ・フリップ・フロップ(以下ＤＦＦとする)２７、ＰＭＯＳトランジスタＭ２１、アンド回路２８、及び遅延回路２９で構成されている。

抵抗Ｒ２１と定電流源Ｉ２１とは直列接続されており、入力電圧Ｖinとアースとの間に接続されている。抵抗Ｒ２１と定電流源Ｉ２１との交点はコンパレータ２１の反転入力に接続され、コンパレータ２１の非反転入力には降圧用スイッチングトランジスタＭ１のドレイン電圧(信号BULX)が印加される。
コンパレータ２１の出力はインバータ２２で反転されオア回路２３の一方の入力に印加されると共に、ＰＭＯＳトランジスタＭ２１を介して入力電圧Ｖinに接続されている。オア回路２３の他方の入力はノア回路２４の出力に接続されている。オア回路２３の出力はナンド回路２５の一方の入力に接続されている。ナンド回路２５の他方の入力には前述した出力電圧検出回路１６の出力信号DETOUTが印加されている。ナンド回路２５の出力は、電流検出回路１２の出力になっており、出力信号LIMITｂを出力すると共に、ノア回路２４の一方の入力と、インバータ２６を介してＤＦＦ２７のリセット入力ＲＢに接続されている。

ノア回路２４の他方の入力はＤＦＦ２７の出力Ｑに接続されている。ＤＦＦ２７のデータ入力Ｄは入力電圧Ｖinに接続され、クロック入力Ｃには、昇降圧スイッチングレギュレータのスイッチング周期と同じクロック信号CLKが入力されている。ＰＭＯＳトランジスタＭ２１のゲートはアンド回路２８の出力に接続され、アンド回路２８の一方の入力には降圧用スイッチングトランジスタＭ１のゲート信号をインバータ１９で反転した信号BUPHSbが接続され、他方の入力には、信号BUPHSbを遅延回路２９で遅延した信号が印加されている。降圧用スイッチングトランジスタＭ１がオフの場合は、ゲート電圧はハイレベルとなるので、信号BUPHSbはローレベルである。この信号はアンド回路２８と遅延回路２９を通ってＰＭＯＳトランジスタＭ２１のゲートに印加されるので、ＰＭＯＳトランジスタＭ２１はオンとなり、コンパレータ３１の出力をハイレベルに固定する。

逆に、降圧用スイッチングトランジスタＭ１がオンの場合は、ＰＭＯＳトランジスタＭ２１はオフとなりコンパレータ３１の動作を解除している。
すなわち、電流検出回路１２は、降圧用スイッチングトランジスタＭ１がオンの場合だけ作動するようにしている。昇降圧スイッチングレギュレータ１０の電源投入直後から出力電圧Ｖoutが目標の出力電圧に設定されるまでの動作を説明する。

電源投入直後で出力電圧Ｖoutが十分低い場合は、前述したように出力信号DETOUTはハイレベルであるから、昇圧制御回路１７の動作は禁止されている。また、実際の出力電圧Ｖoutと目標出力電圧は大きく異なっているため、誤差増幅回路１１の出力電圧は降圧制御回路１４に入力されている降圧用三角波D_TRIWAVの振幅外まで上昇している。
このため、降圧制御回路１４は降圧用スイッチングトランジスタＭ１をオンし続けることになる。この結果、出力電圧Ｖoutは直接入力電圧ＶinからインダクタＬＸを介して出力されるため、電力消費に無駄が無く、しかも高速に出力電圧Ｖoutが上昇する。

目標電圧が第１電圧以下の場合は、降圧回路だけで出力電圧の制御を行う。目標電圧が第１電圧と入力電圧Ｖinとの間にある場合は、出力電圧Ｖoutが第１電圧に達すると、昇圧回路を解除するので昇圧回路が作動するが、目標電圧に達すると降圧回路に制御が戻る。
目標電圧が入力電圧以上の場合は、第１電圧を超えた時点で昇圧回路が作動し、目標電圧まで昇圧回路が作動する。
以上は、電源投入からの動作についての説明であるが、出力電圧Ｖoutが第１電圧より低い電圧から高い電圧に上昇させる場合も同様である。

なお、上記のように出力電圧を急上昇させる場合は、出力端子Ｖoutに接続されている図示しない出力コンデンサなどへの充電で、大電流が流れた場合は、降圧用スイッチングトランジスタＭ１のソース−ドレイン間電圧が大きくなり信号電圧BULXが低下する。信号電圧BULXが電流検出回路１２のコンパレータ２１の反転入力電圧以下になると、コンパレータ２１はローレベルとなるので、この信号がインバータ２２でハイレベルに反転され、オア回路２３、ノア回路２４、ナンド回路２５で構成されたフリップ・フロップ回路をセットする。すると、電流検出回路１２の出力電圧LIMITbがローレベルとなり、降圧制御回路１４の動作を停止させ、降圧用スイッチングトランジスタＭ１をオフ、降圧用整流トランジスタＭ２をオンにする。

しかし、ＤＦＦ２７のクロック入力Ｃにスイッチング周期と同じ周波数のクロックCLKが印加されているので、クロックCLKの１周期毎に、オア回路２３、ノア回路２４、ナンド回路２５で構成されたフリップ・フロップ回路をリセットするので、降圧用スイッチングトランジスタＭ１のオフ状態は、クロックCLKの１周期毎に解除される。

以上のような構成により、出力電圧Ｖoutが低い電圧から入力電圧Ｖinに近い電圧までは、昇圧動作を禁止したことによって、降圧回路を強制的に使用させ、目標電圧に達するまの時間を高速にすることができ、しかも電源効率を向上させることが可能となる。

本発明は、携帯電話などに用いる送信アンプ用電源に利用できる。

本発明に係る昇降圧スイッチングレギュレータの制御方法を適用した昇降圧スイッチングレギュレータの一実施例を示すブロック図である。図１に示した昇降圧スイッチングレギュレータに用いられる出力電圧検出回路１６の詳細回路図である。図１に示した昇降圧スイッチングレギュレータに用いられる電流検出回路１２の詳細回路図である。図４は、本発明に係る昇降圧スイッチングレギュレータの一実施例の動作説明図である。昇降圧スイッチングレギュレータの従来例を示すブロック図である。

符号の説明

１１誤差増幅回路
１２電流検出回路
１３１００％DUTY保護回路
１４降圧制御回路
１５降圧ドライブ回路
１６出力電圧検出回路
１７昇圧制御回路
１８昇圧ドライブ回路
１９インバータ
２１、３１コンパレータ
２９、３３遅延回路
１００昇降圧スイッチングレギュレータ
Ｌ１インダクタ
Ｍ１ＰＭＯＳトランジスタで構成される降圧用スイッチングトランジスタ
Ｍ２ＮＭＯＳトランジスタで構成される降圧用整流トランジスタ
Ｍ３ＮＭＯＳトランジスタで構成される昇圧用スイッチングトランジスタ
Ｍ４ＰＭＯＳトランジスタで構成される昇圧用整流トランジスタ
Ｒ１１、Ｒ１２帰還抵抗

Claims

入力電圧より低い電圧を出力する降圧回路と、前記入力電圧より高い電圧を出力する昇圧回路と、制御電圧に基づいて前記降圧回路および前記昇圧回路に差電圧を出力する誤差増幅器を備え、該差電圧に応じていずれか一方が作動する昇降圧スイッチングレギュレータであって、該誤差増幅器の入力ラインと出力電圧の帰還ラインとが抵抗を介して接続され、該抵抗の出力電圧側に接続され、前記出力電圧を検出する出力電圧検出回路を備え、該出力電圧検出回路は、前記出力電圧が前記入力電圧より低い第１電圧に達するまでは、前記昇圧回路の作動を禁止する信号を前記昇圧回路に出力することを特徴とする昇降圧スイッチングレギュレータ。
請求項１において、
出力電圧検出回路は、前記出力電圧が、前記第１電圧より低い第２電圧まで低下した場合に、前記昇圧回路の作動を禁止することを特徴とする昇降圧スイッチングレギュレータ。
請求項１において、
前記降圧回路は、降圧用スイッチングトランジスタを制御するための降圧制御回路と、前記昇降圧スイッチングレギュレータの出力電流を検出する電流検出回路とを備え、
該電流検出回路は、前記昇降圧スイッチングレギュレータの出力電流が所定の電流値を越えた場合は、前記降圧用スイッチングトランジスタをオフすることを特徴とする昇降圧スイッチングレギュレータ。
請求項３において、
電流検出回路は、前記降圧用スイッチングトランジスタのオフ状態を所定の周期毎に解除することを特徴とする昇降圧スイッチングレギュレータ。
請求項１または２において、
前記電流検出回路は、遅延回路を備え、
前記制御手段は、前記出力電圧が前記第１電圧または第２電圧に達した場合に、前記遅延回路で生成された遅延時間分だけ遅らせて出力信号を生成することを特徴とする昇降圧スイッチングレギュレータ。
制御電圧に基づいて前記降圧回路および前記昇圧回路に差電圧を出力する誤差増幅器を備え、該差電圧値に応じていずれか一方が作動させ、入力電圧より低い電圧から高い電圧まで変更する昇降圧スイッチングレギュレータの制御方法において、
前記誤差増幅器の入力ラインと出力電圧の帰還ラインとが抵抗を介して接続され、該抵抗の出力電圧側に接続され前記出力電圧を検出する出力電圧検出回路を前記抵抗の出力電圧側に接続し、前記出力電圧が前記入力電圧より低い第１電圧に達するまでは、昇圧動作を禁止することを特徴とする昇降圧スイッチングレギュレータの制御方法。
請求項６において、
前記出力電圧が、前記第１電圧より低い第２電圧まで低下した場合に、昇圧動作を禁止することを特徴とする昇降圧スイッチングレギュレータの制御方法。
請求項６において、
昇降圧スイッチングレギュレータの出力電流を検出し、前記昇降圧スイッチングレギュレータの出力電流が所定の電流値を越えた場合は、降圧用スイッチングトランジスタをオフすることを特徴とする昇降圧スイッチングレギュレータの制御方法。
請求項８において、
前記降圧用スイッチングトランジスタのオフ状態を所定の周期毎に解除することを特徴とする昇降圧スイッチングレギュレータの制御方法。
請求項６または７において、
前記出力電圧が前記第１電圧または前記第２電圧に達した場合に、遅延時間分だけ遅らせて出力信号を生成することを特徴とする昇降圧スイッチングレギュレータの制御方法。