JP3777894B2 - Shift register and electronic device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To shift a signal to a post stage without attenuation a level of the output signal and to suppress the variation of characteristics of a transistor. SOLUTION: When a (k)th stage of this shift register is taken as an example, a TFT 21 is turned on by an output signal OUTk-1 of the (k-1)th stage, and outputs a level of the output signal OUTk-1 to wiring capacitors C2, C5. When the output signal OUTk-1 is the high level, electric charges are accumulated in the wiring capacitors C2, C5, and the TFTs 22, 25 are turned on. The TFT 22 is turned on by power source voltage Vdd supplied through a TFT 23 and a TFT 26 is turned off. When a signal CK1 is made the high level, this signal is outputted as an output signal OUTk through a TFT 25. Also, a TFT 27 is turned on by an output signal OUTk+1 of (k+1)th, and discharges the electric charges accumulated in the wiring capacitors C2, C5. In this case, the TFT 26 is turned on, and constant voltage Vss is outputted as the output signal OUTk.

Description

【０００１】
【発明の属する技術分野】
本発明は、撮像素子や表示素子を駆動するためのドライバとして好適なシフトレジスタ、及びこのシフトレジスタを適用した電子装置に関する。
【０００２】
【従来の技術】
マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するためのドライバには、前段からの出力信号を後段に順次シフトしていくシフトレジスタが広く用いられている。このようなシフトレジスタでは、従来、前段からの出力信号を減衰させることなく後段にシフトしていくことは困難であった。
【０００３】
特に近年における撮像素子や表示素子の高精細化の要請により、このようなシフトレジスタの段数も多くしていく必要が生じている。段数が増えることとなると、後ろの方の段での信号の減衰が激しくなってしまうという問題が生じる。このため、従来、このようなシフトレジスタには、各段からの出力信号を所定レベルまで増幅するバッファを設けるのが通常であった。が、バッファを設けることによって、シフトレジスタが大型化してしまうという問題があった。
【０００４】
ところで、このようなシフトレジスタで出力信号を順次シフトさせるために、シフトタイミングに合わせて、各段に設けられた電界効果トランジスタのゲート電極に制御信号を供給していく方法がある。例えば、電界効果トランジスタとしてｎチャネル型のものを使用した場合には、ハイレベルの制御信号がゲート電極に印加される度に、ゲート絶縁膜に電子が注入される。
【０００５】
電界効果トランジスタは、ゲート絶縁膜に注入された電子が電荷として蓄積されることによって、その閾値電圧特性が正方向に移動していくことが実験的に知られている。従って、ゲート電極に制御信号が頻繁に印加されると、ソース電極とドレイン電極との間に電流が流れにくくなり、シフトレジスタに誤動作が生じてしまうという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明は、出力信号のレベルを減衰させることなく後段にシフトしていくことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００７】
本発明は、また、トランジスタの特性変動を抑止することにより信頼性を高くすることができるシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数の段からなり、前記シフトレジスタの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに前記負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とする。
【０００９】
上記シフトレジスタでは、外部から供給される第１または第２の信号のレベルを、各段からの出力信号のレベルとして出力することが可能となる。このため、前の段からの出力信号のレベルを減衰させることなく、順次シフトさせていくことが可能となる。また、第１〜第５のトランジスタがオン／オフ駆動されるのは、当該段の出力信号が所定レベルとなるときの前後だけなので、オン／オフ駆動の回数を最低限に抑えることができる。これにより、各トランジスタの閾値特性の変動を抑止することができ、上記シフトレジスタは、長期間に渡って安定して動作することが可能となる。
【００１０】
なお、上記シフトレジスタにおいて、１番目の段では、第１のトランジスタの制御端子及び電流路の一端に供給される信号を外部からの信号または１番後ろの段の出力信号とすることができる。１番後ろの段では、第５のトランジスタの制御端子に供給される信号を外部からの信号または１番目の段の出力信号とすることができる。
【００１１】
前記シフトレジスタの各段は、制御端子に供給される第１または第２の信号のレベルを反転した信号によってオンし、前記第３のトランジスタの電流路の他端から出力された出力信号を放出させる第６のトランジスタをさらに備えるものとすることができる。
【００１２】
前記シフトレジスタの各段は、前記第１のトランジスタの電流路の他端と前記第２のトランジスタの制御端子との間に、前記容量に蓄積される電荷の量を調整するための負荷素子をさらに備えるものとすることができる。
【００１３】
なお、前記シフトレジスタの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、前記シフトレジスタの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給されるものとすることができる。ここで、第１、第２の信号はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなるものとすることができる。
【００１４】
各段毎の前記第１のトランジスタの電流路の一端及び制御端子は互いに接続されるようにすることができる。このため、第１のトランジスタは、電流路の一端及び制御端子１度信号を入力すれば、所定レベルの信号を電流路の他端に出力することができる。また、第５のトランジスタが次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させるので、排出時に第１のトランジスタの制御端子にオン信号を供給する必要がない。このため、本発明のシフトレジスタでは、各段の第１のトランジスタの制御端子には、１垂直期間に１度しかオン信号を供給しなくてよいため、オン信号の入力により第１のトランジスタのしきい値ゲート電圧が大きくシフトしてしまう問題を解消することができる。
【００１５】
また、前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタであることを好適とする。
【００１８】
上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、前記ドライバの各段から出力された出力信号によって選択される複数の画素によって構成された駆動素子とを備え、
前記ドライバの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とする。
【００１９】
上記電子装置において、前記ドライバの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、前記ドライバの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給されるものとすることができる。ここで、第１、第２の信号はそれぞれ、前記ドライバの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなるものとすることができる。
【００２０】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００２１】
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。
【００２２】
撮像素子１は、マトリクス状に配置された複数のダブルゲートトランジスタ１０を構成する。ダブルゲートトランジスタ１０は、図２に示すように、ガラス等の基板４１上に形成されたクロムよりなるボトムゲート電極４２と、ボトムゲート電極４２上に形成された窒化シリコンよりなるボトムゲート絶縁膜４３と、ボトムゲート絶縁膜４３上にボトムゲート電極４２と対向して形成されたアモルファスシリコン又はポリシリコンからなる半導体層４４と、半導体層４４上に形成された窒化シリコンからなるブロッキング層４５と、ブロッキング層４５の一端上から半導体層４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層４６ａと、ブロッキング層４５の他端上から半導体層４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層４６ｂと、ｎ型半導体層４６ａ、４６ｂ上からボトムゲート絶縁膜４３上にわたって形成されたクロムよりなるドレイン電極４７、ソース電極４８と、ボトムゲート絶縁膜４３上及びソース、ドレイン電極４７、４８上を覆うように形成された窒化シリコンからなるトップゲート絶縁膜４９と、トップゲート絶縁膜４９上に半導体層４４に対向するように形成されたＩＴＯよりなるトップゲート電極５０と、トップゲート絶縁膜４９及びトップゲート電極５０を覆うように形成された窒化シリコンからなる層間絶縁膜５１と、から構成される。
【００２３】
ダブルゲートトランジスタ１０のトップゲート電極５０はトップゲートラインＴＧＬに、ボトムゲート電極４２はボトムゲートラインＢＧＬに、ドレイン電極４７はドレインラインＤＬに、ソース電極４８は接地されたグラウンドラインＧＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の駆動原理については後述する。
【００２４】
トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋１５（Ｖ）または−１５（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。トップゲートドライバ２の詳細については後述する。
【００２５】
ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各トップゲートラインＴＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１０（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。ボトムゲートドライバ３の詳細については後述する。
【００２６】
ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層４４にチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。
【００２７】
次に、撮像素子１を構成するダブルゲートトランジスタ１０の駆動原理について、図３（ａ）〜（ｆ）の模式図を参照して説明する。
【００２８】
ダブルゲートトランジスタ１０の半導体層４４のチャネル形成領域は、ｎ型半導体層４６ａ、４６ｂ間のブロッキング層４５の下に発生するため、チャネル長はブロッキング層４５のチャネル長方向の長さに等しい。したがって、図３（ａ）に示すように、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であるときは、トップゲート電極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）であっても、チャネルの両端にかかる電界がトップゲート電極（ＴＧ）５０に印加されている電圧でなく、ソース、ドレイン電極４７、４８の電圧になるので半導体層４４にはチャネル長方向に連続したｎチャネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。また、この状態では、後述するように半導体層４４及び半導体層４４のチャネル領域直上のブロッキング層４５に蓄積された正孔が同じ極性のトップゲート電極（ＴＧ）５０の電圧により反発し、吐出される。以下、この状態をリセット状態という。
【００２９】
図３（ｂ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であるときは、半導体層４４にはｎチャネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。
【００３０】
このように、半導体層４４のチャネル領域の両端とトップゲート電極（ＴＧ）５０との間にそれぞれドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂが配置されているため、チャネル領域の両端には、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの電界に影響されるため、トップゲート電極（ＴＧ）５０のみの電界では連続したチャネルを形成することができないので、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）である場合には、トップゲート電極（ＴＧ）１８に印加されている電圧の如何に関わらず、半導体層４４にｎチャネルが形成されることはない。
【００３１】
図３（ｃ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であるときは、半導体層４４のボトムゲート電極（ＢＧ）４２側にｎチャネルが形成される。これにより、半導体層４４が低抵抗化し、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れる。
【００３２】
図３（ｄ）に示すように、後述するように半導体層４４内に十分な量の正孔が蓄積されず、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であると、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であっても、半導体層４４の内部に空乏層が広がり、ｎチャネルがピンチオフされて、半導体層４４が高抵抗化する。このため、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００３３】
半導体層４４には入射された励起光の光量に応じて正孔−電子対が生じる。このとき図３（ｅ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であると、正孔−電子対のうち正極性の正孔が半導体層４４及び半導体層４４のチャネル領域直上のブロッキング層４５に蓄積される。以下、上述したリセット状態となり、後述する読み出し状態となるまでにおけるこの状態をフォトセンス状態という。なお、こうしてトップゲート電極（ＴＧ）５０の電界に応じて半導体層４４内に蓄積された正孔は、リセット状態となるまで半導体層４４から吐出されることはない。
【００３４】
図３（ｆ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であるが、半導体層４４内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極５０に引き寄せられて保持され、トップゲート電極５０に印加されている負電圧が半導体層４４に及ぼす影響を緩和する方向に働く。このため、半導体層４４のボトムゲート電極（ＢＧ）４２側にｎチャネルが形成され、半導体層４４が低抵抗化して、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００３５】
次に、図１に示すトップゲートドライバ２の詳細について説明する。図４は、トップゲートドライバ２の全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、トップゲートドライバ２は、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）から構成される。但し、図４では、ｎが偶数である場合の構成を示している。
【００３６】
コントローラからの制御信号Ｔｃｎｔとして、奇数番目の段ＲＳ（１），ＲＳ（３），・・・には、信号ＣＫ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ（４），・・・には、信号ＣＫ２が供給されている。各段共に、コントローラから定電圧Ｖｓｓが供給されている。信号ＣＫ１、ＣＫ２のハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。また、定電圧Ｖｓｓのレベルは−１５（Ｖ）である。
【００３７】
また、１番目の段ＲＳ（１）には、コントローラからスタート信号ＩＮが供給される。スタート信号ＩＮのハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。２番目以降の段ＲＳ（２）〜ＲＳ（ｎ）には、それぞれの前段ＲＳ（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給される。さらに、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）には、後ろの段ＲＳ（ｋ＋１）〜の出力信号ＯＵＴｋ＋１（但し、最終段ＲＳ（ｎ）の場合は１番目の段ＲＳ（１）の出力信号ＯＵＴ１）がリセットパルスとして供給される。なお、各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、撮像素子１のトップゲートラインＴＧＬにそれぞれ出力される。
【００３８】
図５は、トップゲートドライバ２の各段ＲＳ（１）〜ＲＳ（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ（１）〜ＲＳ（ｎ）は、基本構成として６つのＴＦＴ（Thin Film Transistor）２１、２２、２３、２５、２６、２７を有している。ＴＦＴ２１、２２、２３、２５、２６、２７は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成され、ゲート絶縁膜に窒化シリコンを用い、半導体層にアモルファスシリコンを用いている。
【００３９】
各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ２５のソース電極に接続され、ＴＦＴ２１のソース電極は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極及びＴＦＴ２７のドレイン電極に接続されている。ＴＦＴ２２のドレイン電極は、ＴＦＴ２３のソース電極及びＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソース電極及びＴＦＴ２７のソース電極には定電圧Ｖｓｓが供給されている。そして、ＴＦＴ２３のゲート電極及びドレイン電極には基準電圧Ｖｄｄが供給され、奇数段のＴＦＴ２５のドレイン電極には信号ＣＫ１が供給され、偶数段のＴＦＴ２５のドレイン電極には信号ＣＫ２が供給され、各段のＴＦＴ２５のソース電極はＴＦＴ２６のドレイン電極に接続され、ＴＦＴ２６のソース電極には定電圧Ｖｓｓが供給されている。ＴＦＴ２７のゲート電極には、次段の出力信号ＯＵＴｋ＋１が入力される。ここで、１段目以外の奇数番目の段ＲＳ（ｋ）を例として、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。
【００４０】
ＴＦＴ２１のゲート電極とドレイン電極とには、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１が供給される。ＴＦＴ２１は、ハイレベルの出力信号ＯＵＴｋ−１が供給されたときにオンし、この出力信号ＯＵＴｋ−１によりドレイン電極とソース電極との間に電流が流れることによって、ＴＦＴ２１のソース電極とＴＦＴ２２、２５のゲート電極との間の配線にそれぞれ形成されている配線容量Ｃ２、Ｃ５に電荷をチャージさせる。
【００４１】
ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００４２】
ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされていないときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧Ｖｄｄにより配線容量Ｃ６に電荷をチャージさせる。また、ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで配線容量Ｃ６に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２６の閾値電圧よりも十分に低い電圧となる。
【００４３】
ＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給される。ＴＦＴ２５は、配線容量Ｃ５に電荷がチャージされているとき（すなわち、ＴＦＴ２６がオフ状態のとき）にオン状態となり、入力された信号ＣＫ１によりゲート電極とソース電極と並びにそれらの間のゲート絶縁膜からなる寄生容量へのチャージアップされ、ゲート電極とドレイン電極と並びにそれらの間のゲート絶縁膜による寄生容量がオン電流によりチャージアップされることにより、配線容量Ｃ５の電位が上昇しゲート飽和電圧にまで達するとソース−ドレイン電流が飽和する。これにより、出力信号ＯＵＴｋは、実質的に信号ＣＫ１とほぼ同電位となる。ＴＦＴ２５は、また、配線容量Ｃ５に電荷がチャージされていないとき（すなわち、ＴＦＴ２６がオン状態のとき）にオフ状態となり、ドレイン電極に供給された信号ＣＫ１の出力を遮断する。
【００４４】
ＴＦＴ２６のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２６は、配線容量Ｃ６に電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２５のソース電極から出力された信号のレベルを当該段の出力信号ＯＵＴｋとして出力させる。ＴＦＴ２６は、また、配線容量Ｃ６に電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ＯＵＴｋとして出力させる。
【００４５】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ＋１がハイレベルになったときにオンし、配線容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせる。
【００４６】
なお、偶数番目の段ＲＳ（ｋ）においては、ＴＦＴ２５のドレイン電極に信号ＣＫ２が、信号ＣＫ１の代わりにコントローラから供給される。また、１番目の段ＲＳ（１）においては、ＴＦＴ２１のゲート電極及びドレイン電極にスタート信号ＩＮが、前の段の出力信号の代わりにコントローラから供給される。最後の段ＲＳ（ｎ）においては、ＴＦＴ２７のゲート電極に１番目の段ＲＳ（１）の出力信号ＯＵＴ１が、供給される。
【００４７】
次に、図１に示すボトムゲートドライバ３の詳細について説明すると、ボトムゲートドライバ３は、全体の構成及び各段の構成共に、トップゲートドライバ２の構成と同じである。但し、ボトムゲートドライバ３は、定電圧Ｖｓｓ（−１５（Ｖ））の代わりに定電圧Ｖｓｓ（０（Ｖ））がコントローラから供給される。信号ＣＫ１、ＣＫ２のローレベルは、定電圧Ｖｓｓのレベルと同じ０（Ｖ）である。また、制御信号Ｂｃｎｔに含まれる各信号のコントローラからの供給タイミングが、制御信号Ｔｃｎｔに含まれる各信号の供給タイミングと異なる。
【００４８】
以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、実質的には信号の入力タイミングと定電圧Ｖｓｓのレベルが異なり、これに合わせて出力信号の出力タイミングとレベルとが異なるだけなので、ボトムゲートドライバ３については、トップゲートドライバ２と異なる部分だけを説明することとする。
【００４９】
図６は、トップゲートドライバ２（またはボトムゲートドライバ３）の動作を示すタイミングチャートである。１垂直期間が開始したタイミングｔｎにおいて、コントローラから１番目の段ＲＳ（１）に供給されるスタート信号ＩＮが立ち上がる。スタート信号ＩＮは、１水平期間が終了するタイミングｔ１までの所定期間においてハイレベルとなっている。
【００５０】
タイミングｔｎからｔ１までの間の所定期間、ハイレベルのスタート信号ＩＮがコントローラから１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極に供給されると、１番目の段ＲＳ（１）のＴＦＴ２１がオンする。このとき、ハイレベルのスタート信号ＩＮは、１番目の段ＲＳ（２）のＴＦＴ２１のドレイン電極にも供給されており、ドレイン電極とソース電極との間に電流が流れることで、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５に電荷がチャージされる。そして、配線容量Ｃ２、Ｃ５の電位がハイレベルとなることで、ＴＦＴ２２、２５がそれぞれオンする。
【００５１】
この期間、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のドレイン電極及びゲート電極には、ハイレベルのスタート信号ＩＮが入力されていないので、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積されることはない。また、１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極及びドレイン電極には、１垂直期間のうちタイミングｔｎからｔ１までの間だけしかハイレベルにならないので、１番目の段ＲＳ（１）のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５２】
ＴＦＴ２２がオンするまで、１番目の段ＲＳ（１）の配線容量Ｃ６は、ＴＦＴ２３を介して供給される基準電圧Ｖｄｄによって電荷が蓄積されてハイレベルとなっている。ここで、ＴＦＴ２２がオンしたことによって、配線容量Ｃ６に蓄積されている電荷がディスチャージされる。これにより、１番目の段ＲＳ（１）のＴＦＴ２６は、ゲート電極の電位がローレベルとなってオフする。また、ハイレベルのスタート信号ＩＮが供給されている期間は信号ＣＫ２がハイレベルとなっているため、連続して駆動している場合は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２５から出力信号ＯＵＴｎが出力される。
【００５３】
次に、タイミングｔ１からｔ２までの所定期間、信号ＣＫ１がハイレベルとなる。このとき、１番目の段ＲＳ（１）においては、ＴＦＴ２５がオン、ＴＦＴ２６がオフとなることから、ＴＦＴ２５のソース電極から、ほぼ信号ＣＫ１のハイレベルが出力信号ＯＵＴ１として出力される。
【００５４】
また、タイミングｔ１からｔ２までの所定期間、１番目の段ＲＳ（１）から出力されているハイレベルの出力信号ＯＵＴ１は、２番目の段ＲＳ（２）のＴＦＴ２１のゲート電極及びドレイン電極に供給されている。これにより、１番目の段ＲＳ（１）にハイレベルのスタート信号ＩＮが供給された場合と同様に、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５に電荷がチャージされる。タイミングｔ１からｔ２までの一部の間、２番目の段ＲＳ（２）においては、ＴＦＴ２５がオン、ＴＦＴ２６がオフとなるが、ＴＦＴ２５のドレイン電極に供給されている信号ＣＫ２がローレベルであるため、ほぼ信号ＣＫ２のローレベルが出力信号ＯＵＴ２として出力される。
【００５５】
また同時に、ハイレベルの出力信号ＯＵＴ１は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲート電極に供給されているので、前の垂直期間においてｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５に蓄積された電荷がディスチャージされ、定電圧Ｖｓｓとなる。このためｎ番目の段ＲＳ（ｎ）のＴＦＴ２１が再びオンするまでの間、ｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。こうして３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）では、タイミングｔ１からｔ２までの間、配線容量Ｃ２、Ｃ５の電位がローレベルとなり、ＴＦＴ２２、２５がオフ状態となる。配線容量Ｃ６の電位がハイレベルとなり、ＴＦＴ２６がオン状態となる。これにより、３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）においては、ほぼ定電圧Ｖｓｓのレベルが出力信号ＯＵＴ３〜ＯＵＴｎとしてそれぞれ出力される。
【００５６】
またこの期間、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電極にハイ電圧が印加されているのは２番目の段ＲＳ（２）のみであり、他の段のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５７】
次に、タイミングｔ２からｔ３までの所定期間、信号ＣＫ２がハイレベルとなる。タイミングｔ２からｔ３までの間においては、タイミングｔ１からｔ２までの間における１番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ（２）、ＲＳ（３）、ＲＳ（１）に、信号ＣＫ１、ＣＫ２をそれぞれ信号ＣＫ２、ＣＫ１に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２までの間と同様に動作することとなる。すなわち、タイミングｔ２からｔ３までの間においては、２番目の段ＲＳ（２）からの出力信号ＯＵＴ２が所定期間ハイレベルとなり、それ以外の段ＲＳ（１）、ＲＳ（３）〜ＲＳ（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ３〜ＯＵＴｎがローレベルとなる。
【００５８】
２番目の段ＲＳ（２）からのハイレベルの出力信号ＯＵＴ２は、１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極へ出力され、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このため１番目の段ＲＳ（１）のＴＦＴ２１が再びオンするまでの間、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。またこの期間、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電極にオン電圧が印加されているのは３番目の段ＲＳ（３）のみであり、他の段のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５９】
また、タイミングｔ３からｔ４までの間においては、タイミングｔ１からｔ２までの間における１番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ（３）、ＲＳ（４）、ＲＳ（２）に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２までの間と同様に動作することとなる。すなわち、タイミングｔ３からｔ４までの間においては、３番目の段ＲＳ（３）からの出力信号ＯＵＴ３が所定期間ハイレベルとなり、それ以外の段ＲＳ（１）、ＲＳ（２）、ＲＳ（４）〜ＲＳ（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ４〜ＯＵＴｎがローレベルとなる。
【００６０】
また、３番目の段ＲＳ（３）からのハイレベルの出力信号ＯＵＴ３は、２番目の段ＲＳ（２）のＴＦＴ２７のゲート電極へ出力され、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このため２番目の段ＲＳ（２）のＴＦＴ２１が再びオンするまでの間、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。
【００６１】
以下同様に、タイミングｔｎ−１からｔｎまでの所定期間においては、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎ−１が出力され、タイミングｔｎからｔ１までの間にｎ番目の段ＲＳ（ｎ）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎが出力される。したがって、タイミングｔ１から次のタイミングｔ１までの間が１垂直期間となって、ハイレベルの出力信号ＯＵＴ１からＯＵＴｎ−１を順次出力する。
【００６２】
なお、図５のタイミングチャートにおいて、トップゲートドライバ２として適用した場合には、コントローラからの信号ＣＫ１、ＣＫ２がハイレベルとなっている所定期間は、１水平期間の全体であっても、１水平期間の一部でもよい。すなわち、トップゲートドライバ２では、後述するようにリセット電圧を１Ｔの期間出力してもよく、また１Ｔ未満の間出力してもよい。
【００６３】
一方、ボトムゲートドライバ３として適用した場合には、コントローラからの信号ＣＫ１、ＣＫ２がハイレベルとなっている所定期間は、１水平期間のうちの前半半分である。すなわち、ボトムゲートドライバ３では、ハイレベルの出力信号ＯＵＴｋとハイレベルの出力信号ＯＵＴｋ＋１との間に、後述するようにドレインラインＤＬにプリチャージ電圧を供給する期間がなる。
【００６４】
また、信号ＣＫ１、ＣＫ２のローレベル、定電圧Ｖｓｓのレベルの違いにより、各段ＲＳ（１）〜ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎのローレベルは、トップゲートドライバ２として適用した場合は−１５（Ｖ）、ボトムゲートドライバ３として適用した場合は０（Ｖ）である。さらに、信号ＣＫ１、ＣＫ２のハイレベルの違いにより、各段ＲＳ（１）〜ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎのハイレベルは、トップゲートドライバ２として適用した場合は＋１５（Ｖ）、ボトムゲートドライバ３として適用した場合は＋１０（Ｖ）である。
【００６５】
次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。
【００６６】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００６７】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００６８】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。
【００６９】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７０】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。
【００７１】
ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ４．５からＴ５までの期間で各ドレインラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７２】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７３】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、２行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７４】
ここで、２行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ５．５からＴ６までの期間で各ドレインラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７５】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７６】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、３行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。
【００７７】
ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ６．５からＴ７までの期間で各ドレインラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７８】
こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
【００７９】
なお、フォトセンス時以外でも、例えば読み出し後でもダブルゲートトランジスタ１０にはトップゲート電極５０に−１５（Ｖ）、ボトムゲート電極４２に０（Ｖ）が印加され、励起光に応じて電子−正孔対が発生されるが、読み出し後に蓄積されたキャリアをリセットにより吐出してからフォトセンスを開始するので、フォトセンス時にダブルゲートトランジスタ１０で発生した電子−正孔対は、所定期間中の光入射によるものであり、高い精度で撮像することができる。
【００８０】
また、励起光に対して感度がよい半導体層を適用した場合、フォトセンス期間が長いと暗くても明るいときと同程度のキャリアを蓄積してしまうことがあるためフォトセンスの暗と明の電圧比が低くなってしまうが、トップゲートドライバ２とボトムゲートドライバ３の転送速度を制御することにより最適な電圧比になるようにフォトセンス時間を設定することができる。
【００８１】
以上説明したように、この実施の形態にかかる撮像装置では、撮像素子１のトップゲートラインＴＧＬ及びボトムゲートラインＢＧＬを選択するためのトップゲートドライバ２及びボトムゲートドライバ３は、コントローラから制御信号Ｔｃｎｔ、Ｂｃｎｔとして供給される信号ＣＫ１、ＣＫ２の電圧レベルを各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号として出力することができる。このため、撮像素子１に配置されたダブルゲートトランジスタ１０の行数が多くなり、トップゲートドライバ２及びボトムゲートドライバ３の段数が多くなっても、後ろの方の段で出力信号のレベルが減衰してしまうことがない。
【００８２】
また、トップゲートドライバ２及びボトムゲートドライバ３の各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）を構成するＴＦＴ２１のゲート電極にハイレベルの信号が印加されるのは、それぞれの前段からハイレベルの出力信号ＯＵＴｋ−１（但し、第１段ＲＳ（１）ではコントローラからのスタート信号ＩＮ）が供給されているときだけである。すなわち、各段ＲＳ（ｋ）のＴＦＴ２１は、出力信号をシフトさせるために特に必要な場合以外、オン／オフ駆動されることはない。このため、各段ＲＳ（ｋ）のＴＦＴ２１の閾値電圧特性の変動を極力抑えることができ、閾値電圧特性の変動によるトップゲートドライバ２及びボトムゲートドライバ３の誤動作を抑えることができる。
【００８３】
また、この実施の形態にかかる撮像装置で適用されているトップゲートドライバ２及びボトムゲートドライバ３の各段ＲＳ（ｋ）を構成するＴＦＴ２１は、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１（但し、１番目の段ＲＳ（１）ではコントローラからの制御信号ＩＮ）によってオンされ、配線容量Ｃ２、Ｃ５に電荷をチャージさせる。つまり、配線容量Ｃ２、Ｃ５に電荷をチャージさせるために特別な制御信号をコントローラから供給する必要がなく、トップゲートドライバ２及びボトムゲートドライバ３を外部のコントローラと接続するための端子数を少なくすることができる。
【００８４】
また、一旦配線容量Ｃ２、Ｃ５にチャージされた電荷は、ＴＦＴ２１を介さずにＴＦＴ２７を介して排出されるので、配線容量Ｃ２、Ｃ５をディスチャージの際に前段の出力信号ＯＵＴをハイレベルにさせることがない。
【００８５】
さらに、この実施の形態にかかる撮像装置では、撮像素子１を構成する素子は、ダブルゲートトランジスタ１０だけであるのに対して、トップゲートドライバ２及びボトムゲートドライバ３を構成する素子は、ＴＦＴ２１〜２３、２５〜２７だけである。ここで、ＴＦＴ２１〜２３、２５〜２７は、ダブルゲートトランジスタ１０のトップゲート電極（またはボトムゲート電極）を除いた構造のものとすることができるので、トップゲートドライバ２及びボトムゲートドライバ３は、撮像素子１と同一の基板上に、同一のプロセスで形成することができる。
【００８６】
従って、撮像素子１、トップゲートドライバ２及びボトムゲートドライバ３を含む撮像装置を低コストで製造することが可能になると共に、撮像素子１とトップゲートドライバ２またはボトムゲートドライバ３との間の接続不良が発生することを抑えることができる。さらには、トップゲートドライバ２及びボトムゲートドライバ３を別モジュールで製造して取り付けるよりも、撮像装置全体を薄型に形成することができる。
【００８７】
本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【００８８】
上記の実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３は、各段が基本構成としての６つのＴＦＴ２１〜２３、２５〜２７から構成されるものとしていた。しかしながら、トップゲートドライバ２及びボトムゲートドライバ３は、この構成に限られるものではない。トップゲートドライバ２及びボトムゲートドライバ３の他の構成例について、図８〜図１４を参照して説明する。
【００８９】
図８に示す構成では、トップゲートドライバ２またはボトムゲートドライバ３の各段（ｋ：１〜ｎの整数）は、基本構成としてのＴＦＴ２１〜２３、２５〜２７に加えて、付加構成としてのＴＦＴ２４を有している。ＴＦＴ２４は、ドレイン電極がＴＦＴ２５のソース電極に接続され、ソース電極には定電圧Ｖｓｓが供給されている。奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ１のレベルを反転した信号¬ＣＫ１（¬は、論理否定を表す。以下、同じ）が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ２のレベルを反転した信号¬ＣＫ２が供給される。同様に奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のドレイン電極には、信号ＣＫ２が供給される。
【００９０】
ＴＦＴ２４は、図９に示すように、信号ＣＫ１がハイレベルからローレベルに変化したとき、すなわち信号¬ＣＫ１がローレベルからハイレベルに変化するとオンし、ＴＦＴ２５のソース電極と接続されている配線に形成された配線容量Ｃ１にチャージされた電荷を強制的に排出させる。つまり、ＴＦＴ２４は、ＴＦＴ２５からトップゲートラインＴＧＬまたはボトムゲートラインＢＧＬに出力されたハイレベルの出力信号ＯＵＴｋを迅速に定電圧Ｖｓｓに下げる機能を有している。このため、出力信号ＯＵＴｋのハイレベルからローレベルへの立ち下がりを鋭敏にすることができる。
【００９１】
また図１０に示すように、付加構成としてのＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線容量Ｃ２に接続され、ソース電極に定電圧Ｖｓｓが供給されている。これにより、ＴＦＴ３１は、配線容量Ｃ６のディスチャージとともにオンし、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定させるものである。
【００９２】
図１１に示す構成では、図１０のＴＦＴ３１の替わりに抵抗素子３２を設けている。抵抗素子３２は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と同様に、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定させる機能を有している。
【００９３】
図１２、図１３に示す構成では、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１０、図１１に示す構成にＴＦＴ２４が付加されている。このため、図３に示すトップゲートドライバ２またはボトムゲートドライバ３の全体構成において、各段ＲＳ（１）〜ＲＳ（ｎ）に信号ＣＫ１または信号ＣＫ２のレベルを反転した信号¬ＣＫ１または¬ＣＫ２が適宜供給される。
【００９４】
ここで、ＴＦＴ２４がなくても動作可能な理由について説明する。ＴＦＴ２５のソース電極から出力される信号ＣＫ１（またはＣＫ２）のレベルがローレベルに変化すると、ハイレベル時にドレイン電極に接続された配線に蓄積された電荷が強制的にディスチャージされることはないものの、出力信号ＯＵＴｋのレベルは、信号ＣＫ１のローレベルまで変化することができる。すなわち、出力信号ＯＵＴｋのレベルをローレベルまでに変化させるための時間は、図８、図１２、図１３の例に比べてかかるものの、一定時間の間で出力信号ＯＵＴｋのレベルをローレベルに変化させることができることによるものである。また上述した各実施の形態では、例えば、図１４に示すように、ＴＦＴ２３の替わりに抵抗素子３３を設けてもよい。
【００９５】
また、上記の実施の形態では、ｎ番目の段ＲＳ（ｎ）の出力信号ＯＵＴｎを１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極に供給し、これによって配線容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせていた。しかしながら、１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極には、コントローラから所定のタイミングで制御信号を供給するものとしてもよい。これにより、１垂直期間中の最後の水平期間から次の垂直期間の最初の水平期間に至るまでの時間を任意に設定することが可能となる。
【００９６】
また、上記の実施の形態では、図６のタイミングチャートで示したように、１垂直期間が開始するとコントローラからハイレベルのスタート信号ＩＮをトップゲートドライバ２（またはボトムゲートドライバ３）の１番目の段ＲＳ（１）に供給するものとしていた。しかしながら、この場合におけるスタート信号ＩＮは、ｎ番目の段ＲＳ（ｎ）から出力される出力信号ＯＵＴｎと同じである。従って、トップゲートドライバ２（またはボトムゲートドライバ３）を連続駆動させる場合には、図１５に示すように、１番最初にイニシャルパルスとしてハイレベルのスタート信号ＩＮを供給する以外は、ｎ番目の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを１番目の段ＲＳ（１）に供給するものとしてもよい。この場合、一番最初のスタート信号ＩＮにより、出力信号ＯＵＴｎがハイレベルになるが、このタイミングではドレインラインＤＬにプリチャージ電圧が供給されていないので特に問題ない。
【００９７】
また、トップゲートドライバ２（またはボトムゲートドライバ３）を１度のみ駆動させる場合には、図１６に示すように、コントローラからの制御信号Ｔｃｎｔにｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５のディスチャージ用の信号φを付加し、ハイレベルの出力信号ＯＵＴｎが出力された後、信号φによりｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５をディスチャージしてもよい。
【００９８】
また、上記の実施の形態では、トップゲートドライバ２の奇数番目の段ＲＳ（１），ＲＳ（３），・・・には信号ＣＫ１、¬ＣＫ１を、偶数番目の段ＲＳ（２），ＲＳ（４），・・・には信号ＣＫ２、¬ＣＫ２をそれぞれコントローラから供給するものとしていた。しかしながら、トップゲートドライバ２の場合は、ボトムゲートドライバ３と異なり、信号ＣＫ１、ＣＫ２を１水平期間の全体でハイレベルとさせることができる。すると、信号ＣＫ２は信号¬ＣＫ１と、信号¬ＣＫ２は信号ＣＫ１とそれぞれ等価なものとなる。従って、偶数番目の段ＲＳ（２），ＲＳ（４），・・・には信号¬ＣＫ１、ＣＫ１をコントローラから供給するものとしてもよい。
【００９９】
また、上記の実施の形態では、図３、図５に示す構成のシフトレジスタを、撮像素子１を駆動するためのトップゲートドライバ２またはボトムゲートドライバ３として適用した場合を説明した。しかしながら、このような構成のシフトレジスタは、複数の画素が配置された任意の撮像素子または表示素子について、画素を行毎に選択するドライバとして適用することができる。さらには、このような構成のシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしてだけではなく、直列のデータを並列のデータに変換する場合などの他の用途にも適用することができる。
【０１００】
上記シフトレジスタをデジタルスチルカメラの液晶表示装置のゲートドライバに適用した例を以下に説明する。
【０１０１】
図１７は、この実施の形態にかかるデジタルスチルカメラの外観を示す斜視図である。図示するように、このデジタルスチルカメラは、カメラ本体部１０１とレンズユニット部１０２とから構成されている。
【０１０２】
カメラ本体部１０１は、その正面に表示部１１０と、モード設定キー１１２ａとを備える。モード設定キー１１２ａは、画像を撮影し、後述する画像メモリに記録する撮影モードと、記録された画像を再生する再生モードとの切り換えを行うためのキーである。表示部１１０は、液晶表示装置によって構成され、撮影モード時には撮影前にレンズで捉えている画像を表示する（モニタリングモード）ためのビューファインダとして機能し、再生モード時には記録された画像を表示するためのディスプレイとして機能する。表示部１１０の構成については、詳しく後述する。
【０１０３】
カメラ本体部１０１は、また、その上面に電源キー１１１と、シャッターキー１１２ｂと、「＋」キー１１２ｃと、「−」キー１１２ｄと、シリアル入出力端子１１３とを備える。電源キー１１１は、スライド操作することによって、デジタルスチルカメラの電源をオン／オフするためのキーである。
【０１０４】
シャッターキー１１２ｂは、撮影モード時に画像の記録を指示すると共に、再生モード時に選択内容の決定を指示するためのキーである。「＋」キー１１２ｃ及び「−」キー１１２ｄは、再生モード時に画像メモリに記録されている画像データから表示部１１０に表示するための画像データを選択したり、記録／再生時の条件設定のために用いられる。シリアル入出力端子１１３は、外部の装置（パーソナルコンピュータ、プリンタなど）との通信を行うためのケーブルを挿入するための端子である。
【０１０５】
レンズユニット部１０２は、撮影すべき画像を結像するレンズを図の背面側に備える。レンズユニット部２は、カメラ本体部１０１に結合した軸にを中心に上下方向に３６０°回動可能に取り付けられている。
【０１０６】
図１８は、図１７のデジタルスチルカメラの回路構成を示すブロック図である。
図示するように、このデジタルスチルカメラの回路は、表示部１１０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと、マトリクス状に複数の撮像画素が配列され、受光した光の強度によって電荷を蓄積するＣＣＤ（Charge Coupled Device）１２１と、サンプルホールド回路１２２と、Ａ／Ｄ変換器１２３と、垂直ドライバ１２４と、タイミングジェネレータ１２５と、カラープロセス回路１２６と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８と、記録用メモリ１３０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格納されたプログラムを実行し、デジタルスチルカメラの各回路部を制御するＣＰＵ（Central Processing Unit）３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコントローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオエンコーダ１３５と、シリアル入出力端子１１３とを備える。
【０１０７】
撮影モードにおける上記回路の動作状態を説明する。撮影モードには２つの動作モードがあり、撮影した画像を表示部１１０にて表示するモニタリングモードと、撮影した画像を画像データとして記録する画像記録モードと、に分けられる。
【０１０８】
モニタリングモードでは、ＣＰＵ１３１が予め設定された撮像周期毎にタイミングジェネレータ１２５及びカラープロセス回路１２６を制御によりＣＣＤ１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４から出力された駆動信号Ｓｐに基づいて撮影した画像の光量に応じて変換された電気信号Ｓｅをサンプルホールド回路１２２に順次出力する。サンプルホールド回路１２２は、この電気信号Ｓｅのうちの実効部分Ｓｅ’をＡ／Ｄ変換器１２３に出力する。Ａ／Ｄ変換器１２３は実効部分Ｓｅ’をデジタルデータＳｄに変換し、カラープロセス回路１２６に出力し、カラープロセス回路１２６はデジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力する。ＤＭＡコントローラ１２７は、 ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。
【０１０９】
ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム分のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。また、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力する。シリアル入出力端子１１３は、ＣＰＵ１３１が外部機器とデータのシリアル転送を行うための入出力端子である。
【０１１０】
キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、それぞれカメラ本体部１０１に配されたモード設定キー１１２ａ、シャッターキー１１２ｂ、「＋」キー１１２ｃ及び「−」キー１１２ｄから構成され、これらの各キーからの入力に従ったコマンドをＣＰＵ１３１に投入する。
【０１１１】
以下に、画像記録モードを説明する。
まずＣＣＤ１２１がサンプルホールド回路１２２に電気信号Ｓｅが出力し続けている状態で操作者がデジタルスチルカメラのシャッターキー１１２ｂを押すことにより、ＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。そして、最後に転送された１フレーム分の電気信号Ｓｅはモニタリングモードと同様に、サンプルホールド回路１２２、 Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＣＰＵ１３１は、このＹＵＶデータをＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮させる。圧縮されたデータは、記録用メモリ１３０で保存される。この保存が終了後、ＣＰＵ１３１は、タイミングジェネレータ１２５及びカラープロセス回路１２６を再び起動し、モニタリングモードに自動的に戻る。
【０１１２】
再生モードでは、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用メモリ１３０で保存された圧縮データを画像圧縮伸長回路１３２で伸長し、この圧縮を解凍された１フレーム分のＹＵＶデータを画像圧縮伸長回路１３２から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。 ＶＲＡＭ１３４に書き込まれた１フレーム分のＹＵＶデータは、ビデオエンコーダ１３５で線順次で読み出して変換され、アナログビデオ信号Ｓａとして表示部１１０に出力される。また画像記録モードで撮影が終了直後に再生モードに切り替わり、表示部１１０が撮影した１フレーム分の画像を表示するように設定してもよい。
【０１１３】
図１９は、図１７、図１８の表示部１１０の構成を示すブロック図である。
表示部１１０は、液晶表示装置によって構成されるもので、クロマ回路２１１と、位相比較器２１２と、レベルシフタ２１３と、液晶コントローラ１０１と、液晶パネル２０２と、ゲートドライバ２０３と、ドレインドライバ２０４とを備える。
【０１１４】
モニタリングモード及び画像記録モードのいずれにおいても、クロマ回路２１１はデジタルビデオエンコーダ１３５のアナログビデオ信号ＳａからアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１を生成する。このとき、アナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１は、液晶パネル２０２の視覚特性に合わせてガンマ補正が行われている。レベルシフタ２１３は、液晶を交流駆動するため、及び明るさを調整するためクロマ回路２１１で生成されたアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１の極性を１ラインまたは１フレーム毎に反転し、且つ振幅の制御を行い、レベルシフト処理されたアナログＲＧＢ信号ＳＲ２，ＳＧ２，ＳＢ２を出力する。
【０１１５】
液晶コントローラ１０１は、発振回路を内蔵し、クロマ回路２１１がアナログビデオ信号Ｓａから同期分離処理により生成した垂直同期信号ＶＤが入力されることにより垂直方向の同期をとり、水平同期信号ＨＤと位相比較信号ＣＫＨによる位相比較器出力によりＰＬＬ（Phase Locked Loop）を構成して水平方向の同期をとる。そして、液晶コントローラ１０１は、極性反転制御用信号ＣＫＦをレベルシフタ２１３に出力し、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力し、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。
【０１１６】
液晶パネル２０２は、ｍ×ｎ個の画素によって構成されるアクティブマトリクス駆動のものであり、一対の基板間に液晶を封入することによって構成されている。液晶パネル２０２の一方の基板には、クロマ回路２１１で生成され、ＡＣレベル増幅及びＤＣレベル増幅されたコモン電圧ＶＣＯＭ（ＶＣＯＭはその値を経時的に変位しても可）が印加されている共通電極が形成され、液晶パネル２０２の他方の基板には、画素に対応する画素電極と半導体層がアモルファスシリコンまたはポリシリコンからなる薄膜トランジスタ（ＴＦＴ）２０２ａとがマトリクス状に配置されており、画素電極の間にはｎ本のゲートラインＧＬ１〜ＧＬｎとｍ本のドレインラインＤＬ１〜ＤＬｍとがそれぞれ平行に形成されている。そして、ゲートラインＧＬ１〜ＧＬｎと平行してキャパシタラインＣＬ１〜ＣＬｎが設けられている。
【０１１７】
液晶パネル２０２の１画素分の等価回路を図１９に示す。ＴＦＴ２０２ａのゲートはゲートラインＧＬに、ドレインはドレインラインＤＬに、ソースは画素電極にそれぞれ接続され、画素容量２０２ｂは、画素電極、共通電極及びその間の液晶とで構成される。ドレインラインＤＬ上の表示信号は、選択されているゲートラインＧＬに対応するＴＦＴ１０２を介して画素容量２０２ｂに書き込まれる。画素容量２０２ｂに書き込まれた表示信号に従って液晶の配向状態が制御され、液晶を透過する光の量が変化することによって画像が表示される。キャパシタ２０２ｃは、キャパシタラインＣＬ１〜ＣＬｎ、それに重なるゲート絶縁膜及び画素電極から構成され、キャパシタラインＣＬ１〜ＣＬｎには、キャパシタ電圧ＶＣＳが常時印加されている。そして全ての共通電極にはライン毎に可変のコモン電圧ＶＣＯＭが常時印加されている。
【０１１８】
ゲートドライバ２０３は、上記実施の形態に示すｎ段構成のシフトレジスタによって構成され、コントローラ１０１から供給される制御信号群ＧＣＮＴ中の信号ＣＫ１、ＣＫ２及びｓｔａｒｔ信号ＩＮに従って、ゲートラインＧＬ１〜ＧＬｎのいずれかを順次選択して、アクティブ（ハイレベル）にする。
【０１１９】
ドレインドライバ２０４は、シフトレジスタと、レベルシフタと、サンプルホールドバッファーと、マルチプレクサーとから構成される。
【０１２０】
ドレインドライバ２０４のシフトレジスタは、液晶パネル２０２の水平方向の画素数に対応するｍ段構成のもので、制御信号群ＤＣＮＴのうちのクロック信号、反転クロック信号及びスタート信号が入力されてアナログＲＧＢ信号のサンプリングを行うためのサンプリング信号を生成する。レベルシフタは、サンプリング信号をサンプルホールドバッファーの動作レベルに変換するための回路である。マルチプレクサーは、制御信号群ＤＣＮＴのうちの配列信号に基づいてレベルシフタ２１３からのアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２を各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力する。サンプルホールドバッファーは、レベルシフタからのサンプリング信号に基づいてアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２をバッファで増幅してドレインラインＤＬ１〜ＤＬｍに出力する。
【０１２１】
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。
【０１２２】
モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが撮影モード（モニタリングモード及び画像記録モード）に設定されている場合には、レンズによって結像された画像に応じてＣＣＤ１２１の各画素が蓄積した電荷に対応する電気信号Ｓｅが垂直ドライバ１２４から供給される駆動信号に従ってサンプルホールド回路１２２に順次入力され、実効部分のアナログ電気信号Ｓｅ’としてＡ／Ｄ変換器１２３に入力される。読み出された撮像信号Ｓｅは、を介してＡ／Ｄ変換器１２３に供給され、デジタルの画像データＳｄに変換されてカラープロセス回路１２６に供給される。
【０１２３】
カラープロセス回路１２６はデジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力し、ＤＭＡコントローラ１２７は、 ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム毎のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。そして、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力し、表示部１１０で表示される。
【０１２４】
ここで、シャッターキー１１２ｂが操作されると、ＣＰＵ１３１からの指示に従ってＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。そして、最後に転送された１フレーム分の電気信号Ｓｅが、サンプルホールド回路１２２、Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＹＵＶデータは、ＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮され、記録用メモリ１３０で保存される。
【０１２５】
一方、モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが再生モードに設定されている場合には、ＣＰＵ１３１は、「＋」キー１１２ｃまたは「−」キー１１２ｄの操作によって指示された圧縮画像データを記録用メモリ１３０から読み出し、画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントローラ１３３の制御によりＶＲＡＭ１３４に書き込まれる。この書き込まれたＹＵＶデータは、デジタルビデオエンコーダによりアナログ化され、アナログ信号Ｓａとして表示部１１０に出力される。
【０１２６】
アナログビデオ信号Ｓａはクロマ回路２１１に入力され、ガンマ補正されたアナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１、垂直同期信号ＶＤ及び水平同期信号ＨＤに分離される。位相比較器２１２は、クロマ回路２１１からの水平同期信号ＨＤ及び液晶コントローラ１０１からの位相比較信号ＣＫＨにより水平方向のタイミングを測り液晶コントローラ１０１に出力する。液晶コントローラ１０１は、これらの信号に応じて、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力するとともに、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。液晶コントローラ１０１からの極性反転制御用信号ＣＫＦに基づき、クロマ回路２１１から出力されたアナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１は、レベルシフタ２１３で１ラインまたは１フレーム毎に極性反転される。この適宜反転されたアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、制御信号群ＤＣＮＴに応じてドレインドライバ２０４に入力される。
【０１２７】
コントローラ１０１が生成した制御信号群ＧＣＮＴ中のｓｔａｒｔ信号ＩＮがゲートドライバ２０３に供給されることによって、ゲートドライバ２０３が動作を開始する。
【０１２８】
液晶コントローラ１０１からは、クロック信号が順次供給され、このとき、ゲートラインＧＬ１本毎に出力されるスタート信号により各段にサンプリング信号が転送される。転送されたサンプリング信号は、レベルシフタにより動作レベルに変換し、順次出力される。アナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、マルチプレクサーにパラで入力され、制御信号群ＤＣＮＴのうちの配列信号に基づいて各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力される。マルチプレクサーから出力されたアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、レベルシフタからのサンプリング信号に応じてサンプルホールドバッファー内で順次サンプリングされ、内部のバッファーを介してドレインラインＤＬ１〜ＤＬｍにパラ出力される。
【０１２９】
ドレインラインＤＬ１〜ＤＬｍにそれぞれ供給された表示信号は、ゲートドライバ２０３による選択に従ってオンされているＴＦＴ２０２ａを介して画素容量２０２ｂに、１水平期間の間で書き込まれる。
【０１３０】
表示部１１０は、以上のような動作を繰り返すことによって、液晶パネル２０２の各画素の画素容量２０２ｂに表示信号を書き込んでいく。この表示信号に応じて液晶の配向状態が変化し、「暗」または「明」で各画素が表されている画像が液晶パネル２０２に表示される。
【０１３１】
【発明の効果】
以上説明したように、本発明によれば、信号レベルを減衰させることなく、出力信号をシフトしていくことが可能となる。また、各段を構成するトランジスタの第１のトランジスタは、所定レベルの信号を出力信号として出力する場合以外にオン／オフ駆動されることがないので、長時間使用した場合の閾値電圧特性の変動が少ない。このため、長時間使用しても誤動作が生じる確率を小さく抑えることができ、信頼性の高いものとすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる撮像装置の構成を示すブロック図である。
【図２】撮像素子を構成するダブルゲートトランジスタの断面図である。
【図３】（ａ）〜（ｆ）は、撮像素子を構成するダブルゲートトランジスタの駆動原理を説明する模式図である。
【図４】トップゲートドライバ（またはボトムゲートドライバ）の全体構成を示すブロック図である。
【図５】トップゲートドライバ（またはボトムゲートドライバ）の各段の回路構成を示す図である。
【図６】トップゲートドライバ（またはボトムゲートドライバ）の動作を示すタイミングチャートである。
【図７】（ａ）〜（ｉ）は、この実施の形態にかかる撮像装置の動作を説明する模式図である。
【図８】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図９】図８に示すトップゲートドライバ（またはボトムゲートドライバ）の動作を示すタイミングチャートである。
【図１０】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１１】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１２】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１３】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１４】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１５】トップゲートドライバ（またはボトムゲートドライバ）の他の全体構成を示すブロック図である。
【図１６】トップゲートドライバ（またはボトムゲートドライバ）の他の全体構成を示すブロック図である。
【図１７】液晶表示素子を備えたデジタルスチルカメラを示す斜視図である。
【図１８】図１７のデジタルスチルカメラの構成を示すブロック図である。
【図１９】図１８の表示部を示す回路図である。
【符号の説明】
１…撮像素子、２…トップゲートドライバ、３…ボトムゲートドライバ、４…ドレインドライバ、１０…ダブルゲートトランジスタ、２１〜２７…ＴＦＴ（基本構成）、３１…ＴＦＴ（付加構成）、３２…抵抗素子（付加構成）、ＲＳ（１）〜ＲＳ（ｎ）…段、ＴＧＬ…トップゲートライン、ＢＧＬ…ボトムゲートライン、ＤＬ…ドレインライン、ＧＬ…グラウンドライン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a shift register suitable as a driver for driving an image sensor and a display element, and an electronic apparatus to which the shift register is applied.
[0002]
[Prior art]
As a driver for selecting and scanning imaging elements and display elements in which pixels are arranged in a matrix in a line-sequential manner, shift registers that sequentially shift output signals from the previous stage to the subsequent stage are widely used. In such a shift register, conventionally, it has been difficult to shift the output signal from the previous stage to the subsequent stage without attenuating.
[0003]
In particular, due to the recent demand for higher definition of image sensors and display elements, it is necessary to increase the number of stages of such shift registers. When the number of stages increases, there arises a problem that the signal attenuation at the rear stage becomes severe. For this reason, conventionally, such a shift register is usually provided with a buffer for amplifying an output signal from each stage to a predetermined level. However, the provision of the buffer has a problem that the shift register becomes large.
[0004]
Incidentally, in order to sequentially shift the output signal with such a shift register, there is a method of supplying a control signal to the gate electrode of the field effect transistor provided in each stage in accordance with the shift timing. For example, when an n-channel transistor is used as a field effect transistor, electrons are injected into the gate insulating film every time a high-level control signal is applied to the gate electrode.
[0005]
It is experimentally known that a threshold voltage characteristic of a field effect transistor moves in the positive direction when electrons injected into a gate insulating film are accumulated as electric charges. Therefore, when a control signal is frequently applied to the gate electrode, there is a problem in that current hardly flows between the source electrode and the drain electrode, and a malfunction occurs in the shift register.
[0006]
[Problems to be solved by the invention]
An object of the present invention is to provide a shift register capable of shifting to the subsequent stage without attenuating the level of an output signal, and an electronic device to which the shift register is applied.
[0007]
Another object of the present invention is to provide a shift register that can increase reliability by suppressing fluctuations in transistor characteristics, and an electronic device to which the shift register is applied.
[0008]
[Means for Solving the Problems]
  In order to achieve the above object, a shift register according to the first aspect of the present invention provides:
  Composed of a plurality of stages, each stage of the shift register is
  A first transistor that is turned on when an output signal of a predetermined level is supplied to the control terminal from the previous stage, and that outputs a signal of a predetermined level supplied to one end of the current path from the previous stage to the other end of the current path When,
  A load to which a reference voltage is supplied to one end of the control terminal and the current path;
  Turned on by the electric charge accumulated in the capacitor between the other end of the current path of the control terminal of the first transistor and the control terminal;One end of the current path is connected to the other end of the current path of the load,Through the loadConcernedA second transistor for emitting a signal supplied to one end of the current path from the other end of the current path;
  The first or second signal supplied from the outside to one end of the current path is turned on by the charge accumulated in the capacitor between the other end of the current path of the control terminal of the first transistor and the control terminal. A third transistor that outputs from the other end of the current path as a stage output signal;
  When the second transistor is offSaidA fourth transistor that is turned on by a signal supplied to the control terminal via the load and outputs a constant voltage signal supplied from the outside to one end of the current path as an output signal of the stage from the other end of the current path;
  The signal is turned on when an output signal of a predetermined level is supplied to the control terminal from the next stage, and is formed between the other end of the current path of the first transistor and the control terminals of the second and third transistors. And a fifth transistor for discharging the charge accumulated in the capacitor.
  It is characterized by that.
[0009]
In the shift register, the level of the first or second signal supplied from the outside can be output as the level of the output signal from each stage. For this reason, it is possible to sequentially shift without attenuating the level of the output signal from the previous stage. In addition, since the first to fifth transistors are driven on / off only before and after the output signal of the stage reaches a predetermined level, the number of on / off driving operations can be minimized. As a result, variation in threshold characteristics of each transistor can be suppressed, and the shift register can operate stably over a long period of time.
[0010]
In the shift register, in the first stage, a signal supplied to the control terminal of the first transistor and one end of the current path can be an external signal or an output signal of the last stage. In the last stage, the signal supplied to the control terminal of the fifth transistor can be an external signal or an output signal of the first stage.
[0011]
Each stage of the shift register is turned on by a signal obtained by inverting the level of the first or second signal supplied to the control terminal, and emits an output signal output from the other end of the current path of the third transistor. A sixth transistor can be further included.
[0012]
Each stage of the shift register includes a load element for adjusting the amount of charge accumulated in the capacitor between the other end of the current path of the first transistor and the control terminal of the second transistor. Further, it can be provided.
[0013]
The first signal of the first and second signals is supplied to the odd-numbered stage of the shift register from the outside, and the first and second stages are supplied to the even-numbered stage of the shift register. The second signal among the signals may be supplied from the outside. Here, the first and second signals can alternately be at a high level for each time slot during a predetermined period of the time slot in which the output signal of the shift register is shifted.
[0014]
One end of the current path of the first transistor and the control terminal of each stage can be connected to each other. For this reason, the first transistor can output a signal of a predetermined level to the other end of the current path by inputting one end of the current path and the control terminal once. The fifth transistor is turned on when an output signal of a predetermined level is supplied to the control terminal from the next stage, and the other end of the current path of the first transistor and the control of the second and third transistors are controlled. Since the electric charge accumulated in the capacitor formed with the terminal is discharged, it is not necessary to supply an ON signal to the control terminal of the first transistor at the time of discharging. For this reason, in the shift register of the present invention, the ON signal only needs to be supplied to the control terminal of the first transistor in each stage once in one vertical period. The problem that the threshold gate voltage is largely shifted can be solved.
[0015]
In addition, it is preferable that each transistor constituting each of the plurality of stages is the same channel-type field effect transistor.
[0018]
  In order to achieve the above object, the present invention2The electronic device according to
  A driver composed of a plurality of stages and configured by a driver that sequentially outputs a signal of a predetermined level from each stage by shifting an output signal, and a plurality of pixels selected by the output signal output from each stage of the driver With elements,
  Each stage of the driver
  A first transistor that is turned on when an output signal of a predetermined level is supplied to the control terminal from the previous stage, and that outputs a signal of a predetermined level supplied to one end of the current path from the previous stage to the other end of the current path When,
  A load to which a reference voltage is supplied to one end of the control terminal and the current path;
  Turned on by the electric charge accumulated in the capacitor between the other end of the current path of the control terminal of the first transistor and the control terminal;One end of the current path is connected to the other end of the current path of the load,Through the loadConcernedA second transistor for emitting a signal supplied to one end of the current path from the other end of the current path;
  The first or second signal supplied from the outside to one end of the current path is turned on by the charge accumulated in the capacitor between the other end of the current path of the control terminal of the first transistor and the control terminal. A third transistor that outputs from the other end of the current path as a stage output signal;
  When the second transistor is off, it is turned on by a signal supplied to the control terminal via a load, and a constant voltage signal supplied from the outside to one end of the current path is used as an output signal of the current stage. A fourth transistor that outputs from the other end of
  The signal is turned on when an output signal of a predetermined level is supplied to the control terminal from the next stage, and is formed between the other end of the current path of the first transistor and the control terminals of the second and third transistors. And a fifth transistor for discharging the charge accumulated in the capacitor.
  It is characterized by that.
[0019]
In the electronic device, the odd-numbered stage of the driver is externally supplied with the first signal of the first and second signals, and the even-numbered stage of the driver has the first and second stages. Of these signals, the second signal may be supplied from the outside. Here, the first and second signals can alternately be at a high level for each time slot for a predetermined period of time slots in which the output signal of the driver is shifted.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the accompanying drawings.
[0021]
FIG. 1 is a block diagram showing the configuration of the imaging apparatus according to this embodiment. As shown in the figure, this imaging apparatus is composed of an imaging element 1 for taking an image, and a top gate driver 2, a bottom gate driver 3 and a drain driver 4 for driving the imaging element 1 in accordance with a control signal from the controller. Yes.
[0022]
The imaging element 1 constitutes a plurality of double gate transistors 10 arranged in a matrix. As shown in FIG. 2, the double gate transistor 10 includes a bottom gate electrode 42 made of chrome formed on a substrate 41 such as glass and a bottom gate insulating film 43 made of silicon nitride formed on the bottom gate electrode 42. A semiconductor layer 44 made of amorphous silicon or polysilicon formed on the bottom gate insulating film 43 so as to face the bottom gate electrode 42, a blocking layer 45 made of silicon nitride formed on the semiconductor layer 44, and blocking An n-type semiconductor layer 46 a made of amorphous silicon or polysilicon doped with an n-type impurity and provided on one end of the layer 45 over the semiconductor layer 44, and on the semiconductor layer 44 from the other end of the blocking layer 45. Amorphous silicon or polysilicon doped with n-type impurities An n-type semiconductor layer 46b made of copper, a drain electrode 47 made of chromium formed on the n-type semiconductor layers 46a and 46b and on the bottom gate insulating film 43, a source electrode 48, and on the bottom gate insulating film 43 and the source, A top gate insulating film 49 made of silicon nitride formed so as to cover the drain electrodes 47, 48; a top gate electrode 50 made of ITO formed on the top gate insulating film 49 so as to face the semiconductor layer 44; And an interlayer insulating film 51 made of silicon nitride formed so as to cover the top gate insulating film 49 and the top gate electrode 50.
[0023]
The top gate electrode 50 of the double gate transistor 10 is connected to the top gate line TGL, the bottom gate electrode 42 is connected to the bottom gate line BGL, the drain electrode 47 is connected to the drain line DL, and the source electrode 48 is connected to the ground line GL. ing. The driving principle of the double gate transistor 10 constituting the image sensor 1 will be described later.
[0024]
The top gate driver 2 is connected to the top gate line TGL of the image sensor 1, and outputs a signal of +15 (V) or −15 (V) to each top gate line TGL according to a control signal Tcnt from the controller. The top gate driver 2 includes a shift register that sequentially outputs a +15 (V) signal to each top gate line TGL in accordance with a signal supplied from the controller. Details of the top gate driver 2 will be described later.
[0025]
The bottom gate driver 3 is connected to the bottom gate line BGL of the image sensor 1, and outputs a signal of +10 (V) or 0 (V) to each top gate line TGL according to a control signal Bcnt from the controller. The top gate driver 2 includes a shift register that selectively outputs a +10 (V) signal to each top gate line TGL in accordance with a signal supplied from the controller. Details of the bottom gate driver 3 will be described later.
[0026]
The drain driver 4 is connected to the drain line DL of the image sensor 1, and outputs a constant voltage (+10 (V)) to all the drain lines DL in a predetermined period to be described later in accordance with a control signal Dcnt from the controller. Precharge. The drain driver 4 reads out the potential of each drain line DL that changes depending on whether or not a channel is formed in the semiconductor layer 44 of the double gate transistor 10 during a predetermined period after precharging, and supplies it as image data DATA to the controller. To do.
[0027]
Next, the driving principle of the double gate transistor 10 constituting the image sensor 1 will be described with reference to the schematic diagrams of FIGS.
[0028]
Since the channel formation region of the semiconductor layer 44 of the double gate transistor 10 is generated under the blocking layer 45 between the n-type semiconductor layers 46a and 46b, the channel length is equal to the length of the blocking layer 45 in the channel length direction. Therefore, as shown in FIG. 3A, when the voltage applied to the bottom gate electrode (BG) 42 is 0 (V), the voltage applied to the top gate electrode (TG) 50 is +15. Even in (V), since the electric field applied to both ends of the channel is not the voltage applied to the top gate electrode (TG) 50 but the voltage of the source and drain electrodes 47 and 48, the semiconductor layer 44 has a channel length. Even if a n-channel continuous in the direction is not formed and a voltage of +10 (V) is supplied to the drain electrode 46a (D), a current flows between the drain electrode (D) 46a and the source electrode (S) 46b. Absent. In this state, as described later, holes accumulated in the semiconductor layer 44 and the blocking layer 45 immediately above the channel region of the semiconductor layer 44 are repelled and discharged by the voltage of the top gate electrode (TG) 50 having the same polarity. The Hereinafter, this state is referred to as a reset state.
[0029]
As shown in FIG. 3B, the voltage applied to the top gate electrode (TG) 50 is −15 (V), and the voltage applied to the bottom gate electrode (BG) 42 is 0 (V). In the case where the n-channel is not formed in the semiconductor layer 44 and the drain electrode 46a (D) is supplied with a voltage of +10 (V), the drain electrode (D) 46a and the source electrode (S) 46b During this period, no current flows.
[0030]
As described above, the drain electrode (D) 46a and the source electrode (S) 46b are disposed between the both ends of the channel region of the semiconductor layer 44 and the top gate electrode (TG) 50, respectively. Is affected by the electric field between the drain electrode (D) 46a and the source electrode (S) 46b, and therefore, a continuous channel cannot be formed only by the electric field of the top gate electrode (TG) 50. When the voltage applied to (BG) 42 is 0 (V), an n-channel is formed in the semiconductor layer 44 regardless of the voltage applied to the top gate electrode (TG) 18. There is no.
[0031]
As shown in FIG. 3C, the voltage applied to the top gate electrode (TG) 50 is +15 (V), and the voltage applied to the bottom gate electrode (BG) 42 is +10 (V). In some cases, an n-channel is formed on the bottom gate electrode (BG) 42 side of the semiconductor layer 44. Thus, when the resistance of the semiconductor layer 44 is reduced and a voltage of +10 (V) is supplied to the drain electrode 46a, a current flows between the drain electrode (D) 46a and the source electrode (S) 46b.
[0032]
As shown in FIG. 3D, a sufficient amount of holes are not accumulated in the semiconductor layer 44 as will be described later, and the voltage applied to the top gate electrode (TG) 50 is −15 (V). In this case, even if the voltage applied to the bottom gate electrode (BG) 42 is +10 (V), a depletion layer spreads inside the semiconductor layer 44, the n-channel is pinched off, and the semiconductor layer 44 has a high resistance. Turn into. For this reason, even if a voltage of +10 (V) is supplied to the drain electrode 46a, no current flows between the drain electrode (D) 46a and the source electrode (S) 46b. Hereinafter, this state is referred to as a first read state.
[0033]
Hole-electron pairs are generated in the semiconductor layer 44 in accordance with the amount of incident excitation light. At this time, as shown in FIG. 3E, the voltage applied to the top gate electrode (TG) 50 is −15 (V) and the voltage applied to the bottom gate electrode (BG) 42 is 0 ( V), positive holes in the hole-electron pairs are accumulated in the semiconductor layer 44 and the blocking layer 45 immediately above the channel region of the semiconductor layer 44. Hereinafter, this state until the reset state described above and a read state to be described later is referred to as a “photosensitive state”. The holes accumulated in the semiconductor layer 44 in accordance with the electric field of the top gate electrode (TG) 50 in this way are not discharged from the semiconductor layer 44 until the reset state.
[0034]
As shown in FIG. 3F, the voltage applied to the top gate electrode (TG) 50 is −15 (V), and the voltage applied to the bottom gate electrode (BG) 42 is +10 (V). However, when holes are accumulated in the semiconductor layer 44, the accumulated holes are attracted and held by the top gate electrode 50 to which a negative voltage is applied. This works in the direction of mitigating the influence of the applied negative voltage on the semiconductor layer 44. Therefore, when an n-channel is formed on the bottom gate electrode (BG) 42 side of the semiconductor layer 44, the resistance of the semiconductor layer 44 is reduced, and a voltage of +10 (V) is supplied to the drain electrode 46a, the drain electrode ( D) A current flows between 46a and the source electrode (S) 46b. Hereinafter, this state is referred to as a second readout state.
[0035]
Next, details of the top gate driver 2 shown in FIG. 1 will be described. FIG. 4 is a block diagram showing the overall configuration of the top gate driver 2. The top gate driver 2 is composed of n stages RS (1) to RS (n), where n is the number of rows of the double gate transistors 10 arranged in the image sensor 1 (the number of top gate lines TGL). The However, FIG. 4 shows a configuration when n is an even number.
[0036]
As a control signal Tcnt from the controller, the signal CK1 is supplied to the odd-numbered stages RS (1), RS (3),. A signal CK2 is supplied to the even-numbered stages RS (2), RS (4),. In each stage, a constant voltage Vss is supplied from the controller. The high level of the signals CK1 and CK2 is +15 (V), and the low level is −15 (V). The level of the constant voltage Vss is −15 (V).
[0037]
The start signal IN is supplied from the controller to the first stage RS (1). The high level of the start signal IN is +15 (V), and the low level is −15 (V). Output signals OUT1 to OUTn-1 from the respective preceding stages RS (1) to RS (n-1) are supplied to the second and subsequent stages RS (2) to RS (n). Further, each stage RS (k) (k: an integer from 1 to n) includes an output signal OUTk + 1 (however, in the case of the last stage RS (n), the first stage RS ( The output signal OUT1) of 1) is supplied as a reset pulse. The output signals OUT1 to OUTn of the respective stages RS (1) to RS (n) are output to the top gate line TGL of the image sensor 1, respectively.
[0038]
FIG. 5 is a diagram illustrating a circuit configuration of each stage RS (1) to RS (n) of the top gate driver 2. As shown in the figure, each stage RS (1) to RS (n) has six TFTs (Thin Film Transistors) 21, 22, 23, 25, 26, and 27 as a basic configuration. Each of the TFTs 21, 22, 23, 25, 26, and 27 is composed of an n-channel MOS field effect transistor, and silicon nitride is used for a gate insulating film and amorphous silicon is used for a semiconductor layer.
[0039]
The gate electrode and the drain electrode of the TFT 21 of each stage RS (k) are connected to the source electrode of the TFT 25 of the previous stage RS (k−1), and the source electrode of the TFT 21 is the gate electrode of the TFT 22, the gate electrode of the TFT 25, and the TFT 27. Connected to the drain electrode. The drain electrode of the TFT 22 is connected to the source electrode of the TFT 23 and the gate electrode of the TFT 26, and a constant voltage Vss is supplied to the source electrode of the TFT 22 and the source electrode of the TFT 27. The reference voltage Vdd is supplied to the gate electrode and the drain electrode of the TFT 23, the signal CK1 is supplied to the drain electrode of the odd number TFT 25, and the signal CK2 is supplied to the drain electrode of the even number TFT 25. The source electrode of the TFT 25 is connected to the drain electrode of the TFT 26, and a constant voltage Vss is supplied to the source electrode of the TFT 26. The next stage output signal OUTk + 1 is input to the gate electrode of the TFT 27. Here, functions of the respective stages RS (1) to RS (n) will be described by taking odd-numbered stages RS (k) other than the first stage as an example.
[0040]
The output signal OUTk−1 from the previous stage RS (k−1) is supplied to the gate electrode and the drain electrode of the TFT 21. The TFT 21 is turned on when the high-level output signal OUTk-1 is supplied, and a current flows between the drain electrode and the source electrode by the output signal OUTk-1, whereby the TFT 21 and the TFTs 22 and 25. Electric charges are charged in the wiring capacitors C2 and C5 respectively formed in the wiring between the gate electrodes.
[0041]
Since the reference voltage Vdd is supplied to the gate electrode and the drain electrode of the TFT 23, the TFT 23 has a function as a load for dividing the reference voltage Vdd.
[0042]
The TFT 22 is turned off when the wiring capacitor C2 is not charged, and charges the wiring capacitor C6 with the reference voltage Vdd supplied via the TFT. Further, the TFT 22 is turned on when the wiring capacitor C2 is charged, and causes a through current to flow between the drain electrode and the source electrode. Here, since the TFTs 22 and 23 have a so-called EE type configuration, the charges accumulated in the wiring capacitor C6 may not be completely discharged because the TFT 23 does not become a complete off-resistance. The voltage is sufficiently lower than the voltage.
[0043]
A signal CK1 is supplied to the drain electrode of the TFT 25. The TFT 25 is turned on when the wiring capacitor C5 is charged (that is, when the TFT 26 is turned off). The input signal CK1 causes the gate electrode, the source electrode, and the gate insulating film between them to be turned on. The parasitic capacitance due to the gate capacitance and the drain electrode and the gate insulating film between them is charged up by the on-current, whereby the potential of the wiring capacitance C5 rises to the gate saturation voltage. When reached, the source-drain current is saturated. As a result, the output signal OUTk has substantially the same potential as the signal CK1. The TFT 25 is turned off when the wiring capacitor C5 is not charged (that is, when the TFT 26 is turned on), and the output of the signal CK1 supplied to the drain electrode is cut off.
[0044]
A constant voltage Vss is supplied to the drain electrode of the TFT 26. The TFT 26 is turned off when the wiring capacitor C6 is not charged (that is, when the TFT 25 is turned on), and the level of the signal output from the source electrode of the TFT 25 is output as the output signal OUTk of the stage. . The TFT 26 is turned on when the wiring capacitor C6 is charged (that is, when the TFT 25 is turned off), and the level of the constant voltage Vss supplied to the drain electrode is output from the source electrode to the output of the stage. Output as signal OUTk.
[0045]
The output signal OUTk + 1 of the rear stage RS (k + 1) is supplied to the gate electrode of the TFT 27. The TFT 27 is turned on when the output signal OUTk + 1 supplied to the gate electrode becomes a high level, and discharges the charges accumulated in the wiring capacitors C2 and C5.
[0046]
In the even-numbered stage RS (k), the signal CK2 is supplied to the drain electrode of the TFT 25 from the controller instead of the signal CK1. In the first stage RS (1), the start signal IN is supplied from the controller to the gate electrode and the drain electrode of the TFT 21 instead of the output signal of the previous stage. In the last stage RS (n), the output signal OUT1 of the first stage RS (1) is supplied to the gate electrode of the TFT 27.
[0047]
Next, the details of the bottom gate driver 3 shown in FIG. 1 will be described. The bottom gate driver 3 has the same configuration as that of the top gate driver 2 in both the overall configuration and the configuration of each stage. However, the bottom gate driver 3 is supplied with a constant voltage Vss (0 (V)) from the controller instead of the constant voltage Vss (−15 (V)). The low level of the signals CK1 and CK2 is 0 (V), which is the same as the level of the constant voltage Vss. In addition, the supply timing of each signal included in the control signal Bcnt from the controller is different from the supply timing of each signal included in the control signal Tcnt.
[0048]
Hereinafter, the operation of the imaging apparatus according to this embodiment will be described. First, operations of the top gate driver 2 and the bottom gate driver 3 will be described. The top gate driver 2 and the bottom gate driver 3 are substantially different in the signal input timing and the level of the constant voltage Vss, and only the output signal output timing and level differ accordingly. As for the driver 3, only the parts different from the top gate driver 2 will be described.
[0049]
FIG. 6 is a timing chart showing the operation of the top gate driver 2 (or bottom gate driver 3). At the timing tn when one vertical period starts, the start signal IN supplied from the controller to the first stage RS (1) rises. The start signal IN is at a high level during a predetermined period until timing t1 when one horizontal period ends.
[0050]
When a high level start signal IN is supplied from the controller to the gate electrode of the TFT 21 of the first stage RS (1) for a predetermined period from the timing tn to t1, the TFT 21 of the first stage RS (1) Turn on. At this time, the high-level start signal IN is also supplied to the drain electrode of the TFT 21 in the first stage RS (2), and a current flows between the drain electrode and the source electrode, whereby the first stage RS Electric charges are charged in the wiring capacitors C2 and C5 of RS (1). Then, when the potentials of the wiring capacitors C2 and C5 become high level, the TFTs 22 and 25 are turned on, respectively.
[0051]
During this period, since the high-level start signal IN is not input to the drain electrode and the gate electrode of the TFTs 21 of the stages RS (2) to RS (n), the TFTs 21 of the stages RS (2) to RS (n) Electrons are not accumulated in the gate insulating film and the semiconductor layer to such an extent that the threshold gate voltage of the TFT 21 is greatly affected. Further, since the gate electrode and the drain electrode of the TFT 21 of the first stage RS (1) are only in the high level only from the timing tn to t1 in one vertical period, the first stage RS (1) In the gate insulating film and the semiconductor layer of the TFT 21, electrons are not continuously accumulated to the extent that the threshold gate voltage of the TFT 21 is greatly affected.
[0052]
Until the TFT 22 is turned on, the wiring capacitor C6 of the first stage RS (1) is at a high level because charges are accumulated by the reference voltage Vdd supplied via the TFT 23. Here, when the TFT 22 is turned on, the electric charge accumulated in the wiring capacitor C6 is discharged. As a result, the TFT 26 of the first stage RS (1) is turned off when the potential of the gate electrode becomes low level. Further, since the signal CK2 is at the high level during the period when the high level start signal IN is supplied, the output signal OUTn is output from the TFT 25 of the nth stage RS (n) when continuously driven. Is output.
[0053]
Next, the signal CK1 becomes high level for a predetermined period from timing t1 to t2. At this time, in the first stage RS (1), since the TFT 25 is turned on and the TFT 26 is turned off, the high level of the signal CK1 is output as the output signal OUT1 from the source electrode of the TFT 25.
[0054]
Further, the high level output signal OUT1 output from the first stage RS (1) for a predetermined period from timing t1 to t2 is supplied to the gate electrode and the drain electrode of the TFT 21 of the second stage RS (2). Has been. As a result, similarly to the case where the high-level start signal IN is supplied to the first stage RS (1), charges are charged in the wiring capacitors C2 and C5 of the second stage RS (2). During a part from timing t1 to t2, in the second stage RS (2), the TFT 25 is turned on and the TFT 26 is turned off, but the signal CK2 supplied to the drain electrode of the TFT 25 is at a low level. The low level of the signal CK2 is output as the output signal OUT2.
[0055]
At the same time, since the high level output signal OUT1 is supplied to the gate electrode of the TFT 27 of the nth stage RS (n), the wiring capacitances C2, C5 of the nth stage RS (n) in the previous vertical period. The electric charge accumulated in is discharged and becomes a constant voltage Vss. Therefore, until the TFT 21 of the nth stage RS (n) is turned on again, the wiring capacitors C2 and C5 of the nth stage RS (n) can be stably driven without being in a floating state. . Thus, in the third to nth stages RS (3) to RS (n), the potentials of the wiring capacitors C2 and C5 are low level from the timing t1 to t2, and the TFTs 22 and 25 are turned off. The potential of the wiring capacitor C6 becomes high level, and the TFT 26 is turned on. Thereby, in the third to n-th stages RS (3) to RS (n), the level of the constant voltage Vss is output as the output signals OUT3 to OUTn, respectively.
[0056]
Further, during this period, among the TFTs 21 of the respective stages RS (1) to RS (n), the high voltage is applied to the gate electrode and the drain electrode only in the second stage RS (2), and the other stages Electrons are not continuously accumulated in the gate insulating film and the semiconductor layer of the TFT 21 to such an extent that the threshold gate voltage of the TFT 21 is greatly affected.
[0057]
Next, the signal CK2 becomes high level for a predetermined period from timing t2 to t3. Between timing t2 and t3, the first, second, and nth stages RS (1), RS (2), and RS (n) between timing t1 and t2 are respectively RS (2) and RS (3) When the signals CK1 and CK2 are replaced with the signals CK2 and CK1 respectively in RS (1), each stage RS (1) to RS (n) operates in the same manner as from the timing t1 to t2. Become. That is, during the period from timing t2 to t3, the output signal OUT2 from the second stage RS (2) is at the high level for a predetermined period, and the other stages RS (1), RS (3) to RS (n) Output signals OUT1, OUT3 to OUTn from the low level.
[0058]
The high-level output signal OUT2 from the second stage RS (2) is output to the gate electrode of the TFT 27 of the first stage RS (1), and the wiring capacitances C2 and C5 of the first stage RS (1) are output. The potential is set to a constant voltage Vss. Therefore, until the TFT 21 of the first stage RS (1) is turned on again, the wiring capacitors C2 and C5 of the first stage RS (1) can be stably driven without being in a floating state. . During this period, among the TFTs 21 of the respective stages RS (1) to RS (n), the ON voltage is applied to the gate electrode and the drain electrode only in the third stage RS (3), and the other stages Electrons are not continuously accumulated in the gate insulating film and the semiconductor layer of the TFT 21 to such an extent that the threshold gate voltage of the TFT 21 is greatly affected.
[0059]
In addition, from the timing t3 to t4, the first, second, and nth stages RS (1), RS (2), and RS (n) from the timing t1 to t2 are respectively RS (3). , RS (4), RS (2), each stage RS (1) to RS (n) operates in the same manner as from the timing t1 to t2. That is, during the period from timing t3 to t4, the output signal OUT3 from the third stage RS (3) is at a high level for a predetermined period, and the other stages RS (1), RS (2), RS (4) The output signals OUT1, OUT2, and OUT4 to OUTn from .about.RS (n) are at a low level.
[0060]
Further, the high level output signal OUT3 from the third stage RS (3) is output to the gate electrode of the TFT 27 of the second stage RS (2), and the wiring capacitance C2 of the second stage RS (2), The potential of C5 is set to a constant voltage Vss. Therefore, until the TFT 21 of the second stage RS (2) is turned on again, the wiring capacitors C2 and C5 of the second stage RS (2) can be stably driven without being in a floating state. .
[0061]
Similarly, in a predetermined period from timing tn−1 to tn, a high-level output signal OUTn−1 is output from the TFT 25 of the (n−1) th stage RS (n−1), and from timing tn to t1. In the meantime, a high-level output signal OUTn is output from the TFT 25 of the n-th stage RS (n). Accordingly, the period from timing t1 to the next timing t1 is one vertical period, and high level output signals OUT1 to OUTn-1 are sequentially output.
[0062]
In the timing chart of FIG. 5, when applied as the top gate driver 2, the predetermined period in which the signals CK1 and CK2 from the controller are at the high level is 1 horizontal even if the entire horizontal period is 1 horizontal. It may be part of the period. That is, the top gate driver 2 may output the reset voltage for a period of 1T as will be described later, or may output it for less than 1T.
[0063]
On the other hand, when applied as the bottom gate driver 3, the predetermined period in which the signals CK1 and CK2 from the controller are at the high level is the first half of one horizontal period. That is, in the bottom gate driver 3, a period during which a precharge voltage is supplied to the drain line DL is set between the high level output signal OUTk and the high level output signal OUTk + 1, as will be described later.
[0064]
Further, the low level of the output signals OUT1 to OUTn output from the respective stages RS (1) to RS (n) is applied as the top gate driver 2 due to the difference between the low level of the signals CK1 and CK2 and the level of the constant voltage Vss. When it is applied, it is -15 (V), and when it is applied as the bottom gate driver 3, it is 0 (V). Further, due to the difference between the high levels of the signals CK1 and CK2, the high levels of the output signals OUT1 to OUTn output from the respective stages RS (1) to RS (n) are +15 (V when applied as the top gate driver 2). And +10 (V) when applied as the bottom gate driver 3.
[0065]
Next, an overall operation for driving the image sensor 1 to capture an image will be described with reference to schematic diagrams shown in FIGS. In the following description, it is assumed that the 1T period has the same length as one horizontal period. For the sake of simplicity, only the first three rows of the double gate transistors 10 arranged in the image sensor 1 are considered.
[0066]
First, in the 1T period from timing T1 to T2, as shown in FIG. 7A, the top gate driver 2 selects the top gate line TGL in the first row and outputs +15 (V). -15 (V) is output to the top gate line TGL of the third row (all other rows). On the other hand, the bottom gate driver 3 outputs 0 (V) to all the bottom gate lines BGL. In this period, the double-gate transistors 10 in the first row are in a reset state, and the double-gate transistors 10 in the second and third rows are in a state in which the reading state in the previous vertical period is completed (a state that does not affect the photo sensing). .
[0067]
Next, in the 1T period from timing T2 to T3, as shown in FIG. 7B, the top gate driver 2 selects the top gate line TGL in the second row and outputs +15 (V), -15 (V) is output to the other top gate line TGL. On the other hand, the bottom gate driver 3 outputs 0 (V) to all the bottom gate lines BGL. In this period, the double-gate transistor 10 in the first row is in the photo-sensitive state, the double-gate transistor 10 in the second row is in the reset state, and the double-gate transistor 10 in the third row is finished reading out in the previous vertical period. (A state that does not affect the photo sense).
[0068]
Next, in the 1T period from timing T3 to T4, as shown in FIG. 7C, the top gate driver 2 selects the top gate line TGL in the third row and outputs +15 (V), -15 (V) is output to the other top gate line TGL. On the other hand, the bottom gate driver 3 outputs 0 (V) to all the bottom gate lines BGL. In this period, the double gate transistors in the first and second rows are in the photo-sensitive state, and the double gate transistor 10 in the third row is in the reset state.
[0069]
Next, in the period of 0.5T from timing T4 to T4.5, as shown in FIG. 7D, the top gate driver 2 outputs −15 (V) to all the top gate lines TGL. On the other hand, the bottom gate driver 3 outputs 0 (V) to all the bottom gate lines BGL. The drain driver 4 outputs +10 (V) to all the drain lines DL. During this period, the double gate transistors 10 of all the rows are in the photo sensing state.
[0070]
Next, in a period of 0.5T from timing T4.5 to T5, as shown in FIG. 7E, the top gate driver 2 outputs −15 (V) to all the top gate lines TGL. On the other hand, the bottom gate driver 3 selects the bottom gate line BGL of the first row, outputs +10 (V), and outputs 0 (V) to the other bottom gate line BGL. In this period, the double gate transistors 10 in the first row are in the first or second read state, and the double gate transistors 10 in the second and third rows remain in the photo-sensitive state.
[0071]
Here, when the semiconductor layer is irradiated with sufficient light in the period from the timing T <b> 2 to T <b> 4.5 in the first row, the double gate transistors 10 in the first row are in the second reading state. Since the n-channel is formed in the semiconductor layer, the charge on the corresponding drain line DL is discharged. On the other hand, if the semiconductor layer is not irradiated with sufficient light in the period from the timing T2 to T4.5, the n-channel in the semiconductor layer is pinched off in the first reading state, so that the corresponding drain line DL The upper charge is not discharged. The data driver 4 reads the potential on each drain line DL during the period from timing T4.5 to T5, and supplies it to the controller as image data DATA detected by the double-gate transistor 10 in the first row.
[0072]
Next, in a period of 0.5T from timing T5 to T5.5, the top gate driver 2 outputs −15 (V) to all the top gate lines TGL as shown in FIG. On the other hand, the bottom gate driver 3 outputs 0 (V) to all the bottom gate lines BGL. The drain driver 4 outputs +10 (V) to all the drain lines DL. During this period, the double-gate transistors 10 in the first row are in a state where reading is completed, and the double-gate transistors 10 in the second and third rows are in a photo-sensitive state.
[0073]
Next, in the period of 0.5T from timing T5.5 to T6, as shown in FIG. 7G, the top gate driver 2 outputs −15 (V) to all the top gate lines TGL. On the other hand, the bottom gate driver 3 selects the bottom gate line BGL in the second row and outputs +10 (V), and outputs 0 (V) to the other bottom gate line BGL. During this period, the double-gate transistor 10 in the first row has finished reading, the double-gate transistor 10 in the second row has entered the first or second readout state, and the double-gate transistor 10 in the third row has become photosensitive. It becomes a state.
[0074]
Here, the double-gate transistors 10 in the second row are in the second readout state when the semiconductor layer is irradiated with sufficient light in the period from the timing T3 to T5.5 in which it was in the photosensitive state. Since the n-channel is formed in the semiconductor layer, the charge on the corresponding drain line DL is discharged. On the other hand, if the semiconductor layer is not irradiated with sufficient light in the period from the timing T3 to T5.5, the n-channel in the semiconductor layer is pinched off because of the first reading state, so that the corresponding drain line DL The upper charge is not discharged. The data driver 4 reads the potential on each drain line DL during the period from timing T5.5 to T6 and supplies it to the controller as image data DATA detected by the double gate transistors 10 in the second row.
[0075]
Next, in a period of 0.5T from timing T6 to T6.5, the top gate driver 2 outputs −15 (V) to all the top gate lines TGL as shown in FIG. 7 (h). On the other hand, the bottom gate driver 3 outputs 0 (V) to all the bottom gate lines BGL. The drain driver 4 outputs +10 (V) to all the drain lines DL. During this period, the double-gate transistors 10 in the first and second rows are in a state where reading is completed, and the double-gate transistors 10 in the third row are in a photo-sensitive state.
[0076]
Next, in a period of 0.5T from timing T6.5 to T7, as shown in FIG. 7 (i), the top gate driver 2 outputs −15 (V) to all the top gate lines TGL. On the other hand, the bottom gate driver 3 selects the bottom gate line BGL in the third row and outputs +10 (V), and outputs 0 (V) to the other bottom gate line BGL. During this period, the double gate transistors 10 in the first and second rows are in a state where reading is completed, and the double gate transistors 10 in the third row are in the first or second reading state.
[0077]
Here, the double-gate transistors 10 in the third row are in the second readout state when the semiconductor layer is irradiated with sufficient light in the period from the timing T4 to the time T6.5 that has been in the photosensitive state. Since the n-channel is formed in the semiconductor layer, the charge on the corresponding drain line DL is discharged. On the other hand, if the semiconductor layer is not irradiated with sufficient light in the period from the timing T4 to T6.5, the n-channel in the semiconductor layer is pinched off because of the first reading state. The upper charge is not discharged. The data driver 4 reads the potential on each drain line DL during the period from timing T6.5 to T7, and supplies it to the controller as image data DATA detected by the double gate transistors 10 in the third row.
[0078]
In this way, the controller performs a predetermined process on the image data DATA supplied from the drain driver 4 for each row, thereby generating image data of the imaging target.
[0079]
Note that, even at the time other than the photo sensing, for example, after reading, the double gate transistor 10 is applied with −15 (V) on the top gate electrode 50 and 0 (V) on the bottom gate electrode 42, and the electron-positive in accordance with the excitation light. Although hole pairs are generated, the carriers that are accumulated after the reading are discharged by resetting and then the photo-sensing is started. Therefore, the electron-hole pairs generated in the double gate transistor 10 at the time of photo-sensing are the light during a predetermined period. This is due to incidence, and high-accuracy imaging can be performed.
[0080]
In addition, when a semiconductor layer that is sensitive to excitation light is applied, if the photoperiod is long, the same level of carriers may be accumulated even if it is dark, so the dark and bright voltages of the photosensor Although the ratio is low, the photo-sense time can be set to an optimum voltage ratio by controlling the transfer rate of the top gate driver 2 and the bottom gate driver 3.
[0081]
As described above, in the imaging apparatus according to this embodiment, the top gate driver 2 and the bottom gate driver 3 for selecting the top gate line TGL and the bottom gate line BGL of the imaging device 1 are supplied from the controller with the control signal Tcnt. The voltage levels of the signals CK1 and CK2 supplied as Bcnt can be output as output signals of the respective stages RS (1) to RS (n). For this reason, even if the number of rows of the double gate transistors 10 arranged in the image sensor 1 increases and the number of stages of the top gate driver 2 and the bottom gate driver 3 increases, the level of the output signal is attenuated in the rear stage. There is no end to it.
[0082]
The high level signal is applied to the gate electrode of the TFT 21 constituting each stage RS (k) (k: integer of 1 to n) of the top gate driver 2 and the bottom gate driver 3 from each preceding stage. This is only when the high-level output signal OUTk-1 is supplied (in the first stage RS (1), the start signal IN from the controller). That is, the TFT 21 of each stage RS (k) is not driven on / off unless it is particularly necessary for shifting the output signal. For this reason, the variation of the threshold voltage characteristic of the TFT 21 of each stage RS (k) can be suppressed as much as possible, and the malfunction of the top gate driver 2 and the bottom gate driver 3 due to the variation of the threshold voltage characteristic can be suppressed.
[0083]
In addition, the TFT 21 constituting each stage RS (k) of the top gate driver 2 and the bottom gate driver 3 applied in the imaging device according to this embodiment has an output signal OUTk− from the previous stage RS (k−1). 1 (however, in the first stage RS (1), it is turned on by the control signal IN from the controller) and charges the wiring capacitors C2 and C5. That is, it is not necessary to supply a special control signal from the controller to charge the wiring capacitors C2 and C5, and the number of terminals for connecting the top gate driver 2 and the bottom gate driver 3 to an external controller is reduced. be able to.
[0084]
Further, since the charges once charged in the wiring capacitors C2 and C5 are discharged through the TFT 27 without passing through the TFT 21, the output signal OUT at the previous stage is set to the high level when the wiring capacitors C2 and C5 are discharged. There is no.
[0085]
Furthermore, in the imaging apparatus according to this embodiment, the element constituting the imaging element 1 is only the double gate transistor 10, whereas the elements constituting the top gate driver 2 and the bottom gate driver 3 are TFTs 21 to 21. 23, 25-27 only. Here, since the TFTs 21 to 23 and 25 to 27 can have a structure excluding the top gate electrode (or the bottom gate electrode) of the double gate transistor 10, the top gate driver 2 and the bottom gate driver 3 are It can be formed on the same substrate as the imaging device 1 by the same process.
[0086]
Accordingly, an image pickup apparatus including the image pickup element 1, the top gate driver 2, and the bottom gate driver 3 can be manufactured at low cost, and the connection between the image pickup element 1 and the top gate driver 2 or the bottom gate driver 3 is possible. The occurrence of defects can be suppressed. Furthermore, the entire imaging device can be formed thinner than the top gate driver 2 and the bottom gate driver 3 manufactured and attached as separate modules.
[0087]
The present invention is not limited to the above-described embodiment, and various modifications and applications are possible. Hereinafter, modifications of the above-described embodiment applicable to the present invention will be described.
[0088]
In the above embodiment, the top gate driver 2 and the bottom gate driver 3 are each configured by six TFTs 21 to 23 and 25 to 27 as basic configurations. However, the top gate driver 2 and the bottom gate driver 3 are not limited to this configuration. Another configuration example of the top gate driver 2 and the bottom gate driver 3 will be described with reference to FIGS.
[0089]
In the configuration shown in FIG. 8, each stage (k: integer of 1 to n) of the top gate driver 2 or the bottom gate driver 3 includes the TFT 24 as an additional configuration in addition to the TFTs 21 to 23 and 25 to 27 as the basic configuration. have. The drain electrode of the TFT 24 is connected to the source electrode of the TFT 25, and a constant voltage Vss is supplied to the source electrode. The gate electrode of the TFT 24 in the odd-numbered stages RS (1), RS (3),... Is supplied with a signal ¬CK1 (¬ represents logic negation; the same applies hereinafter) obtained by inverting the level of the signal CK1. The signal ¬CK2 obtained by inverting the level of the signal CK2 is supplied to the gate electrode of the TFT 24 in the even-numbered stages RS (2), RS (4),. Similarly, the signal CK1 is supplied to the drain electrode of the TFT 25 in the odd-numbered stages RS (1), RS (3),..., And the TFT 24 in the even-numbered stages RS (2), RS (4),. A signal CK2 is supplied to the drain electrode.
[0090]
As shown in FIG. 9, the TFT 24 is turned on when the signal CK1 changes from the high level to the low level, that is, when the signal ¬CK1 changes from the low level to the high level, and is connected to the wiring connected to the source electrode of the TFT 25. The charge charged in the formed wiring capacitor C1 is forcibly discharged. That is, the TFT 24 has a function of rapidly reducing the high level output signal OUTk output from the TFT 25 to the top gate line TGL or the bottom gate line BGL to the constant voltage Vss. For this reason, the fall of the output signal OUTk from the high level to the low level can be made sharp.
[0091]
Further, as shown in FIG. 10, a TFT 31 as an additional configuration may be provided. In the TFT 31, a reference voltage Vdd is applied to the gate electrode, a drain electrode is connected to the wiring capacitor C2, and a constant voltage Vss is supplied to the source electrode. Thus, the TFT 31 is turned on together with the discharge of the wiring capacitor C6, and adjusts the amount of charge accumulated in the wiring capacitors C2 and C5, thereby stabilizing the potentials of the wiring capacitors C2 and C5.
[0092]
In the configuration shown in FIG. 11, a resistance element 32 is provided instead of the TFT 31 of FIG. The resistance element 32 has a sufficiently large resistance value, and, like the TFT 31, adjusts the amount of charge accumulated in the wiring capacitors C2 and C5 to stabilize the potentials of the wiring capacitors C2 and C5. It has a function.
[0093]
In the configuration shown in FIGS. 12 and 13, the TFT 24 is added to the configuration shown in FIGS. 10 and 11 at each stage RS (k) (k: integer of 1 to n). For this reason, in the overall configuration of the top gate driver 2 or the bottom gate driver 3 shown in FIG. 3, the signal ¬CK1 or ¬CK2 obtained by inverting the level of the signal CK1 or the signal CK2 at each stage RS (1) to RS (n). Supplied as appropriate.
[0094]
Here, the reason why the TFT 24 can operate without the TFT 24 will be described. When the level of the signal CK1 (or CK2) output from the source electrode of the TFT 25 changes to the low level, the charge accumulated in the wiring connected to the drain electrode is not forcibly discharged at the high level. The level of the output signal OUTk can be changed to the low level of the signal CK1. That is, the time for changing the level of the output signal OUTk to the low level is longer than that in the examples of FIGS. 8, 12, and 13, but the level of the output signal OUTk is changed to the low level for a certain time. It is because it can be made to. In each of the above-described embodiments, for example, a resistance element 33 may be provided instead of the TFT 23 as shown in FIG.
[0095]
In the above-described embodiment, the output signal OUTn of the nth stage RS (n) is supplied to the gate electrode of the TFT 27 of the first stage RS (1), and is thereby accumulated in the wiring capacitors C2 and C5. The charge was discharged. However, a control signal may be supplied from the controller to the gate electrode of the TFT 27 of the first stage RS (1) at a predetermined timing. This makes it possible to arbitrarily set the time from the last horizontal period in one vertical period to the first horizontal period in the next vertical period.
[0096]
In the above embodiment, as shown in the timing chart of FIG. 6, when one vertical period starts, a high level start signal IN is sent from the controller to the first gate driver 2 (or bottom gate driver 3). It was supposed to be supplied to stage RS (1). However, the start signal IN in this case is the same as the output signal OUTn output from the nth stage RS (n). Therefore, when the top gate driver 2 (or the bottom gate driver 3) is continuously driven, as shown in FIG. 15, the n-th signal is supplied except that a high-level start signal IN is supplied as an initial pulse first. The output signal OUTn from the stage RS (n) may be supplied to the first stage RS (1). In this case, the output signal OUTn becomes high level by the first start signal IN, but there is no particular problem because the precharge voltage is not supplied to the drain line DL at this timing.
[0097]
When the top gate driver 2 (or the bottom gate driver 3) is driven only once, as shown in FIG. 16, the wiring capacitance C2 of the nth stage RS (n) is added to the control signal Tcnt from the controller. After the discharge signal φ of C5 is added and the high-level output signal OUTn is output, the wiring capacitors C2 and C5 of the nth stage RS (n) may be discharged by the signal φ.
[0098]
In the above embodiment, the odd-numbered stages RS (1), RS (3),... Of the top gate driver 2 are supplied with the signals CK1, ¬CK1, and the even-numbered stages RS (2), RS. In (4),..., Signals CK2 and ¬CK2 are supplied from the controller. However, in the case of the top gate driver 2, unlike the bottom gate driver 3, the signals CK <b> 1 and CK <b> 2 can be set to a high level throughout one horizontal period. Then, the signal CK2 is equivalent to the signal ¬CK1, and the signal ¬CK2 is equivalent to the signal CK1. Therefore, the signals ¬CK1 and CK1 may be supplied from the controller to the even-numbered stages RS (2), RS (4),.
[0099]
In the above embodiment, the case where the shift register having the configuration shown in FIGS. 3 and 5 is applied as the top gate driver 2 or the bottom gate driver 3 for driving the image sensor 1 has been described. However, the shift register having such a configuration can be applied as a driver that selects a pixel for each row with respect to an arbitrary imaging element or display element in which a plurality of pixels are arranged. Furthermore, the shift register having such a configuration can be applied not only as a driver for driving an image sensor or a display element, but also for other uses such as converting serial data into parallel data. it can.
[0100]
An example in which the shift register is applied to a gate driver of a liquid crystal display device of a digital still camera will be described below.
[0101]
FIG. 17 is a perspective view showing an external appearance of the digital still camera according to this embodiment. As shown in the figure, this digital still camera is composed of a camera body 101 and a lens unit 102.
[0102]
The camera body unit 101 includes a display unit 110 and a mode setting key 112a on the front surface thereof. The mode setting key 112a is a key for switching between a shooting mode for shooting an image and recording it in an image memory, which will be described later, and a playback mode for playing back the recorded image. The display unit 110 is configured by a liquid crystal display device, and functions as a viewfinder for displaying an image captured by a lens before shooting in a shooting mode (monitoring mode), and displays a recorded image in a playback mode. Functions as a display. The configuration of the display unit 110 will be described in detail later.
[0103]
The camera body 101 also includes a power key 111, a shutter key 112b, a “+” key 112c, a “−” key 112d, and a serial input / output terminal 113 on the top surface thereof. The power key 111 is a key for turning on / off the power of the digital still camera by performing a slide operation.
[0104]
The shutter key 112b is a key for instructing recording of an image in the photographing mode and instructing determination of selection contents in the reproduction mode. The “+” key 112c and the “−” key 112d are used to select image data to be displayed on the display unit 110 from image data recorded in the image memory in the playback mode and to set conditions for recording / playback. Used for. The serial input / output terminal 113 is a terminal for inserting a cable for performing communication with an external device (such as a personal computer or a printer).
[0105]
The lens unit unit 102 includes a lens that forms an image to be photographed on the back side of the drawing. The lens unit 2 is attached so as to be able to rotate 360 ° in the vertical direction around an axis coupled to the camera body 101.
[0106]
FIG. 18 is a block diagram showing a circuit configuration of the digital still camera of FIG.
As shown in the figure, this digital still camera circuit includes a display unit 110, key input units 112a, 112b, 112c, and 112d, and a plurality of imaging pixels arranged in a matrix, and accumulates charges depending on the intensity of received light. CCD (Charge Coupled Device) 121, sample hold circuit 122, A / D converter 123, vertical driver 124, timing generator 125, color process circuit 126, DMA controller 127, DRAM 128, and recording A memory 130, a CPU (Central Processing Unit) 31 that executes programs stored in accordance with commands from the key input units 112a, 112b, 112c, and 112d and controls each circuit unit of the digital still camera, and an image compression / decompression circuit 132, VRAM controller 133, V It comprises a AM134, a digital video encoder 135, and a serial input-output terminal 113.
[0107]
The operation state of the circuit in the shooting mode will be described. There are two operation modes in the photographing mode, which are divided into a monitoring mode in which a photographed image is displayed on the display unit 110 and an image recording mode in which the photographed image is recorded as image data.
[0108]
In the monitoring mode, the CPU 131 drives the CCD 121 by controlling the timing generator 125 and the color process circuit 126 for each preset imaging cycle, and the CCD 121 controls the light amount of the image captured based on the drive signal Sp output from the vertical driver 124. The electric signal Se converted according to the above is sequentially output to the sample and hold circuit 122. The sample hold circuit 122 outputs the effective part Se ′ of the electric signal Se to the A / D converter 123. The A / D converter 123 converts the effective portion Se ′ into digital data Sd and outputs it to the color process circuit 126. The color process circuit 126 sends YUV data, which is luminance / color difference digital data, from the digital data Sd to the DMA controller 127. Output. The DMA controller 127 records / updates the YUV data in the DRAM 128.
[0109]
The CPU 131 reads the YUV data for one frame transferred from the DMA controller 127 from the DRAM 128 and writes it into the VRAM 134 via the VRAM controller 133. Also, the digital video encoder 135 reads out one frame of YUV data from the VRAM 134 via the VRAM controller 133 at regular intervals, generates an analog video signal Sa, and outputs the analog video signal Sa to the display unit 110. The serial input / output terminal 113 is an input / output terminal for the CPU 131 to perform serial transfer of data with an external device.
[0110]
The key input units 112a, 112b, 112c, and 112d are respectively configured by a mode setting key 112a, a shutter key 112b, a “+” key 112c, and a “−” key 112d arranged on the camera body unit 101. A command according to the input is input to the CPU 131.
[0111]
The image recording mode will be described below.
First, when the CCD 121 continues to output the electric signal Se to the sample hold circuit 122, the operator presses the shutter key 112b of the digital still camera, so that the CPU 131 controls the timing generator 125 and the color process circuit 126 to perform the transfer operation. Is stopped. The last-transferred electrical signal Se for one frame is converted into YUV data via the sample and hold circuit 122, the A / D converter 123, and the color process circuit 126, as in the monitoring mode. The CPU 131 reads this YUV data in a predetermined format via the DMA controller 127 and inputs it to the image compression / decompression circuit 132 for compression. The compressed data is stored in the recording memory 130. After the saving, the CPU 131 restarts the timing generator 125 and the color process circuit 126 and automatically returns to the monitoring mode.
[0112]
In the playback mode, the compressed data stored in the recording memory 130 is decompressed by the image compression / decompression circuit 132 in accordance with the operation of the key input units 112a, 112b, 112c, and 112d, and this decompression is performed for one decompressed frame. Are read from the image compression / decompression circuit 132 and written to the VRAM 134 via the VRAM controller 133. The YUV data for one frame written in the VRAM 134 is read and converted line-sequentially by the video encoder 135 and output to the display unit 110 as an analog video signal Sa. Alternatively, it may be set to switch to the playback mode immediately after the end of shooting in the image recording mode and to display an image of one frame taken by the display unit 110.
[0113]
FIG. 19 is a block diagram illustrating a configuration of the display unit 110 illustrated in FIGS. 17 and 18.
The display unit 110 includes a liquid crystal display device, and includes a chroma circuit 211, a phase comparator 212, a level shifter 213, a liquid crystal controller 101, a liquid crystal panel 202, a gate driver 203, and a drain driver 204. Prepare.
[0114]
In both the monitoring mode and the image recording mode, the chroma circuit 211 receives the analog RGB signal S from the analog video signal Sa of the digital video encoder 135.R1, SG1, SB1Is generated. At this time, the analog video signal SR1, SG1, SB1The gamma correction is performed in accordance with the visual characteristics of the liquid crystal panel 202. The level shifter 213 generates an analog RGB signal S generated by the chroma circuit 211 in order to drive the liquid crystal alternating current and to adjust the brightness.R1, SG1, SB1Is inverted every line or every frame, the amplitude is controlled, and the level-shifted analog RGB signal S is processed.R2, SG2, SB2Is output.
[0115]
The liquid crystal controller 101 incorporates an oscillation circuit, and the vertical synchronization signal VD generated by the chroma circuit 211 by the synchronization separation process from the analog video signal Sa is input to synchronize in the vertical direction, and the phase comparison with the horizontal synchronization signal HD is performed. A phase locked loop (PLL) is configured by the output of the phase comparator based on the signal CKH to achieve horizontal synchronization. Then, the liquid crystal controller 101 outputs the polarity inversion control signal CKF to the level shifter 213, outputs the control signal group DCNT to the drain driver 204, and outputs the control signal group GCNT to the gate driver 203.
[0116]
The liquid crystal panel 202 is of active matrix driving composed of m × n pixels, and is configured by sealing liquid crystal between a pair of substrates. On one substrate of the liquid crystal panel 202, a common voltage V generated by the chroma circuit 211 and subjected to AC level amplification and DC level amplification.COM(VCOMIs applied to the other substrate of the liquid crystal panel 202, and the pixel electrode corresponding to the pixel and the semiconductor layer are made of amorphous silicon or polysilicon. The thin film transistors (TFT) 202a are arranged in a matrix, and n gate lines GL1 to GLn and m drain lines DL1 to DLm are formed in parallel between the pixel electrodes. Capacitor lines CL1 to CLn are provided in parallel with the gate lines GL1 to GLn.
[0117]
An equivalent circuit for one pixel of the liquid crystal panel 202 is shown in FIG. The gate of the TFT 202a is connected to the gate line GL, the drain is connected to the drain line DL, the source is connected to the pixel electrode, and the pixel capacitor 202b is composed of a pixel electrode, a common electrode, and a liquid crystal therebetween. The display signal on the drain line DL is written into the pixel capacitor 202b via the TFT 102 corresponding to the selected gate line GL. The alignment state of the liquid crystal is controlled according to the display signal written in the pixel capacitor 202b, and an image is displayed by changing the amount of light transmitted through the liquid crystal. The capacitor 202c is composed of capacitor lines CL1 to CLn, a gate insulating film and a pixel electrode overlapping with the capacitor lines CL1 to CLn.CSIs constantly applied. All common electrodes have a variable common voltage V for each line.COMIs constantly applied.
[0118]
The gate driver 203 includes the n-stage shift register described in the above embodiment, and any of the gate lines GL1 to GLn according to the signals CK1 and CK2 and the start signal IN in the control signal group GCNT supplied from the controller 101. Are sequentially selected and activated (high level).
[0119]
The drain driver 204 includes a shift register, a level shifter, a sample hold buffer, and a multiplexer.
[0120]
The shift register of the drain driver 204 has an m-stage configuration corresponding to the number of pixels in the horizontal direction of the liquid crystal panel 202, and receives an analog RGB signal when a clock signal, an inverted clock signal, and a start signal in the control signal group DCNT are input. A sampling signal for sampling is generated. The level shifter is a circuit for converting the sampling signal into the operation level of the sample hold buffer. The multiplexer receives the analog video signal S from the level shifter 213 based on the array signal in the control signal group DCNT.R2, SG2, SB2Are arranged in the order corresponding to the RGB arrangement of the pixels of each line and output. The sample hold buffer is based on the sampling signal from the level shifter and the analog video signal SR2, SG2, SB2Is amplified by a buffer and output to the drain lines DL1 to DLm.
[0121]
The operation of the digital still camera according to this embodiment will be described below.
[0122]
When the mode of the digital still camera is set to the shooting mode (monitoring mode and image recording mode) by operating the mode setting key 112a, each pixel of the CCD 121 is accumulated according to the image formed by the lens. The electric signal Se corresponding to the electric charge is sequentially input to the sample and hold circuit 122 according to the driving signal supplied from the vertical driver 124, and is input to the A / D converter 123 as the analog electric signal Se ′ of the effective part. The read image signal Se is supplied to the A / D converter 123 via the digital image data Sd and supplied to the color process circuit 126.
[0123]
The color process circuit 126 outputs YUV data, which is luminance / color difference digital data, from the digital data Sd to the DMA controller 127, and the DMA controller 127 records and updates the YUV data in the DRAM 128. The CPU 131 reads the YUV data for each frame transferred from the DMA controller 127 from the DRAM 128 and writes it to the VRAM 134 via the VRAM controller 133. Then, the digital video encoder 135 reads out one frame of YUV data from the VRAM 134 via the VRAM controller 133 at regular intervals to generate an analog video signal Sa, outputs the analog video signal Sa, and outputs the analog video signal Sa to the display unit 110. Is displayed.
[0124]
Here, when the shutter key 112b is operated, the CPU 131 controls the timing generator 125 and the color process circuit 126 according to an instruction from the CPU 131, and the transfer operation is stopped. Then, the last transferred electric signal Se for one frame is converted into YUV data via the sample hold circuit 122, the A / D converter 123, and the color process circuit 126. The YUV data is read out in a predetermined format via the DMA controller 127, input to the image compression / decompression circuit 132, compressed, and stored in the recording memory 130.
[0125]
On the other hand, when the mode of the digital still camera is set to the playback mode by the operation of the mode setting key 112a, the CPU 131 displays the compressed image data instructed by the operation of the “+” key 112c or the “−” key 112d. Is read from the recording memory 130, decompressed by the image compression / decompression circuit 132, and written to the VRAM 134 under the control of the VRAM controller 133. The written YUV data is converted into an analog signal by a digital video encoder and output to the display unit 110 as an analog signal Sa.
[0126]
The analog video signal Sa is input to the chroma circuit 211 and the gamma-corrected analog video signal S is input.R1, SG1, SB1Are separated into a vertical synchronizing signal VD and a horizontal synchronizing signal HD. The phase comparator 212 measures the timing in the horizontal direction based on the horizontal synchronization signal HD from the chroma circuit 211 and the phase comparison signal CKH from the liquid crystal controller 101, and outputs it to the liquid crystal controller 101. In response to these signals, the liquid crystal controller 101 outputs a control signal group DCNT to the drain driver 204 and also outputs a control signal group GCNT to the gate driver 203. Based on the polarity inversion control signal CKF from the liquid crystal controller 101, the analog video signal S output from the chroma circuit 211.R1, SG1, SB1The polarity is inverted by the level shifter 213 every line or every frame. This appropriately inverted analog video signal SR2, SG2, SB2Is input to the drain driver 204 in accordance with the control signal group DCNT.
[0127]
When the start signal IN in the control signal group GCNT generated by the controller 101 is supplied to the gate driver 203, the gate driver 203 starts operation.
[0128]
A clock signal is sequentially supplied from the liquid crystal controller 101, and at this time, a sampling signal is transferred to each stage by a start signal output for each gate line GL. The transferred sampling signal is converted into an operation level by a level shifter and sequentially output. Analog video signal SR2, SG2, SB2Are input in parallel to the multiplexer, and are output in the order of arrangement according to the RGB arrangement of the pixels of each line based on the arrangement signal in the control signal group DCNT. Analog video signal S output from the multiplexerR2, SG2, SB2Are sequentially sampled in the sample hold buffer in accordance with the sampling signal from the level shifter, and para-outputted to the drain lines DL1 to DLm via the internal buffer.
[0129]
The display signals respectively supplied to the drain lines DL1 to DLm are written in the pixel capacitor 202b through the TFT 202a turned on according to the selection by the gate driver 203 during one horizontal period.
[0130]
The display unit 110 writes a display signal in the pixel capacitor 202b of each pixel of the liquid crystal panel 202 by repeating the above operation. The alignment state of the liquid crystal changes in accordance with the display signal, and an image in which each pixel is represented by “dark” or “bright” is displayed on the liquid crystal panel 202.
[0131]
【The invention's effect】
As described above, according to the present invention, it is possible to shift the output signal without attenuating the signal level. Further, the first transistor of the transistors constituting each stage is not driven on / off except when a signal of a predetermined level is output as an output signal, so that the threshold voltage characteristics change when used for a long time. Less is. For this reason, even if it uses for a long time, the probability that malfunction will arise can be suppressed small, and it can be made highly reliable.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of an imaging apparatus according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a double gate transistor constituting an image sensor.
FIGS. 3A to 3F are schematic views for explaining a driving principle of a double gate transistor constituting an image sensor. FIGS.
FIG. 4 is a block diagram showing an overall configuration of a top gate driver (or bottom gate driver).
FIG. 5 is a diagram illustrating a circuit configuration of each stage of a top gate driver (or a bottom gate driver).
FIG. 6 is a timing chart showing the operation of the top gate driver (or bottom gate driver).
FIGS. 7A to 7I are schematic views for explaining the operation of the imaging apparatus according to the embodiment.
FIG. 8 is a diagram showing another circuit configuration of each stage of the top gate driver (or bottom gate driver).
9 is a timing chart showing the operation of the top gate driver (or bottom gate driver) shown in FIG.
FIG. 10 is a diagram showing another circuit configuration of each stage of the top gate driver (or bottom gate driver).
FIG. 11 is a diagram showing another circuit configuration of each stage of the top gate driver (or bottom gate driver).
FIG. 12 is a diagram showing another circuit configuration of each stage of the top gate driver (or bottom gate driver).
FIG. 13 is a diagram showing another circuit configuration of each stage of the top gate driver (or bottom gate driver).
FIG. 14 is a diagram showing another circuit configuration of each stage of the top gate driver (or bottom gate driver).
FIG. 15 is a block diagram showing another overall configuration of the top gate driver (or bottom gate driver).
FIG. 16 is a block diagram showing another overall configuration of the top gate driver (or bottom gate driver).
FIG. 17 is a perspective view showing a digital still camera including a liquid crystal display element.
18 is a block diagram showing a configuration of the digital still camera of FIG.
FIG. 19 is a circuit diagram showing the display unit of FIG. 18;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Imaging device, 2 ... Top gate driver, 3 ... Bottom gate driver, 4 ... Drain driver, 10 ... Double gate transistor, 21-27 ... TFT (basic structure), 31 ... TFT (additional structure), 32 ... Resistance element (Additional configuration), RS (1) to RS (n) ... stage, TGL ... top gate line, BGL ... bottom gate line, DL ... drain line, GL ... ground line

Claims (12)

複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに前記負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とするシフトレジスタ。A shift register having a plurality of stages, each stage of the shift register being
A first transistor that is turned on when an output signal of a predetermined level is supplied to the control terminal from the previous stage, and that outputs a signal of a predetermined level supplied to one end of the current path from the previous stage to the other end of the current path When,
A load to which a reference voltage is supplied to one end of the control terminal and the current path;
Turned on by the charge accumulated in the capacitor between the other end of the current path of the control terminal of the first transistor and the control terminal, one end of the current path is connected to the other end of the current path of the load, a second transistor which emits a signal which is supplied to one end of the current path from the other end of the current path through the load,
The first or second signal supplied from the outside to one end of the current path is turned on by the charge accumulated in the capacitor between the other end of the current path of the control terminal of the first transistor and the control terminal. A third transistor that outputs from the other end of the current path as a stage output signal;
It was turned on by a signal supplied to the control terminal through the load when said second transistor is turned off, the current signal of constant voltage to be supplied to one end of the current path from the outside as an output signal of the stage A fourth transistor that outputs from the other end of the path;
The signal is turned on when an output signal of a predetermined level is supplied to the control terminal from the next stage, and is formed between the other end of the current path of the first transistor and the control terminals of the second and third transistors. And a fifth transistor for discharging the charge accumulated in the capacitor. 前記シフトレジスタの各段は、制御端子に供給される第１または第２の信号のレベルを反転した信号によってオンし、前記第３のトランジスタの電流路の他端から出力された出力信号を放出させる第６のトランジスタをさらに備える
ことを特徴とする請求項１に記載のシフトレジスタ。Each stage of the shift register is turned on by a signal obtained by inverting the level of the first or second signal supplied to the control terminal, and emits an output signal output from the other end of the current path of the third transistor. The shift register according to claim 1, further comprising a sixth transistor. 前記シフトレジスタの各段は、前記第１のトランジスタの電流路の他端と前記第２のトランジスタの制御端子との間に、前記容量に蓄積される電荷の量を調整するための負荷素子をさらに備える
ことを特徴とする請求項１または２に記載のシフトレジスタ。Each stage of the shift register includes a load element for adjusting the amount of charge accumulated in the capacitor between the other end of the current path of the first transistor and the control terminal of the second transistor. The shift register according to claim 1, further comprising: 前記シフトレジスタの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、
前記シフトレジスタの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給され、
第１、第２の信号はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる
ことを特徴とする請求項１乃至３のいずれか１項に記載のシフトレジスタ。A first signal of the first and second signals is supplied to the odd-numbered stages of the shift register from the outside.
A second signal of the first and second signals is supplied to the even-numbered stage of the shift register from the outside.
The first and second signals are alternately at a high level for each time slot during a predetermined period of time slots in which the output signal of the shift register is shifted. The shift register according to any one of claims. 前記第１のトランジスタの電流路の一端及び制御端子は各段毎に互いに接続されていることを特徴とする請求項１乃至４のいずれか１項に記載のシフトレジスタ。  5. The shift register according to claim 1, wherein one end of the current path of the first transistor and the control terminal are connected to each other at each stage. 前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタである
ことを特徴とする請求項１乃至５のいずれか１項に記載のシフトレジスタ。6. The shift register according to claim 1, wherein each of the transistors included in each of the plurality of stages is the same channel-type field effect transistor. 複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、前記ドライバの各段から出力された出力信号によって選択される複数の画素によって構成された駆動素子とを備え、
前記ドライバの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに前記負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とする電子装置。A driver composed of a plurality of stages and configured by a driver that sequentially outputs a signal of a predetermined level from each stage by shifting an output signal, and a plurality of pixels selected by the output signal output from each stage of the driver With elements,
Each stage of the driver
A first transistor that is turned on when an output signal of a predetermined level is supplied to the control terminal from the previous stage, and that outputs a signal of a predetermined level supplied to one end of the current path from the previous stage to the other end of the current path When,
A load to which a reference voltage is supplied to one end of the control terminal and the current path;
Turned on by the charge accumulated in the capacitor between the other end of the current path of the control terminal of the first transistor and the control terminal, one end of the current path is connected to the other end of the current path of the load, a second transistor which emits a signal which is supplied to one end of the current path from the other end of the current path through the load,
The first or second signal supplied from the outside to one end of the current path is turned on by the charge accumulated in the capacitor between the other end of the current path of the control terminal of the first transistor and the control terminal. A third transistor that outputs from the other end of the current path as a stage output signal;
It was turned on by a signal supplied to the control terminal through the load when said second transistor is turned off, the current signal of constant voltage to be supplied to one end of the current path from the outside as an output signal of the stage A fourth transistor that outputs from the other end of the path;
An output signal of a predetermined level is supplied to the control terminal from the next stage, and is formed between the other end of the current path of the first transistor and the control terminals of the second and third transistors. And a fifth transistor for discharging the charge accumulated in the capacitor. 前記ドライバの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、
前記ドライバの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給され、
第１、第２の信号はそれぞれ、前記ドライバの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる
ことを特徴とする請求項７に記載の電子装置。A first signal of the first and second signals is supplied to the odd-numbered stage of the driver from the outside.
A second signal of the first and second signals is supplied to the even-numbered stage of the driver from the outside.
8. The electronic device according to claim 7 , wherein the first and second signals are alternately at a high level for each time slot for a predetermined period of time slots in which the output signal of the driver is shifted. apparatus. 前記第１のトランジスタの電流路の一端及び制御端子は各段毎に互いに接続されていることを特徴とする請求項７または８に記載の電子装置。One end and a control terminal of the current path of the first transistor is an electronic device according to claim 7 or 8, characterized in that connected to each other in each stage. 前記駆動素子は、撮像素子であることを特徴とする請求項７乃至９のいずれか１項に記載の電子装置。The driving element is an electronic device according to any one of claims 7 to 9, characterized in that an image pickup element. 前記撮像素子は、複数の画素を備え、各画素は、
励起光によりキャリアを生成する半導体層と、
前記半導体層の各々の両端にそれぞれ設けられたソース、ドレイン電極と、
第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、
第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極と、
を備えることを特徴とする請求項１０に記載の電子装置。The imaging device includes a plurality of pixels, and each pixel is
A semiconductor layer that generates carriers by excitation light; and
Source and drain electrodes respectively provided at both ends of each of the semiconductor layers;
A first gate electrode provided on one side of the semiconductor layer via a first gate insulating film;
A second gate electrode provided on the other side of the semiconductor layer via a second gate insulating film;
The electronic device according to claim 10 , further comprising: 前記駆動素子は、液晶表示素子であることを特徴とする請求項７乃至９のいずれか１項に記載の電子装置。The driving element is an electronic device according to any one of claims 7 to 9, characterized in that a liquid crystal display device.
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