JP3028942B2 - 電圧発生回路 - Google Patents

電圧発生回路

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JP3028942B2 JP33039397A JP33039397A JP3028942B2 JP 3028942 B2 JP3028942 B2 JP 3028942B2 JP 33039397 A JP33039397 A JP 33039397A JP 33039397 A JP33039397 A JP 33039397A JP 3028942 B2 JP3028942 B2 JP 3028942B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧発生回路に関
し、特に、マスクプログラマブル型読み出し専用メモリ
（以下、マスクＲＯＭともいう）において、１ビットに
３値以上の情報を記憶するメモリセルを有するマスクＲ
ＯＭに適用される電圧発生回路に関する。
【０００２】
【従来の技術】従来、電圧発生回路は、例えば、マスク
ＲＯＭに適用され用いられる。このマスクＲＯＭでは、
集積度を向上させるために、１個のメモリセルトランジ
スタに２値を越える情報量を記憶させる多値セルが提案
されている。この多値セルには、イオン注入により、接
地電位より高い第一の閾値電圧、第一の閾値電圧より高
い第二の閾値電圧、第二の閾値電圧より高く電源電圧よ
りも低い第三の閾値電圧、第三の閾値電圧より高く電源
電圧よりも更に高い第四の閾値電圧の何れかの閾値電圧
が設定されている。
【０００３】特願平０８−３２０８２７号公報には、図
６に示すように、差動増幅回路６００と基準電圧発生回
路６０１とにより構成される電圧発生回路が提案されて
いる。本従来例の基準電圧発生回路６０１は、負荷ＭＯ
Ｓ回路６０２（トランジスタＱ６０１）とクランプ回路
６０３（メモリセルと同一構造・同一ディメンションの
トランジスタＱ６０２）により構成され、クランプ回路
６０３を構成するトランジスタＱ６０２は、第一〜第四
の閾値電圧の内、何れかの閾値電圧が設定されている。
【０００４】図６に示す電圧発生回路のうち、基準電圧
発生回路６０１の回路動作について以下に説明する。ク
ランプ回路６０３を構成するトランジスタＱ６０２の閾
値電圧を第一の閾値電圧（以下、ＶＴ１ともいう）に設
定した場合、負荷ＭＯＳトランジスタＱ６０１に対し、
クランプ回路６０３の電流駆動能力を十分に大きくとっ
た場合、基準電圧発生回路６０１の出力端子ＣＶＯＵＴ
６０１の電位はほぼＶＴ１に等しくなる。
【０００５】次に、クランプ回路６０３を構成するトラ
ンジスタＱ６０２の閾値電圧を第二の閾値電圧（以下、
ＶＴ２ともいう）に設定した場合、負荷ＭＯＳトランジ
スタＱ６０１に対し、クランプ回路６０３の電流駆動能
力を十分に大きくとった場合、基準電圧発生回路６０１
の出力端子ＣＶＯＵＴ６０１の電位はほぼＶＴ２に等し
くなる。
【０００６】次に、クランプ回路６０３を構成するトラ
ンジスタＱ６０２の閾値電圧を第三の閾値電圧（以下、
ＶＴ３ともいう）に設定した場合、負荷ＭＯＳトランジ
スタＱ６０１に対し、クランプ回路６０３の電流駆動能
力を十分に大きくとった場合、基準電圧発生回路６０１
の出力端子ＣＶＯＵＴ６０１の電位はほぼＶＴ３に等し
くなる。
【０００７】次に、クランプ回路６０３を構成するトラ
ンジスタＱ６０２の閾値電圧を第四の閾値電圧（以下、
ＶＴ４ともいう）に設定した場合、負荷ＭＯＳトランジ
スタＱ６０１に対し、クランプ回路６０３の電流駆動能
力を十分に大きくとった場合、基準電圧発生回路６０１
の出力端子ＣＶＯＵＴ６０１の電位は電源電位に等しく
なる。
【０００８】また、図７に図６に示す電圧発生回路の
内、基準電圧発生回路部分の応用となる回路を示す。図
６に示す電圧発生回路との違いは、クランプ回路を並列
に複数個接続したことである。
【０００９】図７に示す電圧発生回路の場合、負荷ＭＯ
Ｓ回路７００に対し、クランプ回路をクランプ回路７０
１〜クランプ回路７０５まで５個のクランプ回路を接続
しており、クランプ回路の電流駆動能力を十分確保する
ことができ、結果として電圧発生回路の出力電圧をより
クランプ回路に設定された閾値電圧に速く等しくするこ
とができる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題を有している。第１の問題
点は、図６に示す電圧発生回路の基準電圧発生回路６０
１は、基準電圧発生回路内に使用されているクランプ回
路６０３に設定された閾値電圧が最も高い第四の閾値電
圧ＶＴ４が設定された場合に、クランプ回路６０３のド
レイン端子であり基準電圧発生回路の出力となるＣＶＯ
ＵＴ６０１の電位が高くなり、クランプ回路６０３のド
レイン端子に高い電圧が印加されることとなり、結果と
してクランプ回路６０３に用いられているトランジスタ
Ｑ６０２のＢＶＤＳ等のジャンクション耐圧が耐えれな
くなり、破壊をおこしてしまい、動作しなくなってしま
うことである。
【００１１】その理由は、クランプ回路６０３に用いら
れているトランジスタＱ６０２は、メモリセルと同一構
造・同一ディメンションのトランジスタで構成されてい
るために、ＢＶＤＳ等のジャンクション耐圧・ゲート耐
圧等が弱いからである。
【００１２】第２の問題点は、図７に示す電圧発生回路
において、クランプ回路の電流駆動能力を高くするため
に、クランプ回路７０１〜クランプ回路７０５の５個の
クランプ回路を並列に接続した場合に、例えばクランプ
回路７０５の閾値電圧が１個でも製造上のトラブルで閾
値電圧が低くなる方向に極端にはずれた場合に、電圧発
生回路の出力電圧がクランプ回路７０５の影響で低くな
ってしまうという問題が発生してしまうことである。
【００１３】その理由は、図７に示す電圧発生回路内部
に使用されているクランプ回路７０１〜クランプ回路７
０５は、ゲート端子とドレイン端子が共通に接続されて
いるダイオード接続の回路形式を採っており、図８に示
すように、一個でもクランプ回路の閾値電圧が低いと、
閾値電圧の低いクランプ回路に影響され、結果として電
圧発生回路の出力電圧が、当初予定していた電位よりも
下がってしまうからである。
【００１４】本発明は、信頼性を向上させ、出力電圧の
バラツキを抑え、多値セル型マスクＲＯＭの回路動作マ
ージンの確保を可能とした、電圧発生回路を提供するこ
とを目的とする。
【００１５】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の電圧発生回路は、ソース端子が電源に接続
された第一の負荷ＭＯＳ回路と、ソース端子が第一の負
荷ＭＯＳ回路のドレイン端子に接続された第一のトラン
スファゲート回路と、ドレイン端子が第一のトランスフ
ァゲート回路のドレイン端子に接続されソース端子が接
地された第一のクランプ回路とを有して構成される。な
お且つ、第一の負荷ＭＯＳ回路は、ドレイン端子が第一
のトランスファゲート回路のソース端子に、ゲート端子
が第一の入力信号線に接続され、第一のトランスファゲ
ート回路は、ドレイン端子が第一のクランプ回路のドレ
イン端子に、ゲート端子がドレイン端子の反転信号に接
続され、第一のクランプ回路は、ゲート端子が第一の負
荷ＭＯＳ回路のドレイン端子に接続され、第一の負荷Ｍ
ＯＳ回路のドレイン端子と第一のトランスファゲート回
路のソース端子と第一のクランプ回路のゲート端子を共
通に接続して電圧発生回路の出力端子とし、所定の半導
体記憶装置に適用可能としたことを特徴としている。
【００１６】さらに、上記の電圧発生回路は、第一のイ
ンバータ回路を有し、この第一のインバータ回路により
第一のトランスファゲート回路の反転信号を得るか、ま
たは、第一の２ＮＯＲ回路を有し、この第一の２ＮＯＲ
回路の一方の入力を第一のクランプ回路のドレイン端子
に接続し、もう一方の入力を第一の入力信号線に接続
し、第一のトランスファゲート回路の反転信号を得ると
よい。
【００１７】また、上記の第一のクランプ回路は、複数
個が並列に接続され、第一の負荷ＭＯＳ回路は、Ｍ個
（Ｍは２以上の自然数）のトランジスタを有し、このＭ
個のトランジスタのソース端子とドレイン端子が順次相
互に直列接続され、第１位のソース端子を電源に接続
し、第Ｎ位のドレイン端子を第一のトランスファゲート
回路のソース端子に接続し、各ゲート端子を第一の入力
信号線に接続して構成するとよい。
【００１８】なお、上記の半導体記憶装置は、イオン注
入により接地電位より高い第一の閾値電圧から昇順で少
なくとも第Ｎ（Ｎは２以上の自然数）までの閾値電圧を
有し、これら第一〜第Ｎの閾値電圧のいずれか１つが書
き込みデータに基づき設定される多ビット値の複数のメ
モリセルトランジスタを有する半導体記憶装置とすると
よい。
【００１９】
【発明の実施の形態】次に添付図面を参照して本発明に
よる電圧発生回路の実施の形態を詳細に説明する。図１
〜図５を参照すると本発明の電圧発生回路の一実施形態
が示されている。
【００２０】＜第一の実施形態＞図１は、本発明の第一
の実施形態の回路構成を示す図である。図１を参照する
と、本発明の実施の形態は、イオン注入により、接地電
位より高い第一の閾値電圧から電源電位との間に昇順で
少なくとも第二、第三の閾値電圧と、さらに電源電圧よ
りも高い第四の閾値電圧とを有している。これら第一〜
第四の閾値電圧のいずれか１つが、書き込みデータに基
づき設定される複ビット値の複数のメモリセルトランジ
スタを有する半導体記憶装置として構成される。
【００２１】上記の構成の半導体記憶装置において、負
荷ＭＯＳ回路１００は、ソース端子を電源電位Ｖｃｃに
接続し、ドレイン端子をトランスファゲート回路１０１
のソース端子に接続し、ゲート端子を入力信号線ＣＥＢ
に接続している。トランスファゲート回路１０１は、ソ
ース端子を負荷ＭＯＳ回路１００のドレイン端子に接続
し、ドレイン端子をクランプ回路１０３のドレイン端子
に接続し、ゲート端子をインバータ回路１０２の出力端
子に接続している。インバータ回路１０２は、入力端子
をトランスファゲート回路１０１のドレイン端子に接続
し、出力端子をトランスファゲート回路１０１のゲート
端子に接続している。クランプ回路１０３は、ドレイン
端子をトランスファゲート回路１０１のドレイン端子に
接続し、ソース端子を接地させ、ゲート端子を負荷ＭＯ
Ｓ回路１００のドレイン端子に接続している。
【００２２】さらに、負荷ＭＯＳ回路１００のドレイン
端子とトランスファゲート回路１０１のソース端子とク
ランプ回路１０３のゲート端子とを共通に接続し、電圧
発生回路の出力端子ＣＶＯＵＴ１０１とする。
【００２３】＜動作の説明＞本発明の実施の形態に係る
電圧発生回路は、負荷ＭＯＳ回路１００に入力され入力
信号ＣＥＢに活性化レベルが与えられている時、クラン
プ回路１０３に向かって電流を供給し続ける。クランプ
回路１０３は設定された閾値電圧まで電流を流しつづけ
ようとするが、クランプ回路１０３と負荷ＭＯＳ回路１
００の間に接続したトランスファゲート回路１０１と、
トランスファゲート回路１０１のドレイン端子を入力と
し出力をトランスファゲート回路１０１のゲート端子に
接続したインバータ回路１０２の働きにより、トランス
ファゲート回路１０１のドレイン端子の電位がインバー
タ回路１０２の論理閾値電圧を超えたところで、インバ
ータ回路１０２がスイッチングし、トランスファゲート
回路１０１がカットオフする。このことで、クランプ回
路１０３のドレイン端子に印加される電圧が抑制され
る。
【００２４】＜構成の詳細説明＞上記した実施の形態に
ついて更に詳細に説明すると、以下となる。図１を参照
すると、本実施形態の電圧発生回路は、ソース端子を電
源に接続し、ドレイン端子を第一のトランスファゲート
回路１０１のソース端子に接続し、ゲート端子を第一の
入力信号線ＣＥＢに接続した第一の負荷ＭＯＳ回路１０
０と、ソース端子を第一の負荷ＭＯＳ回路１００のドレ
イン端子に接続し、ドレイン端子を第一のクランプ回路
１０３のドレイン端子に接続し、ゲート端子を第一のイ
ンバータ回路１０２の出力端子に接続した第一のトラン
スファゲート回路１０１と、入力端子を第一のトランス
ファゲート回路１０１のドレイン端子に接続し出力端子
を第一のトランスファゲート回路１０１のゲート端子に
接続した第一のインバータ回路１０２と、ドレイン端子
を第一のトランスファゲート回路１０１のドレイン端子
に接続し、ソース端子を接地させ、ゲート端子を第一の
負荷ＭＯＳ回路１００のドレイン端子に接続した第一の
クランプ回路１０３とにより構成される。本回路構成に
より、第一の負荷ＭＯＳ回路１００のドレイン端子と第
一のトランスファゲート回路１０１のソース端子と第一
のクランプ回路１０３のゲート端子を共通に接続し、電
圧発生回路の出力端子ＣＶＯＵＴ１０１となる。
【００２５】＜動作の詳細説明＞図１の電圧発生回路に
おいて、ソース端子を電源に接続し、ゲート端子を第一
の入力に接続し、ドレイン端子を電圧発生回路の出力に
接続した負荷ＭＯＳ回路１００は、ゲート端子に接続し
た第一の入力が活性レベルにある時、負荷ＭＯＳ回路１
００が“ＯＮ”状態になり、電流を供給し続ける。一
方、負荷ＭＯＳ回路１００のドレイン端子とソース端子
が接続し、ドレイン端子がクランプ回路１０３のドレイ
ン端子と接続され、ゲート端子がインバータ回路１０２
の出力が接続されたトランスファゲート回路は、インバ
ータ回路１０２の出力レベルが“Ｈ”レベルの時“Ｏ
Ｎ”し、インバータ回路１０２の出力レベルが“Ｌ”レ
ベルの時“ＯＦＦ”する。インバータ回路１０２は、自
身のもっている論理閾値レベルによりスイッチングをお
こなうので、クランプ回路のドレインには、インバータ
回路１０２の論理閾値以上の電位は印加されなくなる。
【００２６】＜第二の実施形態＞本発明の第二の実施形
態では、図２に示しているように、第一の実施形態で説
明を行った図１に示す電圧発生回路内に構成されたイン
バータ回路を、２ＮＯＲ回路に置き換えている。２ＮＯ
Ｒ回路の一方の入力はクランプ回路のドレイン端子に接
続し、もう一方の入力を負荷ＭＯＳ回路のゲート端子に
入力している。このように、入力ＣＥＢを接続しても第
一の実施形態で示した回路と同様の効果を得ることが可
能である。
【００２７】＜第三の実施形態＞本発明の第三の実施形
態では、図３に示しているように、負荷ＭＯＳ回路３０
０、トランスファゲート回路３０１、インバータ回路３
０２、クランプ回路３０３、３０４、３０５、３０６、
３０７、を有して構成される。本第三の実施形態は、第
一の実施形態で説明を行った図１に示す電圧発生回路内
に構成されたクランプ回路を、５個並列に接続したもの
である。こうすることで、クランプ回路の電流駆動能力
を向上させることを目的としており、並列に接続するク
ランプ回路の個数は任意に変更することが可能である。
【００２８】＜第四の実施形態＞本発明の第四の実施形
態では、図４に示しているように、負荷ＭＯＳ回路４０
０、４０１、トランスファゲート回路４０２、インバー
タ回路４０３、クランプ回路４０４、を有して構成され
る。本第四の実施形態は、第一の実施形態で説明を行っ
た図１に示す電圧発生回路内に構成された負荷ＭＯＳ回
路を、２個直列に接続したものである。こうすること
で、負荷ＭＯＳ回路の電流駆動能力を低下させることを
目的としており、直列に接続する負荷ＭＯＳ回路の個数
は任意に変更することが可能である。
【００２９】また、上記第二の実施形態と第三の実施形
態を組み合わせることにより、第一の実施形態と同様の
効果を得ることは可能である。さらに、上記第二の実施
形態と第四の実施形態を組み合わせることにより、上記
第二の実施形態と第三の実施形態及び第四の実施形態を
組み合わせることにより、第一の実施形態と同様の効果
を得ることは可能である。
【００３０】＜作用＞上記の実施形態の図１の電圧発生
回路において、ソース端子を電源に接続し、ゲート端子
を第一の入力に接続し、ドレイン端子を電圧発生回路の
出力に接続した負荷ＭＯＳ回路１００は、ゲート端子に
接続した第一の入力が活性レベルにある時、負荷ＭＯＳ
回路１００が“ＯＮ”状態になり、電流を供給し続け
る。一方、負荷ＭＯＳ回路１００のドレイン端子とソー
ス端子が接続し、ドレイン端子がクランプ回路１０３の
ドレイン端子と接続され、ゲート端子がインバータ回路
１０２の出力が接続されたトランスファゲート回路は、
インバータ回路１０２の出力レベルが“Ｈ”レベルの時
“ＯＮ”し、インバータ回路１０２の出力レベルが
“Ｌ”レベルの時“ＯＦＦ”する。インバータ回路１０
２は、自身のもっている論理閾値レベルによりスイッチ
ングをおこなうので、クランプ回路のドレインには、イ
ンバータ回路１０２の論理閾値以上の電位は印加されな
くなる。
【００３１】また、図３の電圧発生回路において、５個
並列に接続したクランプ回路のうち、例えば１個閾値電
圧がずれたとしても、クランプ回路５個の電流駆動能力
は、平均をとることができる。図５は、クランプ回路３
０３〜３０７のトランジスタ特性を示しており、ドレイ
ン端電圧の特性のばらつきの例を示している。このよう
に、クランプ回路３０３の１個の閾値電圧がずれても、
クランプ回路の電流駆動能力は、平均化されより安定化
される。
【００３２】よって、上記の実施形態によれば、電圧発
生回路内部に使用されているクランプ回路の高電圧印加
時の破壊防止による信頼性向上と、製造上のトラブル等
によるクランプ回路の閾値電圧のバラツキに対する電圧
発生回路の出力電圧のバラツキを抑え、結果として電圧
発生回路の使用された多値セル型マスクＲＯＭの回路動
作マージンの確保ができる。
【００３３】さらに、図３に示すように、クランプ回路
の電流駆動能力を上げるために、複数個のクランプ回路
を並列に接続した場合に、例えば１個のクランプ回路の
閾値電圧が極端にくるったとしても、電圧発生回路の出
力電圧がくるってこない。その理由は、クランプ回路を
構成するトランジスタのゲート端子とドレイン端子の接
続を、従来用いられていた電圧発生回路のダイオード接
続から変更したためである。従来の電圧発生回路の場
合、クランプ回路をダイオード接続していたため、１個
でも閾値電圧が低いクランプ回路が存在する場合、その
クランプ回路の動作に影響され電圧発生回路の出力電圧
が低くなっていたが、本実施形態の電圧発生回路の場
合、通常のＶＤ−ＩＤ特性を示すために、電流駆動能力
の平均化を行うことができるからである。
【００３４】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００３５】
【発明の効果】以上の説明より明かなように、本発明の
電圧発生回路は、電圧発生回路内に設けられたクランプ
回路のドレイン端子に印加される電位を抑えることが可
能となり、電源電圧を高くした場合にも、クランプ回路
のドレイン端子に加わる電圧ストレスが軽減され、クラ
ンプ回路を構成するトランジスタのジャンクション破壊
などを抑制できる。
【００３６】その理由は、クランプ回路と負荷ＭＯＳ回
路の間に、トランスファゲート回路を設け、トランスフ
ァゲート回路のゲート端子にインバータ回路の出力を接
続し、インバータ回路の入力をクランプ回路のドレイン
端子と接続しているので、クランプ回路のドレイン端子
の電圧が上昇し、インバータ回路の論理閾値を超えた場
合に、インバータ回路がカットオフするので、インバー
タ回路の出力がゲート端子に接続されているトランスフ
ァゲート回路もカットオフし、クランプ回路のドレイン
端子に加わる電圧が抑制されるからである。
【図面の簡単な説明】
【図１】本発明の電圧発生回路の第一の実施形態を示す
構成図である。
【図２】第二の実施形態を示す構成図である。
【図３】第三の実施形態を示す構成図である。
【図４】第四の実施形態を示す構成図である。
【図５】第三の実施形態の回路動作波形図である。
【図６】従来の電圧発生回路全体を示す構成図である。
【図７】従来の電圧発生回路のうち、基準電圧発生回路
の他の構成を示す図である。
【図８】図７に示す回路の動作波形図である。
【符号の説明】
１００ 負荷ＭＯＳ回路 １０１ トランスファゲート回路 １０２ インバータ回路 １０３ クランプ回路 ２００ 負荷ＭＯＳ回路 ２０１ トランスファゲート回路 ２０２ ２ＮＯＲ回路 ２０３ クランプ回路 ３００ 負荷ＭＯＳ回路 ３０１ トランスファゲート回路 ３０２ ２ＮＯＲ回路 ３０３ クランプ回路 ３０４ クランプ回路 ３０５ クランプ回路 ３０６ クランプ回路 ３０７ クランプ回路 ４００ 負荷ＭＯＳ回路 ４０２ トランスファゲート回路 ４０３ インバータ回路 ６００ 差動増幅回路 ６０１ 基準電圧発生回路 ６０２ 負荷ＭＯＳ回路 ６０３ クランプ回路 Ｑ６０１ Ｐｃｈトランジスタ Ｑ６０２ Ｎｃｈトランジスタ Ｑ６０３ Ｐｃｈトランジスタ Ｑ６０４ Ｐｃｈトランジスタ Ｑ６０５ Ｎｃｈトランジスタ Ｑ６０６ Ｎｃｈトランジスタ Ｑ６０７ Ｎｃｈトランジスタ Ｑ６０８ Ｐｃｈトランジスタ Ｑ６０９ Ｎｃｈトランジスタ ７００ 負荷ＭＯＳ回路 ７０１ クランプ回路 ７０２ クランプ回路 ７０３ クランプ回路 ７０４ クランプ回路 ７０５ クランプ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−102406（ＪＰ，Ａ) 特開 平10−149689（ＪＰ，Ａ) 特開 昭61−53804（ＪＰ，Ａ) 特開 平３−282803（ＪＰ，Ａ) 特開 昭62−222489（ＪＰ，Ａ) 特開 昭59−229628（ＪＰ，Ａ) 特開 平６−68690（ＪＰ，Ａ) 特開 平４−228186（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソース端子が電源に接続された第一の負
    荷ＭＯＳ回路と、ソース端子が前記第一の負荷ＭＯＳ回
    路のドレイン端子に接続された第一のトランスファゲー
    ト回路と、ドレイン端子が前記第一のトランスファゲー
    ト回路のドレイン端子に接続されソース端子が接地され
    た第一のクランプ回路とを有して構成され、且つ、 前記第一の負荷ＭＯＳ回路は、ドレイン端子が第一のト
    ランスファゲート回路のソース端子に、ゲート端子が第
    一の入力信号線に接続され、 前記第一のトランスファゲート回路は、ドレイン端子が
    前記第一のクランプ回路のドレイン端子に、ゲート端子
    がドレイン端子の反転信号に接続され、 前記第一のクランプ回路は、ゲート端子が前記第一の負
    荷ＭＯＳ回路のドレイン端子に接続され、 前記第一の負荷ＭＯＳ回路のドレイン端子と前記第一の
    トランスファゲート回路のソース端子と前記第一のクラ
    ンプ回路のゲート端子を共通に接続して電圧発生回路の
    出力端子とし、 所定の半導体記憶装置に適用可能としたことを特徴とす
    る電圧発生回路。
  2. 【請求項２】 前記電圧発生回路は、さらに、第一のイ
    ンバータ回路を有し、該第一のインバータ回路により前
    記第一のトランスファゲート回路の反転信号を得ること
    を特徴とする請求項１に記載の電圧発生回路。
  3. 【請求項３】 前記電圧発生回路は、さらに、第一の２
    ＮＯＲ回路を有し、該第一の２ＮＯＲ回路の一方の入力
    を前記第一のクランプ回路のドレイン端子に接続し、も
    う一方の入力を前記第一の入力信号線に接続し、前記第
    一のトランスファゲート回路の反転信号を得ることを特
    徴とする請求項１に記載の電圧発生回路。
  4. 【請求項４】 前記第一のクランプ回路は、複数個が並
    列に接続されて構成されたことを特徴とする請求項１か
    ら３の何れか１項に記載の電圧発生回路。
  5. 【請求項５】 前記第一の負荷ＭＯＳ回路は、Ｍ個（Ｍ
    は２以上の自然数）のトランジスタを有し、該Ｍ個のト
    ランジスタのソース端子とドレイン端子が順次相互に直
    列接続され、第１位のソース端子を電源に接続し、第Ｎ
    位のドレイン端子を前記第一のトランスファゲート回路
    のソース端子に接続し、各ゲート端子を前記第一の入力
    信号線に接続して構成したことを特徴とする請求項１か
    ら４の何れか１項に記載の電圧発生回路。
  6. 【請求項６】 前記半導体記憶装置は、イオン注入によ
    り接地電位より高い第一の閾値電圧から昇順で少なくと
    も第Ｎ（Ｎは２以上の自然数）までの閾値電圧を有し、
    これら第一〜第Ｎの閾値電圧のいずれか１つが書き込み
    データに基づき設定される多ビット値の複数のメモリセ
    ルトランジスタを有する半導体記憶装置であることを特
    徴とする請求項１から５の何れか１項に記載の電圧発生
    回路。
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