JP2011081267A - 画素回路および表示装置 - Google Patents

Abstract

【課題】データドライバをトランジスタの特性に影響を受けにくい構成とする。
【解決手段】複数のカップリング容量７が、少なくとも２つの設定電位に設定されるデータイネーブルラインに接続される。複数ビットの表示データに応じてオンオフがそれぞれ制御される複数のビットトランジスタ６が、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する。データイネーブルラインに設定される２つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて、表示素子が動作する。これによって、各画素について、複数ビットの表示データによって表示が制御される。
【選択図】図１

Description

本発明は、画素回路および表示装置に関する。

有機ＥＬは自発光型であることから、コントラストが高く、応答が早いため、映像を高画質に表示できる次世代ディスプレイとしての応用が期待されている。有機ＥＬ素子はパッシブマトリクスで駆動される場合もあるが、最近では高解像化に有利な薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型が普及しつつある。有機ＥＬ素子を安定して、長時間駆動し続けるため、低温ポリシリコンなどの高性能な薄膜トランジスタ（ＴＦＴ）が用いられてディスプレイは作製されるが、低温ポリシリコンＴＦＴは製造コストが高く、低コストに大型化することは現状では困難であると考えられている。そのため、低温ポリシリコンＴＦＴは主に小型向けに実用化が進んでいる。

一方で、低温ポリシリコンＴＦＴは移動度が高く、長時間安定動作するため、画素のみならず、高速で動作する駆動回路にも用いることができる。そこで、画素と同じガラス基板上に選択ラインやデータラインを駆動する駆動回路（ドライバ）を形成することにより、ドライバＩＣなどの電子部品の一部を省略し、総合的なコスト削減を図っている。

ところが、低温ポリシリコンＴＦＴはＶｔｈ（閾値）や移動度の特性ばらつきが顕著であるため、有機ＥＬを駆動するＴＦＴを飽和領域（定電流駆動）で用いる場合には、画素内に補正回路を導入するのが一般的である。例えば特許文献１に開示されているように、複数のトランジスタを用いて駆動トランジスタのＶｔｈを補正することで、駆動トランジスタの特性の違いによる表示の不均一を改善できる。

特表２００２−５１４３２０号公報

この従来技術では、画素にアナログの電気信号（例えばアナログ電位）を供給するのは概ねドライバＩＣである。なぜなら、前述のように特性ばらつきの顕著な低温ポリシリコンＴＦＴを用いて均一なアナログ電位が得られるドライバをガラス基板上に構成することは難しいからである。従って、低温ポリシリコンＴＦＴでドライバを形成する場合、専ら選択ドライバのように選択、非選択を切り替えるデジタル回路に用いられているのが現状である。さらなる低コスト化のためには、すべてのドライバをＴＦＴで作製し、ドライバＩＣを削減することが望まれている。

本発明は、各画素について、複数ビットの表示データによって表示が制御される表示装置の画素回路であって、少なくとも２つの設定電位に設定されるデータイネーブルラインに接続される複数のカップリング容量と、複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、前記データイネーブルラインに設定される２つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、を有する。

また、前記表示素子は、有機ＥＬ素子であり、この有機ＥＬ素子に電流を供給する駆動トランジスタを含み、この駆動トランジスタのゲート電圧を前記カップリング容量の合計容量に蓄積される電圧に応じて決定することで、前記有機ＥＬ素子の駆動電流を制御することが好適である。

また、前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記駆動トランジスタのゲートの接続を制御する選択トランジスタと、前記駆動トランジスタのソース・ゲート間を接続する保持容量と、前記駆動トランジスタのソース・ドレイン間の接続を制御するリセットトランジスタと、前記駆動トランジスタのドレインと前記有機ＥＬ素子との接続を制御する発光制御トランジスタと、をさらに含み、前記発光制御トランジスタをオフした状態で、前記リセットトランジスタをオンすることで、前記保持容量に前記駆動トランジスタの閾値電圧に対応する電圧を保持させ、その後前記複数のカップリング容量の合計容量に蓄積される電圧を駆動トランジスタのゲートに印加することが好適である。

また、前記表示素子は、電圧制御表示素子であり、この電圧制御表示素子に前記カップリング容量の合計容量に蓄積される電圧を印加することが好適である。

また、前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記電圧制御表示素子の接続を制御する選択トランジスタと、前記電圧制御表示素子に並列接続された保持容量と、前記選択トランジスタと前記複数のカップリング容量との接続点と一定電圧源との接続を制御するリセットトランジスタと、をさらに含み、前記リセットトランジスタをオンし、前記複数のカップリング容量の両端に同一電圧を供給することで前記複数のカップリング容量の充電電圧をリセットし、その後前記リセットトランジスタをオフし前記選択トランジスタをオンした状態で、前記データイネーブルラインに設定される２つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧制御表示素子に印加するが好適である。

また、本発明は、マトリクス状に配置された各画素に表示素子を有する表示装置であって、少なくとも２つの設定電位に設定されるデータイネーブルラインと、複数ビットの表示データをビット毎に伝達する複数のビットラインと、を含むと共に、予め定められた数の画素の中の１つの画素は、前記データイネーブルラインに接続される複数のカップリング容量と、複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、を含み、各画素は、前記データイネーブルラインに設定される２つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、を含む。

また、前記予め定められた数は、１つであり、各画素が複数のカップリング容量と、複数のビットトランジスタを含むことが好適である。

また、前記予め定められた数は、複数であり、１つの画素の複数のカップリング容量と、複数のビットトランジスタにより、他の画素についての表示素子を駆動するための電圧を蓄積することが好適である。

また、前記１つの画素と、他の画素は互いに色の異なる表示画素であることが好適である。

また、前記１つの画素と、他の画素は、データの上位ビットの表示を行う画素と、下位ビット表示を行う画素であることが好適である。

本発明によれば、画素にＤＡ変換機能を持たせたため、表示領域の外側に配置するデータドライバにおいてトランジスタの閾値のバラツキを考慮する必要が無くなり、ＴＦＴでドライバを構成することが容易になる。

実施形態の画素回路及びそれを含む表示装置の概略構成を示す図である。 画素回路の動作を示すタイミングチャートである。 イネーブル電圧を３〜５Ｖまで変化させた際のＤＡ変換特性を示す図である。 ＤＡ変換部をＲＧＢ画素（２０Ｒ、２０Ｇ、２０Ｂ）で共有する画素回路の構成を示す図である。 ＤＡ変換部をサブ画素において共有する画素回路の構成を示す図である。 サブ画素の表示状態を説明する図である。 サブフレームを利用する場合の画素回路の構成例を示す図である。 図７の構成のサブフレームの表示例を示す図である。 表示素子が電圧制御素子である表示装置の概略構成を示す図である。 図９の画素回路の動作を示すタイミングチャートである。 ＤＡ変換部をＲＧＢ画素（２０Ｒ、２０Ｇ、２０Ｂ）で共有する画素回路の構成を示す図である。 ＤＡ変換部をサブ画素において共有する画素回路の構成を示す図である。 サブフレームを利用する場合の画素回路の構成例を示す図である。 １つの端末に複数のディスプレイを導入する構成例を示す図である。

以下、本発明の実施形態について、図面に基づいて説明する。

図１には、本実施形態のＤＡＣ内蔵画素回路及びそれを含む表示装置の概略が示されている。６ビットのＤＡＣ内蔵画素２０において、表示素子としての有機ＥＬ素子１は、カソードが全画素共通のカソード電極１０（ＶＳＳの一定電位が与えられる）に、アノードはゲート端子が発光制御ライン１６に接続された発光制御トランジスタ５のドレイン端子に接続されている。発光制御トランジスタ５のソース端子は、ソース端子が電源ライン９（ＶＤＤの一定電位が与えられる）に接続された駆動トランジスタ２のドレイン端子に接続されており、その接続点には、ゲート端子がリセットライン１５に接続されたリセットトランジスタ４のソース端子が接続されている。リセットトランジスタ４のドレイン端子は、ゲート端子がそれぞれビット０〜ビット５のビットライン１１−０〜１１−５に接続されたビットトランジスタ６−０〜６−５のドレイン端子、及びゲート端子が選択ライン１３に接続された選択トランジスタ３のドレイン端子に接続されている。ビットトランジスタ６−０〜６−５のそれぞれのソース端子は、一端がデータイネーブルライン１４に接続されたカップリング容量７−０〜７−５のそれぞれの他端に接続され、選択トランジスタ３のソース端子は駆動トランジスタ２のゲート端子と一端が電源ライン９に接続された保持容量８の他端に接続されている。ここで、カップリング容量７−０〜７−５の容量値はＣ０：Ｃ１：Ｃ２：Ｃ３：Ｃ４：Ｃ５＝１：２：４：８：１６：３２となるように構成されている。

選択ライン１３及びデータイネーブルライン１４は第１選択ドライバ２１に駆動され、リセットライン１５及び発光制御ライン１６は第２選択ドライバに駆動される。選択ドライバ２１、２２は図１のように必ずしも第１、第２に分割する必要はなく、一つの選択ドライバで４本を駆動してもよい。

ビットライン１１−０〜１１−５はそれぞれのビットラインがマルチプレクスライン１７−０〜１７−５によって制御されるマルチプレクサ１２−０〜１２−５を介してデータライン１８に接続されており、データドライバ２３からの出力がマルチプレクサ１２−０〜１２−５により切り替えられて、各ビットラインへ供給される。例えば、データドライバ２３がビットデータをビット０からビット５まで連続して時分割出力する際、そのタイミングに合わせてマルチプレクスラインを１７−０から１７−５まで順に選択すると、それらのビットデータは対応するビットラインに供給され、ビットトランジスタ６−０〜６−５をそのビットデータに応じてオンオフする。

このように、マルチプレクサ１２を用いると、１本のデータライン１８で６本のビットライン１１−０〜１１−５にアクセスできるため、データドライバ２３の出力本数を削減できる。マルチプレクサ１２−０〜１２−５によりデータドライバ２３の出力数を低減でき、データドライバ２３を簡略化できるが、反対にマルチプレクサ１２は省略することも可能である。つまり、データドライバ２３の出力をビットラインと同じ数だけ用意し、直接ビットライン１１−０〜１１−５を接続してもよい。

前述のように、マルチプレクサ１２を用いてビットデータをそれぞれのビットライン１１−０〜１１−５に供給するとビットライン１１−０〜１１−５は、例えば図２のような状態になる（Ｂ０〜Ｂ５）。この例では、画素に入力されるビットデータは６ビット６４階調のうちの“２２（０１０１１０）”であり（括弧内はビット表示）、Ｐ型のトランジスタのオンオフと対応させるため、その補数データ“４１（１０１００１）”がデータドライバ２３より出力され、各ビットラインに保持されている。つまり補数データの“０”はビットトランジスタ６をオンするＬｏｗの電位、“１”はビットトランジスタ６をオフするＨｉｇｈの電位を表す。これにより、データイネーブルライン１４とのカップリング容量の合計値はＣｃ＝Ｃ１＋Ｃ２＋Ｃ４＝２２Ｃ０となる。

画素の駆動方法を図２を参照して説明する。まず、データイネーブルライン１４の電位をＶｒｅｆとし、選択ライン１３とリセットライン１５がＬｏｗとされ、選択トランジスタ３及びリセットトランジスタ４がオンすると、駆動トランジスタ２のゲート端子とドレイン端子がダイオード接続され、有機ＥＬ素子１に電流が流れる。次に発光制御ライン１６がＨｉｇｈとされ、発光制御トランジスタ５がオフすると、有機ＥＬ素子１に流れていた電流が遮断され、駆動トランジスタ２のドレイン電位は電流が流れなくなる電位、すなわちＶｔｈに近づいていく。保持容量８には最終電位であるＶｔｈが書き込まれ、カップリング容量７（この例では容量７−１、７−２、７−４の合計値Ｃｃ＝２２Ｃ０）には、データイネーブルライン１４がＶｒｅｆに維持されているため、Ｖｒｅｆ−（Ｖｄｄ−Ｖｔｈ）が書き込まれる。

次に選択ライン１３をＬｏｗにしたまま、リセットライン１５をＨｉｇｈとし、リセットトランジスタ４をオフしてカップリング容量７の電位を確定した後、データイネーブルライン１４をＶｄａｔ（Ｖｄａｔ＜Ｖｒｅｆ）とすると駆動トランジスタ２のゲート電位は式１のようになる。

（式１）

従って、駆動トランジスタ２のゲート−ソース電位は式２のようになり、

（式２）
駆動トランジスタ２のゲート−ソース間電位は、常にＶｔｈが加算された電位となる。

この状態で選択ライン１３をＨｉｇｈとし、選択トランジスタ３をオフすると駆動トランジスタ２のゲート電位が確定し、駆動トランジスタ２は式３に示されるドレイン電流Ｉｄｓを流すように動作する。

（式３）
ただし、

（式４）

ここで、μは移動度、Ｃｏｘはゲート絶縁膜容量、Ｗ及びＬはそれぞれトランジスタのチャネル幅とチャネル長である。

式３、４から分かるように前述のＶｔｈ補正により、ドレイン電流ＩｄｓはＶｔｈの影響がキャンセルされている。しかし、移動度μ（βに含まれる）はドレイン電流Ｉｄｓのパラメータとして残るため、単にＶｔｈ補正のみではそのばらつきの影響を排除できない。

そこで、データイネーブルライン１４をＶｄａｔに維持し、選択ライン１３をＨｉｇｈとし、選択トランジスタ３をオフしたまま、リセットライン１５をＬｏｗとしてリセットトランジスタ４を読み出し期間Δｔの間だけオンすると、移動度μのばらつきの影響を受けたドレイン電流Ｉｄｓがカップリング容量７に読み出される。ただし、Δｔは駆動トランジスタ２が飽和領域で動作し続けるのに十分小さい期間である。読み出された電流は式５のように電圧に換算され、カップリング容量７に保持される。

（式５）

再度選択ライン１３をＬｏｗとして選択トランジスタ３をオンすると、読み出されたドレイン電流による電位差ΔＶが駆動トランジスタ２のゲート電位に反映され、そのゲート電位は式６のようにネガティブフィードバックがかかる（移動度補正）。

（式６）

すなわち、移動度μがばらつきによりやや大きいときはＶｔｈ補正後のドレイン電流Ｉｄｓが多くなりため、ΔＶは大きくなり、移動度μがやや小さいときはＶｔｈ補正後のドレイン電流Ｉｄｓが少なくなるため、ΔＶが小さくなる。その結果、最終的には移動度補正後のドレイン電流Ｉｄｓ’は式７のように表される。

（式７）

式５より、ΔＶは読み出し期間Δｔに依存するため、移動度補正後のドレイン電流Ｉｄｓ’も読み出し期間Δｔに依存する。そこで、移動度μの変動（βの変動）に対して移動度補正後のドレイン電流Ｉｄｓ’をより安定化させる最適な読み出し期間Δｔを導出する。

式７をβで微分して整理すると式８のようになる。

（式８）

従って、式８の微分係数がゼロとなり、移動度μの変動に対してドレイン電流の変動が最も少ないΔｔの条件は式９のように導出される。

（式９）

式７より、ΔＶが大きくなるとドレイン電流Ｉｄｓ’は小さくなるが、Δｔが式９を満たす場合、微分係数はゼロとなり、Ｉｄｓ’は極大値を示すため、電流の減少は最小限に抑えられる。

式９を式７に代入して整理すると、最適に移動度補正された後のドレイン電流は式１０のように求まる。

（式１０）

ただし、実際にはΔｔの制御、すなわち移動度補正時のリセットライン１５のオン期間はライン単位で行われるため式９のようにカップリング容量値Ｃｃに応じた最適な値を設定することができない。すなわち、１ラインにはビットデータに応じて異なるカップリング容量値Ｃｃの画素（明るい画素と暗い画素）が存在するが、１ラインすべての画素に最適なΔｔを設定することはできない。従って、Δｔはカップリング容量値Ｃｃがある値、例えばピーク電流の８０％になるカップリング容量値Ｃｃなど、ある基準値で最適な期間になるように設定する。

このように、Ｖｔｈと最適なΔｔで移動度が補正された後は、選択ライン１３がＨｉｇｈとなり、発光制御ライン１６がＬｏｗとされることで有機ＥＬ素子１に電流が流れて発光する。これをすべてのラインで繰り返すと一画面分の補正が完了し、Ｖｔｈや移動度のばらつきがキャンセルされた均一な映像が表示される。

さて、図１のようにＤＡＣが内蔵された画素の場合、これまでの画素回路と異なり、ビットライン１１−０〜１１−５に保持されるビットデータによってビットトランジスタ６−０〜６−５がオンオフすることでカップリング容量値Ｃｃが変化する。すなわち、ドレイン電流Ｉｄｓ’はＣｃの値によって制御される。ビットデータあるいはカップリング容量値Ｃｃとドレイン電流Ｉｄｓ’の関係を式１０に基づいて図示すると図３のようになる。これは図１の画素のＤＡ変換特性を示している。

図２の例では、ビットデータとして”２２”が入力されているため、カップリング容量値Ｃｃ＝２２Ｃ０（Ｃｃ／Ｃ０＝２２）となり、それに対応したドレイン電流Ｉｄｓ’が決定される。

図３には、Ｖｒｅｆ−Ｖｄａｔ、すなわちデータイネーブルライン１４のイネーブル電圧を３〜５Ｖまで変化させた際のドレイン電流Ｉｄｓ’、すなわちＤＡ変換特性も示されている。

ＤＡ変換特性はビット０〜ビット５の容量値Ｃ０〜Ｃ５のカップリング容量７−０〜７−５を基板上に作製してしまうと決まってしまうが、ピーク電流はデータイネーブルラインのイネーブル電圧Ｖｒｅｆ−Ｖｄａｔを変化させることで変えられることが分かる。これは所望のピーク電流を高く設定して画面を明るくしたり、低く設定して画面を暗くしたいときには都合がよい。なぜならＤＡ変換特性はピーク電流を変化させても６ビットを維持できるため、画質を劣化させることなく、ピーク電流（明るさ）を変換することができるためである。

さらに、式１０より、カップリング容量値Ｃｃと保持容量値Ｃｓの比を変えるとＤＡ変換特性をも変えることができることが理解できる。カップリング容量値Ｃｃを保持容量値Ｃｓと比較して大きくするとドレイン電流Ｉｄｓ’は上に凸のカーブとなるし、逆に小さくすると下に凸のカーブとなる。容量比を変えるとピークのドレイン電流Ｉｄｓ’も変化するが、これは前述のようにデータイネーブルライン１４のイネーブル電圧で調整可能である。この機能は、一端が電源ライン９に接続された複数の保持容量８を設けておき、他端の接続を、トランジスタを設けて、それぞれのトランジスタを介して、駆動トランジスタ２のゲート端子に接続を切替れば容易に実現できる。

なお、ＤＡＣ内蔵画素２０は、カップリング容量７−ｎとビットトランジスタ６−ｎ（ただしｎ＝０〜５）の配置を入れ替えて構成されてもよい。つまり、データイネーブルライン１４にビットトランジスタ６−ｎのドレイン端子、そのソース端子にカップリング容量７−ｎの一端、その他端に選択トランジスタ３及びリセットトランジスタ４のドレイン端子の接続点を接続してもよい。あるいは、駆動トランジスタ２の移動度を補正する必要がない場合には、すなわちＶｔｈを補正するのみで足りる場合には、リセットトランジスタ４のドレイン端子を駆動トランジスタ２のゲート端子に接続して、ＤＡＣ内蔵画素２０が構成されていてもよい。

図１ではすべてＰ型のトランジスタを用いたが、一部のトランジスタにＮ型を用いてもよいし、すべてＮ型で構成してもよい。その場合、図２の駆動波形の極性はトランジスタの極性に対応してＨｉｇｈとＬｏｗを反転させるとよい。

図１の画素回路ではＤＡＣが各画素に配置されるため、やや複雑になり、有機ＥＬ素子１の発光面積の確保が難しくなる場合がある。そこで、図４のようにＲＧＢ画素（２０Ｒ、２０Ｇ、２０Ｂ）でＤＡＣを共有すると、画素回路を簡略化できる。

図４には、カップリング容量７−０〜７−５とビットトランジスタ６−０〜６−５で構成されるＤＡＣの一部をＲＧＢ画素で共有したフルカラー単位画素（ＲＧＢで構成される画素）の一例が示されている。フルカラー画素としてはＲＧＢに加えてＷ（白）を追加する場合もある。ＲＧＢ各画素の選択トランジスタ３Ｒ、３Ｇ、３Ｂのドレイン端子とリセットトランジスタ４Ｒ、４Ｇ、４Ｂのドレイン端子の接続点は、各ビットトランジスタ６−０〜６−５のソース端子に接続されている。データを書き込む際は、図２の手順を例えばＲＧＢの順にそれぞれ行えばよい。つまり、Ｒ画素２０ＲのＶｔｈ補正、データ書き込み、移動度補正を行ってから、Ｇ画素２０ＧのＶｔｈ補正、データ書き込み、移動度補正を行ったのち、Ｂ画素２０ＢのＶｔｈ補正、データ書き込み、移動度補正が行われ、１ラインのフルカラー画素の書き込みが終了する。これは図１の画素がＲＧＢの３画素分横に配置され、一度にＲＧＢのデータ書き込みが行われるのに対して、ＲＧＢの１画素ずつ３回に分けて図２と同じ手順を繰り返すことで同様な効果を得るしくみである。

Ｖｔｈ補正と移動度補正をそれぞれの画素で行うため、各色で合計３回必要となる反面、ＤＡＣやその制御に必要なビットラインの数を大幅に省略できるため、画素がコンパクトに構成できる利点がある。なお、ＲＧＢ各画素の書き込みの際、Ｖｄａｔを各色で異なる電圧レベルとすることにより、ＲＧＢのピーク電流を変えることができる。この方法を用いると各色の色度値が製造過程でばらついても、各色のピーク電流を変えて所望のホワイトポイントに調整することができるため、画質を維持することが容易となる。

図５には、サブ画素を用いてＤＡＣの一部を簡略化したＤＡＣ内蔵画素回路の一例が示されている。図５の例は１画素（ＲＧＢのいずれか）を２つのサブ画素２０Ａ、２０Ｂに分割し、１つの３ビットのＤＡＣを２つのサブ画素で共有している。サブ画素２０Ａは上位ビットであるビット５〜３、サブ画素Ｂは下位ビットであるビット２〜０の表示を担当する。各サブ画素がそれぞれ上位ビットと下位ビットの表示を行うには、上位ビットデータと下位ビットデータでドレイン電流が８：１となるように生成されなければならないが、それを実現する方法はいくつか考えられる。まず、駆動トランジスタ２のサイズをサブ画素間で変える方法である。これにより、同じゲート電位でもドレイン電流を変化させることができる。例えば、駆動トランジスタ２Ａのチャネル幅を駆動トランジスタ２Ｂの８倍とするかもしくはチャネル長を１／８とすれば、単純に電流は８倍になる。

あるいは、駆動トランジスタ２のサイズは変えずに、図３で示したように、電流比をデータイネーブルライン１４のイネーブル電圧を変えることで調整する方法でもよい。つまり、データイネーブルライン１４のＶｒｅｆを同じ値にしておき、データを書き込む際のデータイネーブルライン１４のＶｄａｔを、画素２０Ａに書き込む際と画素２０Ｂで書き込む際で異なる電位とする。画素２０Ａにデータを書き込む際のデータイネーブルライン１４のＶｄａｔを画素２０Ｂのときより低くして、イネーブル電圧Ｖｒｅｆ−Ｖｄａｔを大きくし、電流比を８：１になるように調整すればよい。これによりＶｄａｔの電位を調整することで電流比を設定できるため、自由度が高く、操作性を向上できる。

データの書き込みは、例えば、まず上位ビットに対応する画素２０Ａから、上位３ビットデータをビットライン１１−０〜１１−２へ供給し、Ｖｔｈ補正後、より低いＶｄａｔでデータを書き込み、移動度補正を行う。次いで下位３ビットデータをビットライン１１−０〜１１−２へ供給し、画素２０ＢのＶｔｈ補正後、より高いＶｄａｔでデータを書き込み、移動度補正を行うという２段階でデータを書き込む。このようにサブ画素を設け、共通のＤＡＣを備えることで各サブ画素のＤＡＣのビット数を削減でき、画素回路をコンパクトにすることができる。サブ画素の数を３つ、もしくはそれ以上としてもよく、その場合にはさらにＤＡＣのビット数を省略できるか、階調数を低規模なＤＡＣで増加させることができる。

また、サブ画素の発光面積を上位ビット表示のサブ画素２０Ａと下位ビット表示のサブ画素２０Ｂとで変えてもよい。例えば上位ビットのサブ画素２０Ａを下位ビットのサブ画素２０Ｂより８倍程度大きくするとよい。こうすると、上位ビットのサブ画素２０Ａの電流密度を抑制でき、有機ＥＬ素子の劣化を防ぐことができる。下位ビットのサブ画素２０Ｂはそもそも電流ストレスが小さいため、開口面積を必要以上に確保する必要はない。

開口面積が上位のサブ画素と下位のサブ画素で同じであっても、交互に上位と下位を切り替えることで劣化の程度を均一化してもよい。例えば奇数フレームではサブ画素２０Ａを上位ビット画素として多く電流を流し、サブ画素２０Ｂを下位ビット画素として少ない電流で駆動する一方、偶数フレームではサブ画素２０Ｂを上位ビット画素として多く電流を流し、サブ画素２０Ａを下位ビット画素として少ない電流で駆動すると交互に均一な電流が流れるため、劣化もサブ画素間で均一となる。

図５のようにサブ画素を導入する利点は画素回路の簡略化だけでなく、擬似的に階調数を向上できる点にもある。図６にはその一例が示されている。図６の階調Ｎと階調Ｎ＋１は６ビット階調表示時の連続する階調であり、下位ビット表示サブ画素２０Ｂの階調のインクリメントにより表示されている。サブ画素２０Ｂの階調を隣接する上下左右のサブ画素２０Ｂとで異なる値とすることにより、本来は再現できない階調を擬似的に表示できる。例えば、アドレス１行１列目のサブ画素２０Ｂとアドレス２行２列目のサブ画素２０Ｂを＋１インクリメントすることで、左上の２×２のマトリクスでは隣接画素との平均値で＋１／２インクリメントした表示と同等の効果を得ることができる（Ｎ＋１／２）。アドレス１行１列目のサブ画素２０Ｂのみ＋１インクリメントすれば左上の２×２のマトリクスは＋１／４インクリメントした表示となるし（Ｎ＋１／４）、アドレス１行１列、２行１列、２行２列目のサブ画素２０Ｂを＋１インクリメントすれば左上の２×２のマトリクスは＋３／４インクリメントした表示と同等の効果を得ることができる（Ｎ＋３／４）。つまり、階調表示性能が擬似的に４倍増加、すなわち６ビットのＤＡＣで８ビット階調に近い表示が可能になる。インクリメントする位置をフレーム単位で切り替えると、複数のフレームでインクリメントによる発光が平滑化されるため、点灯画素が目立たなくなる。例えばＮ＋１／４の例では、アドレス１行１列目のインクリメントサブ画素が次のフレームにはそれを含む２×２のマトリクスのいずれかのサブ画素に交代し、４フレーム後に再び１行１列目に点灯順が戻るように制御されると点灯が分散されて擬似階調によるパターンが目立たなくなる。

このような表示方法により、簡略された回路構成でも表示性能を向上させることができる。また、隣接画素を２×２からさらに３×３のマトリクスに広げてより階調数を増加させることも可能であるし、サブ画素２０Ｂの＋１のインクリメントを＋２、＋３とさらに増加させて調整することも可能である。あるいは上位ビットサブ画素２０Ａを用いて同様な方法により隣接画素間で擬似階調を生成してもよいし、上位ビット画素２０Ａの擬似階調と下位ビット画素２０Ｂの擬似階調を組み合わせて表示してもよい。

図７には、ＤＡＣがさらに簡略化された別のＤＡＣ内蔵画素回路の例が示されている。図７の例では３ビットに簡略化されたＤＡＣが内蔵されているが、サブフレームを用いてさらに多ビット化する駆動方法が適用される。図８にはそのサブフレームの一例が示されている。図８（Ａ）には均等な表示期間が割り当てられた２つのサブフレームで６ビット表示を行う場合、図８（Ｂ）は同様に均等な表示期間が割り当てられた４サブフレームで１２ビット表示を行う場合の例が示されている。

図８（Ａ）の６ビット表示を行う場合、フレーム期間は２つのサブフレームに分割され、第１のサブフレームで上位ビット表示、第２のサブフレームで下位ビット表示を行う。まず、第１サブフレームにおいて、ビットライン１１−０〜１１−２に上位ビットデータを供給し、Ｖｔｈ補正、データ書き込み、移動度補正を行って、上位ビット表示を行う。データ書き込みの際には、Ｖｄａｔをより低めに設定し、駆動トランジスタ２が上位ビット表示に必要な電流を流せるように、イネーブル電圧Ｖｒｅｆ−Ｖｄａｔを適切な値に設定する。続く第２サブフレームにおいては、ビットライン１１−０〜１１−２に下位ビットデータを供給し、同様にＶｔｈ補正、データ書き込み、移動度補正を行って、下位ビット表示を行う。データ書き込みの際には、Ｖｄａｔはより高めに設定され、駆動トランジスタ２が下位ビット表示に適切な電流を流せるようにイネーブル電圧Ｖｒｅｆ−Ｖｄａｔが設定される。つまり図８（Ａ）の６ビット表示例では、上位ビット表示時には下位ビット表示時に対して８倍の電流を有機ＥＬ素子に流すようにＶｄａｔは設定される。

図８（Ｂ）のように４サブフレームを用いることでさらに多階調化が可能となる。つまり３ビットのＤＡＣを用いて１２ビット階調を生成できる。第１サブフレームでは１２ビットのうち上位のビット１１〜９、第２サブフレームでは次のビット８〜６、第３サブフレームではその次のビット５〜３、第４サブフレームでは下位のビット２〜０を表示する。各サブフレームではビットライン１１−０〜１１−２に対応する３ビットデータが供給され、Ｖｔｈ補正、データ書き込み、移動度補正が行われ、分割された３ビットの階調で表示が行われる。また、データ書き込み時にはＶｄａｔはそれぞれのサブフレームで異なる値が設定される。上位ビットのサブフレームではＶｄａｔは最も低く、ビットが下位に移るにしたがってＶｄａｔの値は高くなる。すなわちイネーブル電圧Ｖｒｅｆ−Ｖｄａｔが小さくなっていく。こうすることで各３ビット表示時に電流が適切な値に設定され、その電流比は上位ビットから、５１２：６４：８：１となる。

図８（Ａ）、（Ｂ）のようにサブフレームは必ずしも均等な期間でなくてもよく、任意の期間に設定してもよい。例えば、図８（Ｃ）のように、３つのサブフレームで９ビット表示を行う場合、第１サブフレームの期間を第２、第３サブフレームより長く、例えば２倍とすると、第１サブフレームでは、第２サブフレームの電流で最上位ビットを表示できる。そのため、書き込み時のＶｄａｔ、すなわちイネーブル電圧Ｖｒｅｆ−Ｖｄａｔは第１、第２サブフレームで等しくでき、データイネーブルライン１４を駆動する選択ドライバ２１が用意する電圧レベルの数を簡略化できる。つまり、図８（Ａ）では２レベルのＶｄａｔが必要なのに対して、図８（Ｂ）では４レベル必要になるが、図８（Ｃ）では２レベルで９ビット階調を表示できるようになる。

図８（Ａ）、（Ｂ）、（Ｃ）のようにサブフレームを導入して多階調化すると、ＤＡＣのビット数を少なくできるため、より画素回路を簡略化できる点で有利であるが、サブフレームを用いるため、フレームメモリが必要となる。従って、外部の制御ＩＣやシステムにフレームメモリが導入され、各サブフレームに対応するビットデータがサブフレームのタイミングで出力されるように制御することが求められる。

このようにＤＡＣを画素に導入することで、ビットライン１１にデジタルデータを入力すれば、駆動トランジスタ２のゲート端子にはそのデジタルデータがアナログ変換されて与えられ、かつＶｔｈと移動度が補正された電位が得られるため、データドライバ２３をデジタル回路のみで構成可能となる。すなわち有機ＥＬディスプレイをデジタル回路のみで構成できるようになり、ドライバＩＣなどの外部のＩＣを省略できるかもしくはドライバＩＣのさらなる簡略化が可能となる。

以上の内容は低温ポリシリコンＴＦＴを用いた有機ＥＬディスプレイのみならず、アモルファスシリコンＴＦＴを用いても同様な効果を得ることができるし、それ以外の例えば酸化物半導体などで構成されるＴＦＴを用いることも可能である。また、有機ＥＬディスプレイに限らず、その他液晶や電子ペーパーなどの異なる表示特性を有するディスプレイにも応用が可能である。

図９には、液晶や電子ペーパーなど、電圧で透過率や反射率などの光学特性が制御される表示素子（電圧制御表示素子）３１を含む画素４０に６ビットのＤＡＣを内蔵した画素回路の例が示されている。容量性の表示素子３１は一端が共通電極３２（対向電極に相当し、全画素共通電位Ｖｃｏｍが与えられる）に対応し、他端は選択トランジスタ３のソース端子に接続されている。このソース端子には一端が共通電極３２に対応する保持容量８の他端も接続されているため、保持容量８は表示素子３１と並列に構成された容量として作用する。つまり、保持容量８は表示素子３１に与える電位差を一定期間保持し、表示素子３１に同じ電位差をその期間安定的に与え続けることができる。なお、保持容量８の一端は対向電極でなくても、他の配線に接続されていてもよい。

選択トランジスタ３のドレイン端子には、ゲート端子がそれぞれビットライン１１−０〜１１−５に接続され、ソース端子がそれぞれカップリング容量７−０〜７−５の一端に接続されたビットトランジスタ６−０〜６−５のドレイン端子、並びにリセットトランジスタ４のドレイン端子が接続されており、選択トランジスタ３のゲート端子は選択ライン１３に接続されてオンオフが制御される。カップリング容量７−０〜７−５の他端はデータイネーブルライン１４に接続され、ビットライン１１−０〜１１−５の状態により、アクティブになる容量値Ｃｃが制御される。つまり、カップリング容量７−０〜７−５の容量値Ｃ０〜Ｃ５の比は図２の例と同様、Ｃ０：Ｃ１：Ｃ２：Ｃ３：Ｃ４：Ｃ５＝１：２：４：８：１６：３２と与えられているので、ビットデータに比例してカップリング容量値Ｃｃは制御される。

リセットトランジスタ４のソース端子は共通電位Ｖｃｏｍが与えられる参照ライン１９に接続され、またゲート端子はリセットライン１５に接続されてオンオフが制御される。

図９の例では選択ライン１３及びデータイネーブルライン１４は第１選択ドライバ２１、リセットライン１５は第２選択ドライバ２２で駆動されるが、それらは単一の選択ドライバで駆動されてもよい。

各ラインの駆動方法並びに制御タイミングは図１０に示されている。まず、データドライバ２３からデータライン１８を介して順に出力される各ビットデータが、マルチプレクスライン１７−０〜１７−５に与えられる切替え信号に基づいてオンオフされるマルチプレクサ１２−０〜１２−５によって切り替えられ、対応するビットライン１１−０〜１１−５に供給される。ここでは図２と同様の“２２（０１０１１０）”のビットデータが入力されているため、ビットライン１１−０〜１１−５には例えば上位ビットから０→１→０→１→１→０の順にビットデータが切り替えられて転送され、各ビットラインは図１０のような状態になる。これにより、アクティブなカップリング容量が確定し、図２の場合と同様に容量値Ｃｃ＝２２Ｃ０のカップリング容量が得られる。

この状態で、データイネーブルライン１４にＶｒｅｆを供給しながら、選択ライン１３及びリセットライン１５をＨｉｇｈとすると、選択トランジスタ３とリセットトランジスタ４がオンするため、保持容量８及びカップリング容量７がリセットされる。このとき、参照ライン１９及び共通電極３２には一定電位Ｖｃｏｍが供給されているため、保持容量８にはゼロ、カップリング容量７（ここではアクティブなカップリング容量７−１、７−２、７−４）にはＶｃｏｍ−Ｖｒｅｆの電位差が現れる。

続いてリセットライン１５をＬｏｗとして、リセットトランジスタ４をオフした後、データイネーブルライン１４をＶｄａｔへ遷移させると、選択トランジスタ３のソース電位Ｖｓ、すなわち保持容量８の一端の電位は式１１のようになる。

（式１１）

ただし、表示素子３１の容量は保持容量８と比較して十分小さいと仮定し、ここでは無視している。その結果、表示素子３１の両端には式１２の電位差Ｖｏｐｔが与えられ、この電位差に基づいて光学特性が制御される。

（式１２）

式１２から明らかなように、カップリング容量値Ｃｃを制御することで表示素子３１の電位差Ｖｏｐｔを制御できることが分かる。また、データイネーブルライン１４の電位差Ｖｄａｔ−Ｖｒｅｆによってピーク電圧を制御できることも確認できる。つまり、Ｖｄａｔ−Ｖｒｅｆを大きくすればＶｏｐｔのピークは大きくなり、小さくすればＶｏｐｔのピークは小さくなる。さらにピークを小さくし、ピーク電位差をマイナスに反転させることも可能である。

この反転させる機能は液晶を駆動する際に都合がよい。なぜなら表示素子３１が液晶の場合には、一定周期で交流駆動する必要があるためである。これは、式１２で示されるように、Ｖｄａｔ−Ｖｒｅｆのイネーブル電圧を制御することにより、容易に実現できる。つまり、奇数フレームではＶｄａｔ−Ｖｒｅｆ＞０となるＶｄａｔを与え、偶数フレームではＶｄａｔ−Ｖｒｅｆ＜０なるＶｄａｔを与えればフレーム単位に液晶に与えられる駆動電圧が交流化するため、液晶を適切に制御できる（フレーム反転駆動）。ライン単位にこの制御を切り替える、すなわち奇数ラインではＶｄａｔ−Ｖｒｅｆ＞０なるＶｄａｔを与え、偶数ラインではＶｄａｔ−Ｖｒｅｆ＜０なるＶｄａｔを与えればライン周期で交流化され、なおかつ次のフレームの偶数ラインでＶｄａｔ−Ｖｒｅｆ＞０なるＶｄａｔ、奇数ラインでＶｄａｔ−Ｖｒｅｆ＜０なるＶｄａｔを切り替えて与えることにより、フレーム単位でも交流化され、液晶が適切に動作するように制御できる（ライン反転駆動）。このような制御をフレーム単位で切り替えることで交流化が維持され、液晶においても正常に映像表示がなされる。

表示素子３１が電気泳動素子の場合には、表示素子３１に状態が記憶されるため、繰り返しデータを書き込む必要はなく、また交流化の必要もない。映像を書き換える時のみビットライン１１−０〜１１−５にビットデータを設定し、Ｖｏｐｔを保持容量８に書き込めばよい。

なお、この場合も図１の画素と同様に、カップリング容量７とビットトランジスタ６の配置を入れ替えてもよい。つまり、データイネーブルライン１４にビットトランジスタ６のドレイン端子を接続し、そのソース端子にカップリング容量７の一端を接続する。カップリング容量７の他端はリセットトランジスタ４及び選択トランジスタ３のドレイン端子の接続点へ接続すればよい。

図９の画素回路の場合でも同様に、ＤＡＣをＲＧＢの３画素で共有し、画素回路を簡略化することは可能である。図１１はＲＧＢ画素（４０Ｒ、４０Ｇ、４０Ｂ）で６ビットのＤＡＣを共有した例である。ビットトランジスタ６−０〜６−５のゲート端子はそれぞれビットライン１１−０〜１１−５に接続され、ソース端子は一端がデータイネーブルライン１４に接続されたカップリング容量７−０〜７−５の他端に、ドレイン端子はＲＧＢ画素の選択トランジスタ３Ｒ、３Ｇ、３Ｂのドレイン端子に接続されて共有される。ビットトランジスタ６−０〜６−５のドレイン端子とＲＧＢ画素の選択トランジスタ３Ｒ、３Ｇ、３Ｂのドレイン端子の接続点には、ソース端子が参照ライン１９に接続され、ゲート端子がリセットライン１５に接続されたリセットトランジスタ４のドレイン端子が接続されており、リセットトランジスタ４は各画素のリセット時に共有される。各画素の選択トランジスタ３Ｒ、３Ｇ、３Ｂのソース端子と共通電極３２の間には保持容量８Ｒ、８Ｇ、８Ｂと表示素子３１Ｒ、３１Ｇ、３１Ｂが並列に配置されている。

図１１の画素を用いて例えばＲＧＢの順にデータを書き込む場合、ビットライン１１−０〜１１−５にまずＲのビットデータを設定し、データイネーブルライン１４にＶｒｅｆを供給しながら、対応する保持容量８Ｒとアクティブなカップリング容量７を選択トランジスタ３Ｒ及びリセットトランジスタ４をオンすることでリセットする。その後、リセットトランジスタ４をオフし、データイネーブルライン１４をＶｒｅｆからＶｄａｔに遷移させることでＤＡ変換された電位Ｖｏｐｔが保持容量８Ｒに反映され、選択トランジスタ３Ｒをオフすることで電位が確定し、次にアクセスされるまで保持される。同様な動作をＧとＢで行えば、各フルカラー画素で１つのＤＡＣを共有して所望の映像データを書き込むことができる。

図１２のように、１つの画素（ＲＧＢいずれかの画素）に複数のサブ画素を設けてＤＡＣを共有してもよい。図１２は１画素内に２つのサブ画素（４０Ａ、４０Ｂ）が設けられている例であるが、さらに多くのサブ画素を設けることも可能である。

ビットトランジスタ６−０〜６−２のゲート端子はビットライン１１−０〜１１−２に接続され、ソース端子は一端がデータイネーブルライン１４に接続されたカップリング容量７−０〜７−２の他端に接続され、ドレイン端子はサブ画素４０Ａ、４０Ｂの選択トランジスタ３Ａ及び３Ｂのドレイン端子に接続されて共有される。その接続点には、ソース端子が参照ライン１９、ゲート端子がリセットライン１５に接続されたリセットトランジスタ４のソース端子が接続されており、リセットトランジスタ４はサブ画素のリセット時に共有される。

図１２において、第１サブ画素４０Ａは上位３ビット、第２サブ画素４０Ｂは下位３ビットの表示を担当する。まず、上位３ビットデータがビットライン１１−０〜１１−２に設定されると、カップリング容量７の容量値が決定される。次にデータイネーブルライン１４をＶｒｅｆに設定した状態で、第１サブ画素４０Ａの選択トランジスタ３Ａとリセットトランジスタ４をオンすることで、カップリング容量７と保持容量８Ａをリセットする。その後リセットトランジスタ４はオフされ、データイネーブルライン１４がＶｒｅｆからＶｄａｔへ変化すると保持容量８Ａの一端には上位３ビットがＤＡ変換されたＶｏｐｔが現れ、選択トランジスタ３Ａをオフすることでその電位が保持容量８Ａに保持される。

上位３ビットの書き込みが終わると続いて下位３ビットの書き込みが開始される。下位３ビットデータがビットライン１１−０〜１１−２に設定され、カップリング容量７の容量値が決定されると、同様なリセット動作が行われ、データイネーブルライン１４がＶｒｅｆからＶｄａｔに変化することで第２サブ画素４０Ｂの保持容量８ＢにＶｏｐｔが書き込まれる。ここで、第１サブ画素４０Ａにデータを書き込む場合と第２サブ画素４０Ｂにデータを書き込む場合とではデータイネーブルライン１４に与えられるＶｄａｔは異なる値が設定されている。これは図５の場合と同様な理由で、第１サブ画素４０Ａは上位３ビット表示のため、下位３ビットを表示する第２サブ画素４０Ｂに対し８倍の電圧を表示素子３１に印加しなければならないためである。Ｖｄａｔの電位を変えることでピーク電位を容易に変えられる。

図１２のサブ画素を積極的に活用すると図６のように擬似的に階調数を増加させることも可能である。下位ビットのサブ画素４０Ｂを隣接画素で異なる値とし、人間の視覚が平滑化する作用を利用することでＤＡＣ回路を省略しながらも、多階調化が可能となる。

サブフレームを用いれば図１３のようにＤＡＣをさらに簡略化することも可能である。図１３には３ビットのＤＡＣが画素内に構成されているが、図８のように複数のサブフレームを利用することで表示に十分な多階調化を実現することができる。図８（Ａ）のように均等な期間のサブフレームを２つ導入すると、第１サブフレームで上位３ビット表示を行い、第２サブフレームで下位３ビット表示を行うことで６ビット表示が可能となる。第１サブフレームでは、上位ビットデータをビットライン１１−０〜１１−２に供給し、リセット後に高いイネーブル電圧Ｖｄａｔをデータイネーブルライン１４に与える。第２サブフレームでは下位ビットデータをビットライン１１−０〜１１−２に供給してリセットを行い、低いＶｄａｔをデータイネーブルライン１４に与えることで、サブフレームに応じたＶｏｐｔが表示素子３１に印加される。図８（Ｂ）のようにサブフレームを増加させるとさらに多階調化が可能となるし、図８（Ｃ）のようにサブフレーム期間を調整すれば、イネーブル電圧を多種備える必要がなくて済み、第１選択ドライバ２１を簡略化しやすい。ただし、図７の例と同様、サブフレームを用いる限り、フレームメモリの導入が不可欠であり、サブフレームに同期したデータ処理が必要となる。

このように、画素内にＤＡＣを内蔵することで、周辺回路をすべてデジタル回路で構成することが可能になり、外部のＩＣを削減できるため、ディスプレイの低コスト化につながる。ディスプレイ単体が低コスト化すると表示デバイスの多機能化がしやすくなる。例えば、本実施形態の構成を導入することで有機ＥＬディスプレイが低コスト化すれば、１つの端末に複数のディスプレイを導入することが容易となり、複数の種類のディスプレイを端末の表示内容に応じて切り替えることができるようになるため、映像を効果的に表示することが可能となる。

図１４にはこの考え方を導入したデュアルディスプレイ５０が示されている。図１４のデュアルディスプレイ５０には片面に第１のディスプレイとして例えば有機ＥＬディスプレイが導入され、その裏面に第２のディスプレイとして例えば電気泳動素子による電子ペーパーが導入されている。すなわち、両面を表示画面として用いることができる。両者、画素内に本実施形態のＤＡＣが導入されているため、周辺回路はすべてデジタル回路で構成でき、ドライバＩＣは必要ない。

制御回路は、デジタルの映像信号や制御信号を第１、第２ディスプレイに送信するだけでなく、映像を第１、第２どちらのディスプレイに供給するかを切り替える。この制御回路はデュアルディスプレイモジュールの中に組み込まれるか、外部のシステムがこの機能を提供する。例えば映像を有機ＥＬディスプレイに表示する場合には制御回路は映像信号を第１ディスプレイ用フレキシブルケーブルに送り、第１ディスプレイが受信する。その間、第２ディスプレイには映像信号は供給されないため、表示は行われない。反対に電子ペーパーに映像を表示する場合には、制御回路は第２ディスプレイ用フレキシブルケーブルに映像を送信し、第２ディスプレイが映像を受信する。この間、有機ＥＬディスプレイは映像を表示しないため、電力を消費しないように電源をオフする。

このように制御することで余計な電力を消費することなく、効果的にデュアルディスプレイ５０を制御することができる。

デュアルディスプレイ５０は、自発光の有機ＥＬディスプレイと反射型の電子ペーパーを一つのディスプレイモジュールに組み込むことで屋内と屋内での視認性を向上させることができ、消費電力を効果的に低減することができる。屋内では周辺の明るさが比較的暗いこともあり、自発光の有機ＥＬの方が視認性が高いが、屋外になると反射型の電子ペーパーの方が低消費電力であり、視認性も高い。屋外であっても、夜になると電子ペーパーでは視認性が悪くなるため、有機ＥＬの方に映像表示を切り替えると視認性が向上できる。このように、ディスプレイ単体では表示素子に由来する長所と短所のため、様々な用途に対応することが困難であったが、複数の異なる表示特性を有するディスプレイを備えると低消費電力でかつ視認性の高いディスプレイシステムを構築することができる。

ＤＡＣを画素内に導入することでディスプレイ単体が低コストに作製できるようになれば、デュアルディスプレイ５０を構成するコストを抑制することができる。なお、図１４ではデュアルディスプレイ５０を構成する単体のディスプレイは有機ＥＬと電子ペーパーを例としたが、片方に液晶を導入してもよいし、両者有機ＥＬであってもよい。

以上説明したように、本実施形態によれば、画素回路において、デジタルデータを受け付け、これをアナログ信号に変換して、駆動トランジスタのゲートに印加したり、表示素子に印加することができる。従って、データドライバについても、トランジスタの特性のバラツキの影響を抑えることができ、すべてのドライバをＴＦＴで作製することが可能となる。

１ 表示素子（有機ＥＬ素子）、２ 駆動トランジスタ、３ 選択トランジスタ、４ リセットトランジスタ、５ 発光制御トランジスタ、６ ビットトランジスタ、７ カップリング容量、８ 保持容量、９ 電源ライン、１０ カソード電極、１１ ビットライン、１２ マルチプレクサ、１３ 選択ライン、１４ データイネーブルライン、１５ リセットライン、１６ 発光制御ライン、１７ マルチプレクスライン、１８ データライン、１９ 参照ライン、２０，４０ 画素、２１ 第１選択ドライバ、２２ 第２選択ドライバ、２３ データドライバ、３１ 表示素子、５０ デュアルディスプレイ。

Claims (10)

1. 各画素について、複数ビットの表示データによって表示が制御される表示装置の画素回路であって、
   少なくとも２つの設定電位に設定されるデータイネーブルラインに接続される複数のカップリング容量と、
   複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、
   前記データイネーブルラインに設定される２つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、
   を有する画素回路。
2. 請求項１に記載の画素回路であって、
   前記表示素子は、有機ＥＬ素子であり、
   この有機ＥＬ素子に電流を供給する駆動トランジスタを含み、
   この駆動トランジスタのゲート電圧を前記カップリング容量の合計容量に蓄積される電圧に応じて決定することで、前記有機ＥＬ素子の駆動電流を制御する画素回路。
3. 請求項２に記載の画素回路であって、
   前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記駆動トランジスタのゲートの接続を制御する選択トランジスタと、
   前記駆動トランジスタのソース・ゲート間を接続する保持容量と、
   前記駆動トランジスタのドレインの接続を制御するリセットトランジスタと、
   前記駆動トランジスタのドレインと前記有機ＥＬ素子との接続を制御する発光制御トランジスタと、
   をさらに含み、
   前記発光制御トランジスタをオフした状態で、前記リセットトランジスタをオンすることで、前記保持容量に前記駆動トランジスタの閾値電圧に対応する電圧を保持させ、その後前記複数のカップリング容量の合計容量に蓄積される電圧を駆動トランジスタのゲートに印加する画素回路。
4. 請求項１に記載の画素回路であって、
   前記表示素子は、電圧制御表示素子であり、
   この制御表示素子に前記カップリング容量の合計容量に蓄積される電圧を印加することを特徴とする画素回路。
5. 請求項４に記載の画素回路であって、
   前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記制御表示素子の接続を制御する選択トランジスタと、
   前記制御表示素子に並列接続された保持容量と、
   前記選択トランジスタと前記複数のカップリング容量との接続点と一定電圧源との接続を制御するリセットトランジスタと、
   をさらに含み、
   前記リセットトランジスタをオンし、前記複数のカップリング容量の両端に同一電圧を供給することで前記複数のカップリング容量の充電電圧をリセットし、その後前記リセットトランジスタをオフし前記選択トランジスタをオンした状態で、前記データイネーブルラインに設定される２つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される制御表示素子に印加する画素回路。
6. マトリクス状に配置された各画素に表示素子を有する表示装置であって、
   少なくとも２つの設定電位に設定されるデータイネーブルラインと、
   複数ビットの表示データをビット毎に伝達する複数のビットラインと、
   を含むと共に、
   予め定められた数の画素の中の１つの画素は、
   前記データイネーブルラインに接続される複数のカップリング容量と、
   複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、
   を含み、
   各画素は、
   前記データイネーブルラインに設定される２つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、
   を含む表示装置。
7. 請求項６に記載の表示装置であって、
   前記予め定められた数は、１つであり、各画素が複数のカップリング容量と、複数のビットトランジスタを含む表示装置。
8. 請求項６に記載の表示装置であって、
   前記予め定められた数は、複数であり、１つの画素の複数のカップリング容量と、複数のビットトランジスタにより、他の画素についての表示素子を駆動するための電圧を蓄積する表示装置。
9. 請求項８に記載の表示装置であって、
   前記１つの画素と、他の画素は互いに色の異なる表示画素である表示装置。
10. 請求項８に記載の表示装置であって、
    前記１つの画素と、他の画素は、データの上位ビットの表示を行う画素と、下位ビット表示を行う画素である表示装置。

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