JP2008046485A - 表示装置、表示パネルの駆動装置、及び表示装置の駆動方法 - Google Patents

Abstract

【課題】データ線を選択するために使用されるスイッチのスイッチ回数を低減させる。
【解決手段】本発明の表示装置の駆動方法は、ソースドライバ２の一のソース出力Ｓｉにデータ線ＲＤｉ、ＧＤｉ、ＢＤｉが接続されている表示装置に適用される。当該駆動方法は、時分割スイッチ１３Ｒ_ｉ、１３Ｇ_ｉ、１３Ｂ_ｉのうちの一の時分割スイッチをターンオンした状態でソース出力Ｓｉからデータ線ＲＤｉ、ＧＤｉ、ＢＤｉのうちの一本のデータ線に駆動電圧を供給することにより、第ｊラインに位置する第１の画素１１を駆動するステップと、前記一の時分割スイッチをターンオンした状態でソース出力Ｓｉから前記一のデータ線に駆動電圧を供給することにより第ｊ＋１ラインに位置する第２の画素１１を駆動するステップとを具備する。前記一の時分割スイッチは、第１の画素１１の駆動が開始された後、第２の画素１１の駆動が終了するまで、ターンオフされない。
【選択図】図８

Description

本発明は、表示装置に関し、特に、複数のデータ線を１つのアンプによって時分割で駆動するように構成された表示装置の駆動技術に関する。

近年のディスプレイパネルの高解像度化を背景としてディスプレイパネルの信号線の数はますます増加し，加えて，その間隔はますます狭くなっている。信号線の数の増加と，その間隔の減少がもたらす一つの問題は，データ線をドライバに接続する外部接続配線に充分なピッチを確保することが困難になることである。データ線の間隔の減少は，外部接続配線に許容されるピッチを減少させ，ディスプレイパネルと，それを駆動するドライバの接続を困難にする。他の一つの問題は，データ線を駆動するためにドライバに搭載されるアンプの数が増加することである。アンプの数の増加は，ドライバを不所望に大型化し，ドライバのコストを不所望に増加させる。

このような問題を克服するために，ディスプレイパネルの複数のデータ線を１つのアンプによって時分割で駆動する駆動技術が広く使用されるようになっている。例えば、特開平１１−３２７５１８号公報は、３本のデータ線を一のアンプによって駆動するように構成された液晶表示装置を開示している。

図１は、公知のその液晶表示装置の構成を示す図である。図１の液晶表示装置は、液晶表示パネル１００と、コモン電圧発生回路１０４と、ドライバＩＣ１０７と、スイッチ制御回路１０８とを備えている。液晶表示パネル１００は、ゲート線（走査線）１０１と、データ線（データ線）１０２Ｒ、１０２Ｇ、１０２Ｂと、対向電極１０３とを備えている。ゲート線１０１と、データ線１０２Ｒ、１０２Ｇ、１０２Ｂが交差する位置に、画素が形成されている。ゲート線１０１は、垂直駆動回路１０５によって駆動される。データ線１０２Ｒ、１０２Ｇ、１０２Ｂのそれぞれに対応してスイッチ１０６Ｒ、１０６Ｇ、１０６Ｂが設けられており、一組のスイッチ１０６Ｒ、１０６Ｇ、１０６Ｂは、ドライバＩＣの一の出力に共通に接続されている。スイッチ１０６Ｒ、１０６Ｇ、１０６Ｂ、それぞれ、スイッチ制御回路１０８から供給されるスイッチ制御パルスＳＬ１、ＳＬ２、ＳＬ３によってオンオフされる。スイッチ１０６Ｒ、１０６Ｇ、１０６Ｂにより、駆動されるべきデータ線が選択される。

ドライバＩＣ１０７は、サンプリング回路１１１と、メモリ１１２と、Ｄ／Ａコンバータ１１３と、出力アンプ１１４とを備えている。各画素の画素データ（即ち、各画素の階調を示すデータ）は、対応するサンプリング１１１によってサンプリングされ、メモリ１１２に保存される。Ｄ／Ａコンバータ１１３は、メモリ１１２に保存された画像データに対応するアナログ階調電圧を生成し、出力アンプ１１４は、スイッチ１０６Ｒ、１０６Ｇ、１０６Ｂによって選択されたデータ線を、Ｄ／Ａコンバータ１１３から供給されるアナログ階調電圧と同一の駆動電圧に駆動する。

図２は、図１の液晶表示装置の動作、特に、データ線１０２Ｒｎ、１０２Ｇｎ、１０２Ｂｎとゲート線１０１ｍとが交差する位置にある３つの画素の駆動を駆動する手順を示すタイミングチャートである。当該３つの画素の駆動は、下記の手順によって行われる。まず、ゲート線１０１ｍの電圧Ｖｇが”Ｈｉｇｈ”レベルにプルアップされた後、スイッチ制御パルスＳＬ１、ＳＬ２、ＳＬ３が順次に供給される。これにより、スイッチ１０６Ｒｎ、１０６Ｇｎ、１０６Ｂｎが順次にターンオンされる。スイッチ１０６Ｒｎ、１０６Ｇｎ、１０６Ｂｎのターンオンと共に、ドライバＩＣ１０７から駆動電圧が順次にデータ線１０２Ｒｎ、１０２Ｇｎ、１０２Ｂｎに供給される。データ線１０２Ｒｎ、１０２Ｇｎ、１０２Ｂｎの駆動が終了すると、スイッチ１０６Ｒｎ、１０６Ｇｎ、１０６Ｂｎはターンオフされる。これにより、データ線１０２Ｒｎ、１０２Ｇｎ、１０２Ｂｎとゲート線１０１ｍとが交差する位置にある３つの画素に駆動電圧が書き込まれ、当該３つの画素が順次に駆動される。

更に、特開２００５−４３４１８号公報は、３本のデータ線を一のアンプによって駆動する他の液晶表示装置を開示されている。図３は、特開２００５−４３４１８号公報に開示された液晶表示装置の構成を示すブロック図である。この液晶表示装置は、データ線を駆動する前に全てのデータ線を所定の補正電圧Ｖａｍｄにプリチャージし、これにより、縦クロストーク（データ線に沿った方向の表示ムラ）を抑制するように構成されている。データ線のプリチャージは、液晶表示装置の消費電力の低減にも有効である。

より具体的には、図３の液晶表示装置は、表示パネル２０１と、ゲート線駆動回路２０３と、データ線駆動回路２０４と、制御回路２０５と、フレームメモリ２０６とを備えている。表示パネル２０１は、データ線Ｘ１〜Ｘｍとゲート線Ｙ１〜Ｙｎとを備えており、データ線Ｘ１〜Ｘｍとゲート線Ｙ１〜Ｙｎとが交差する位置に画素２０２が設けられている。ゲート線駆動回路２０３は、ゲート線Ｙ１〜Ｙｎを駆動し、データ線駆動回路２０４は、データ線Ｘ１〜Ｘｍを駆動する。データ線駆動回路２０４は、ドライバＩＣ２４１と時分割回路２４２とを備えている。ドライバＩＣ２４１は、出力線ＤＯ１〜ＤＯｉを備えており、１本の出力線には、時分割回路２４２を介して３本のデータ線が接続されている。時分割回路２４２は、３本のデータ線毎に３つのスイッチ２４３、２４４、２４５を備えている。スイッチ２４３、２４４、２４５は、それぞれ、制御回路２０５から供給される選択信号ＳＳ１、ＳＳ２、ＳＳ３に応答して、３本のデータ線を対応する出力ピンに電気的に接続し、又は切り離す。

図４は、図３の液晶表示装置の動作、特に、ゲート線Ｙ１とデータ線Ｘ１〜Ｘ３とが交差する位置にある３つの画素の駆動を駆動する手順を示すタイミングチャートである。当該３つの画素の駆動は、下記の手順によって行われる。まず、ゲート線Ｙ１が活性化された後、制御信号ＳＳ１〜ＳＳ３のすべてが”Ｈｉｇｈ”レベルにプルアップされる。これにより、スイッチ２４３、２４４、２４５のすべてがターンオンされ、データ線Ｘ１〜Ｘ３がドライバＩＣ２４１の出力ピンＰＩＮ１に電気的に接続される。スイッチ２４３、２４４、２４５がターンオンされている状態で補正電圧Ｖａｍｄが出力線ＤＯ１から出力され、これにより、データ線Ｘ１〜Ｘ３が補正電圧Ｖａｍｄにプリチャージされる。その後、制御信号ＳＳ１〜ＳＳ３のすべてが、”Ｌｏｗ”レベルにプルダウンされた後、制御信号ＳＳ１〜ＳＳ３が順次に”Ｈｉｇｈ”レベルにプルアップされる。これにより、スイッチ２４３、２４４、２４５が順次にターンオンされる。スイッチ２４３、２４４、２４５のターンオンと共に、駆動電圧が順次にドライバＩＣ２４１からデータ線Ｘ１〜Ｘ３に供給される。データ線Ｘ１〜Ｘ３の駆動が終了すると、スイッチ２４３、２４４、２４５はターンオフされる。これにより、データ線Ｘ１〜Ｘ３とゲート線Ｙ１とが交差する位置にある３つの画素に駆動電圧が書き込まれ、当該３つの画素が順次に駆動される。
特開平１１−３２７５１８号公報 特開２００５−４３４１８号公報

しかしながら、図１、図３に図示されている液晶表示装置には、データ線を選択するために使用されるスイッチ（図１では、スイッチ１０６Ｒ、１０６Ｇ、１０６Ｂ、図３ではスイッチ２４３、２４４、２４５）の消費電力が大きいという課題がある。一つのスイッチで消費される電力Ｑは、ゲート容量とゲートに接続される配線の配線容量がＣ_Ｇ（ｐＦ）、ゲートに印加される電圧がＶ_Ｇ（Ｖ）、フレーム周波数（フレームレート）がｆ（Ｈｚ）、ライン数（ゲート線の数）がｍ（本）である場合には、下記式：
Ｑ＝Ｃ_Ｇ×Ｖ_Ｇ×（ｆ×ｍ）×Ｖ_Ｇ， ・・・（１）
で表される。このように、スイッチで消費される電力は、ゲート容量と配線容量の和に比例し、ゲートに印加される電圧の２乗に比例する。

一方で、データ線を選択するために使用されるスイッチとしては、通常、ゲート容量が大きなＴＦＴ（thin film transistor）が使用され、且つ、ゲートに印加される電圧も高い。当該ＴＦＴは、長大なデータ線を駆動するために高い駆動能力、即ち、大きなゲート幅を有する必要があり、従って、ゲート容量が大きい。加えて、画素の駆動電圧は２０Ｖ程度に達することがあり、この場合、ＴＦＴのゲートにも２０Ｖもの高電圧を印加する必要がある。したがって、上記の式（１）から理解されるように、データ線を選択するために使用されるスイッチの消費電力は、かなりの大きさになることがある。大きな消費電力は、液晶表示装置が携帯端末に搭載される場合に特に問題である。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

一の観点において、本発明の表示装置の駆動方法は、ソースドライバ（２）の一のソース出力（Ｓｉ）に、第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）が、それぞれ第１〜第Ｎ時分割スイッチ（１３）を介して接続されている表示装置に適用される。当該駆動方法は、
或るラインに位置し、且つ第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）のうちの一のデータ線に接続されている第１画素（１１）を、第１〜第Ｎ時分割スイッチ（１３）のうちの一の時分割スイッチをターンオンした状態でソース出力（Ｓｉ）から前記一のデータ線に第１駆動電圧を供給することによって駆動するステップと、
前記或るラインに隣接する次ラインに位置し、前記一のデータ線に接続されている第２画素（１１）を、前記一の時分割スイッチをターンオンした状態で前記ソース出力から前記一のデータ線に第２駆動電圧を供給することによって駆動するステップ
とを具備する。前記一の時分割スイッチは、第１画素（１１）の駆動が開始した後、前記第２画素（１１）の駆動が終了するまで、ターンオフされない。このような駆動方法によれば、異なるラインに位置する第１画素及び第２画素を駆動する際に、前記一の時分割スイッチが１回しかターンオンされず、１回しかターンオフされない。従って、本発明の表示装置の駆動方法は、第１〜第Ｎ時分割スイッチ（１３）のスイッチ回数を減少させ、これにより、消費電力を有効に低減することができる。

他の観点において、本発明の表示装置の駆動方法は、
第１〜第Ｎ時分割スイッチ（１３）をターンオンした状態でソース出力（Ｓｉ）から所定のプリチャージ電圧を出力することにより、第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）をプリチャージするステップと
第１〜第Ｎ時分割スイッチ（１３）のうちの一の時分割スイッチをターンオンした状態でソース出力（Ｓｉ）から第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）のうちの一のデータ線に駆動電圧を供給することにより、前記一のデータ線に接続されている特定画素（１１）を駆動するステップ
とを具備する。第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）のプリチャージが開始された後、前記特定画素（１１）の駆動が終了するまでの期間、前記一の時分割スイッチはターンオフされない。このような駆動方法によれば、第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）のプリチャージ、及び、前記特定画素（１１）の駆動の際に、前記一の時分割スイッチが１回しかターンオンされず、１回しかターンオフされない。従って、本発明の表示装置の駆動方法は、第１〜第Ｎ時分割スイッチ（１３）のスイッチ回数を減少させ、これにより、消費電力を有効に低減することができる。

更に他の観点において、本発明の表示装置の駆動方法は、
第１〜第Ｎ時分割スイッチ（１３）のうちの一の時分割スイッチをターンオンした状態でソース出力（Ｓｉ）から第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）のうちの一のデータ線に駆動電圧を供給することにより、前記一のデータ線に接続されている特定画素（１１）を駆動するステップと、
第１〜第Ｎ時分割スイッチ（１３）をターンオンした状態でソース出力（Ｓｉ）から所定のプリチャージ電圧を出力することにより、第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）をプリチャージするステップ
とを具備する。前記特定画素（１１）の駆動が開始された後、第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）のプリチャージが終了するまでの期間、前記一の時分割スイッチはターンオフされない。このような駆動方法でも、第１〜第Ｎ時分割スイッチ（１３）のスイッチ回数を減少させ、これにより、消費電力を有効に低減することができる。

更に他の観点において、本発明の表示装置の駆動方法は、ソースドライバ（２）の一のソース出力（Ｓｉ）に第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）がそれぞれ第１〜第Ｎ時分割スイッチ（１３）を介して接続され、且つ、前記第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）が中和スイッチ（２０）を介して相互に電気的に接続可能である表示装置に適用される。本発明の駆動方法は、
前記第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）が中和スイッチ（２０）を介して相互に電気的に接続されている状態で、ソース出力（Ｓｉ）から所定のプリチャージ電圧を出力しながら第１〜第Ｎ時分割スイッチ（１３）のうちの１乃至（Ｎ−１）個の時分割スイッチをターンオンすることにより、第１〜第Ｎデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）をプリチャージするステップ
を備える。このような駆動方法によれば、第１〜第Ｎ時分割スイッチ（１３）のスイッチ回数を減少させ、これにより、消費電力を有効に低減することができる。

本発明によれば、データ線を選択するために使用されるスイッチのスイッチ回数を低減させ、これにより、消費電力を有効に低減することができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。図面において同一、類似又は対応する構成要素は、同一の参照符号によって参照されることに留意されたい。

（第１の実施形態）
図５は、本発明の第１の実施形態の液晶表示装置の構成を示すブロック図である。液晶表示装置は、液晶表示パネル１と、ソースドライバ２と、ゲートドライバ３とを備えている。

液晶表示パネル１は、データ線ＲＤ１〜ＲＤｍ、ＧＤ１〜ＧＤｍ、ＢＤ１〜ＢＤｍと、ゲート線Ｇ１〜Ｇｎと、画素１１Ｒ_１〜１１Ｒ_ｍ、１１Ｇ_１〜１１Ｇ_ｍ、１１Ｂ_１〜１１Ｂ_ｍとを備えている。画素１１Ｒ_１〜１１Ｒ_ｍは、赤色を表示するための画素であり、それぞれ、データ線ＲＤ１〜ＲＤｍとゲート線Ｇ１〜Ｇｎとが交差する位置に配置されている。同様に、画素１１Ｇ_１〜１１Ｇ_ｍは、緑色を表示するための画素であり、それぞれデータ線ＧＤ１〜ＧＤｍとゲート線Ｇ１〜Ｇｎとが交差する位置に配置されている。更に、画素１１Ｂ_１〜１１Ｂ_ｍは、青色を表示するための画素であり、それぞれデータ線ＢＤ１〜ＢＤｍとゲート線Ｇ１〜Ｇｍとが交差する位置に配置されている。

以下において、互いに区別しない場合、データ線ＲＤ１〜ＲＤｍを、単にデータ線ＲＤと記載することがある。同様に、データ線ＧＤ１〜ＧＤｍ、ＢＤ１〜ＢＤｍをそれぞれ、データ線ＧＤ、ＢＤと記載することがある。同様に、互いに区別しない場合には、ゲート線Ｇ１〜Ｇｎを、単にゲート線Ｇと記載することがある。

また、互いに区別しない場合、赤色を表示するための画素１１Ｒ_１〜１１Ｒ_ｍを、画素１１Ｒと記載することがある。同様に、画素１１Ｇ_１〜１１Ｇ_ｍ、１１Ｂ_１〜１１Ｂ_ｍを、それぞれ、画素１１Ｇ、１１Ｂと記載することがある。加えて、画素１１Ｒ、画素１１Ｇ、１１Ｂの区別をしない場合には、単に画素１１と記載することがある。また、同一のゲート線Ｇｊに接続されている画素１１の行を「ライン」とよび、ゲート線Ｇｊに接続されている画素１１を、まとめて、第ｊラインの画素１１ということがある。

液晶表示パネル１は、更に、時分割スイッチ回路１２を備えている。時分割スイッチ回路１２は、ＴＦＴで形成された時分割スイッチ１３Ｒ_１〜１３Ｒ_ｍ、１３Ｇ_１〜１３Ｇ_ｍ、及び１３Ｂ_１〜１３Ｂ_ｍを備えている。データ線ＲＤｉ、ＧＤｉ、ＢＤｉは、それぞれ、時分割スイッチ１３Ｒ_ｉ、１３Ｇ_ｉ、１３Ｂ_ｉを介して、ソースドライバ２のソース出力Ｓｉに接続されている。後述されるように、時分割スイッチ１３Ｒ_ｉ、１３Ｇ_ｉ、１３Ｂ_ｉは、データ線ＲＤｉ、ＧＤｉ、ＢＤｉのうちの所望のデータ線をソース出力Ｓｉに電気的に接続する機能を有している。以下では、互いに区別しない場合、時分割スイッチ１３Ｒ_１〜１３Ｒ_ｍを単に時分割スイッチ１３Ｒと記載することがある。同様に、時分割スイッチ１３Ｇ_１〜１３Ｇ_ｍ、及び１３Ｂ_１〜１３Ｂ_ｍを、それぞれ、時分割スイッチ１３Ｇ、１３Ｂと記載することがある。更に、互いに区別しない場合には、時分割スイッチ１３Ｒ、１３Ｇ、１３Ｂを、単に時分割スイッチ１３と記載することがある。

図６は、画素１１の構成を示す図である。画素１１は、ＴＦＴ１４と、画素電極１５とを備えている。ＴＦＴ１４のソースはデータ線ＲＤ（又はＧＤ、ＢＤ）に接続され、ゲートはゲート線Ｇに接続されている。ＴＦＴ１４のドレインは、画素電極１５に接続されている。画素電極１５は、対向電極（共通電極）１６と対向しており、画素電極１５と対向電極１６の間には液晶が満たされている。画素１１の階調（輝度）は、画素電極１５と対向電極１６の間の電位差によって制御される。

図５に戻り、ソースドライバ２は、ソース出力Ｓ１〜Ｓｍから駆動電圧を出力し、これにより、データ線ＲＤ、ＧＤ、ＢＤを駆動する。加えて、ソースドライバ２は、制御回路２１を備えている。制御回路２１は、液晶表示パネル１の時分割スイッチ回路１２に制御信号ＲＳＷ、ＧＳＷ、ＢＳＷを供給する。時分割スイッチ回路１２の時分割スイッチ１３Ｒ_１〜１３Ｒ_ｍは、制御信号ＲＳＷに応答してオンオフする。同様に、時分割スイッチ１３Ｇ_１〜１３Ｇ_ｍは、制御信号ＧＳＷに応答してオンオフし、時分割スイッチ１３Ｂ_１〜１３Ｂ_ｍは、制御信号ＢＳＷに応答してオンオフする。制御回路２１は、更に、ゲートドライバ制御信号Ｇ＿ＣＮＴをゲートドライバ３に供給する。

ゲートドライバ３は、ゲート線Ｇ１〜Ｇｎを走査して駆動する。ゲート線Ｇ１〜Ｇｎが駆動されるタイミングは、ゲートドライバ制御信号Ｇ＿ＣＮＴによって制御される。

図７は、ソースドライバ２の構成の例を示す図である。ソースドライバ２は、レジスタ回路２２_１〜２２_ｍと、データラッチ回路２３_１〜２３_ｍと、マルチプレクサ２４_１〜２４_ｍと、Ｄ／Ａコンバータ２５_１〜２５_ｍと、出力アンプ２６_１〜２６_ｍと、出力スイッチ２７_１〜２７_ｍを備えている。レジスタ回路２２_１〜２２_ｍは、順次に送られてくる画素データをラッチする機能を有している。ここで画素データとは、各画素１１の階調を指定するデータである。本実施形態では、１つの画素１１の画素データは、６ビットで構成されている。各レジスタ２２_ｉには、赤、緑、青の３つの画素１１の画素データが同時に送信され、レジスタ回路２２_ｉは、それぞれラッチ信号ＳＲＴＢ１_ｉに応答して、それに送られてきた画素データをラッチする。データラッチ回路２３_１〜２３_ｍは、共通のラッチ信号ＳＲＴＢ２に応答して、それぞれレジスタ回路２２_１〜２２_ｍにラッチされている３つの画素データをラッチする。マルチプレクサ２４_１〜２４_ｍは、選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬに応答して、それぞれデータラッチ回路２３_１〜２３_ｍにラッチされている３つの画素データのうちの１つを選択し、選択された画素データを対応するＤ／Ａコンバータ２５_１〜２５_ｍに転送する。Ｄ／Ａコンバータ２５_１〜２５_ｍには、対向電極１６に対して正である６４（＝２^６）の階調電圧と、負である６４の階調電圧とが供給されている。Ｄ／Ａコンバータ２５_１〜２５_ｍは、それに送られてきた画素データに対応する階調電圧を選択し、選択した階調電圧を、それぞれ出力アンプ２６_１〜２６_ｍに出力する。出力アンプ２６_１〜２６_ｍは、ボルテッジフォロアとして機能し、ソース出力Ｓ１〜Ｓｍを、それぞれＤ／Ａコンバータ２５_１〜２５_ｍから受け取った階調電圧と同一の駆動電圧に駆動する。ソース出力Ｓ１〜Ｓｍと出力アンプ２６_１〜２６_ｍの出力の間には、それぞれ、出力スイッチ２７_１〜２７_ｍが接続されている。出力スイッチ２７_１〜２７_ｍは、制御信号ＨＩＺＳＷが”Ｈｉｇｈレベル”になるとオフされ、”Ｌｏｗ”レベルになるとオンされる。出力スイッチ２７_１〜２７_ｍがオフされると、ソース出力Ｓ１〜Ｓｍは、ハイインピーダンス状態になる。

図８は、第１の実施形態における液晶表示装置の動作を示すタイミングチャートである。第１の実施形態における液晶表示装置の動作の一つの特徴は、
（１）或る水平期間において最後に駆動された画素１１と同一のデータ線に接続されている画素１１が、次の水平期間において最初に駆動され、且つ、
（２）次の水平期間において、当該同一のデータ線に接続されている時分割スイッチが、当該同一のデータ線に接続されている画素１１の駆動が完了するまで継続してターンオンされ続けることである。このような動作を実現するために、第ｊ水平期間では、第ｊラインの画素１１が、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの順に駆動される一方、続く第ｊ＋１水平期間では、第ｊ＋１ラインの画素１１が、逆の順番で駆動される。第１の実施形態の動作によれば、一の水平期間あたりの、時分割スイッチ１３のスイッチ回数を減少させ、消費電力を有効に低減させることができる。以下、第１の実施形態の液晶表示装置の動作を詳細に説明する。

図８に示されているように、第ｊ水平期間では、第ｊラインの画素１１が、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの順に駆動される。第ｊラインの隣接する画素１１に供給される駆動電圧の極性は、互いに逆である。ここで、駆動電圧の極性は、対向電極１６の電圧を基準として定義されることに留意されたい。第ｊ水平期間における第ｊラインの画素１１の駆動は、以下のような手順で行われる。

第ｊ水平期間の開始時には、制御信号ＲＳＷが、第ｊ−１水平期間から継続してプルアップされ続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｒは既にターンオンされている。

第ｊ水平期間の開始の後、ゲート線Ｇｊがプルアップされると、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤに駆動電圧が供給される。これにより、画素１１Ｒが所望の駆動電圧に駆動される。続いて、制御信号ＲＳＷがプルダウンされて時分割スイッチ１３Ｒがターンオフされる。データ線ＲＤ（及び画素１１Ｒ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＢＳＷが、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｂのターンオンと共に、ソースドライバ２は、画素１１Ｇ、画素１１Ｂに対応する駆動電圧をソース出力Ｓ１〜Ｓｍから出力する。これにより、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。

第ｊラインの画素１１Ｂの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷはプルダウンされず、時分割スイッチ１３Ｂは、ターンオンされ続ける。時分割スイッチ１３Ｂは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋１水平期間では、第ｊ＋１ラインの画素１１が、画素１１Ｂ、画素１１Ｇ、画素１１Ｒの順に駆動される。第ｊ＋１水平期間では、第ｊラインの画素１１のうち最後に駆動された画素（第ｊラインの画素１１Ｂ）と同一のデータ線に接続されている画素（第ｊ＋１ラインの画素１１Ｂ）が最初に駆動されていることに留意されたい。

詳細には、第ｊ＋１水平期間の開始の後にゲート線Ｇｊ＋１がプルアップされると、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。制御信号ＢＳＷが第ｊ水平期間から継続してプルアップされ続けているから、画素１１Ｂに対応する駆動電圧が出力されると、データ線ＢＤに当該駆動電圧が直ちに供給され、画素１１Ｂが当該駆動電圧に駆動される。続いて、制御信号ＢＳＷがプルダウンされて時分割スイッチ１３Ｂがターンオフされる。

続いて、制御信号ＧＳＷ、ＲＳＷが、この順番に活性化される。この結果、時分割スイッチ１３Ｇ、１３Ｒは、この順にターンオンされる。時分割スイッチ１３Ｇ、１３Ｒのターンオンと共に、ソースドライバ２は、画素１１Ｇ、画素１１Ｒに対応する駆動電圧をソース出力Ｓ１〜Ｓｍから出力する。これにより、画素１１Ｇ、画素１１Ｒが、この順で駆動される。

第ｊ＋１ラインの画素１１Ｒの駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷはプルダウンされず、時分割スイッチ１３Ｒは、ターンオンされ続ける。時分割スイッチ１３Ｒは、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

このような動作によれば、時分割スイッチ１３のスイッチ回数を減少させ、時分割スイッチ１３で消費される電力を低減させることができる。図８に示された第１の実施形態の動作の利点は、図９の動作と比較すると一層に明らかであろう。一般的な液晶表示装置の動作では、図９に示されているように、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの駆動が開始される時に、それぞれ制御信号ＲＳＷ、ＧＳＷ、ＢＳＷがプルアップされ、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの駆動が終了される時に、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷがプルダウンされる。このような動作では、一水平期間あたり、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ３回プルアップされ、延べ３回プルダウンされる。一方、図８に示された第１の実施形態の動作では、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ２回しかプルアップされず、２回しかプルダウンされない。制御信号ＲＳＷ、ＧＳＷ、ＢＳＷのプルダウン、プルアップの回数が少ないことは、時分割スイッチ１３のスイッチ回数が少ないことと等価である。このように、図８に示された第１の実施形態の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

以上に説明されているように、本実施形態の液晶表示装置の動作によれば、時分割スイッチのスイッチ回数を減少させ、消費電力を有効に低減させることができる。

本実施形態では、１つのソース出力に接続されている３本のデータ線が接続されているが、１つのソース出力に接続されるデータ線の数は、３に限定されない。例えば、図１０の液晶表示装置のように、１つのソース出力に６本のデータ線が接続されることも可能である。

図１０の液晶表示装置では、液晶表示パネル１に、６ｍ本のデータ線ＲＤ１〜ＲＤ２ｍ、ＧＤ１〜ＧＤ２ｍ、ＢＤ１〜ＢＤ２ｍが設けられる。ソースドライバ２の１つのソース出力Ｓｉには、６本のデータ線ＲＤ２ｉ−１、ＧＤ２ｉ−１、ＢＤ２ｉ−１、ＲＤ２ｉ、ＧＤ２ｉ、ＢＤ２ｉが、それぞれ、時分割スイッチ１３Ｒ_２ｉ−１、１３Ｇ_２ｉ−１、１３Ｂ_２ｉ−１、１３Ｒ_２ｉ、１３Ｇ_２ｉ、１３Ｂ_２ｉを介して接続される。

図１０の液晶表示装置では、ソースドライバ２の制御回路２１は、時分割スイッチ回路１２に６本の制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２を供給する。時分割スイッチ１３Ｒ_２ｉ−１、１３Ｇ_２ｉ−１、１３Ｂ_２ｉ−１、１３Ｒ_２ｉ、１３Ｇ_２ｉ、１３Ｂ_２ｉは、それぞれ、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２に応答してオンオフされる。

図１１は、図１０の液晶表示装置の動作を示すタイミングチャートである。第ｊ水平期間の開始時には、制御信号ＲＳＷ１が、第ｊ−１水平期間から継続してプルアップされている。従って、時分割スイッチ１３Ｒ_２ｉ−１は、第ｊ水平期間の開始時に既にターンオンされている。

続いて、第ｊラインの画素１１が、画素１１Ｒ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｂ_２ｉ−１、画素１１Ｒ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｂ_２ｉの順番に駆動される。図１１において、ハッチングは、画素１１が駆動される期間を示している。

具体的には、ゲート線Ｇｊがプルアップされ、更に、画素１１Ｒ_２ｉ−１に対応する駆動電圧が、ソース出力Ｓｉから出力される。これにより、画素１１Ｒ_２ｉ−１が駆動される。

続いて、制御信号ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２がこの順番に活性化される。これにより、時分割スイッチ１３Ｇ_２ｉ−１、１３Ｂ_２ｉ−１、１３Ｒ_２ｉ、１３Ｇ_２ｉ、１３Ｂ_２ｉが、この順番でターンオンされる。時分割スイッチ１３Ｇ_２ｉ−１、１３Ｂ_２ｉ−１、１３Ｒ_２ｉ、１３Ｇ_２ｉ、１３Ｂ_２ｉのターンオンと共に、画素１１Ｇ_２ｉ−１、画素１１Ｂ_２ｉ−１、画素１１Ｒ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｂ_２ｉに対応する駆動電圧がソース出力Ｓｉから出力され、これにより、画素１１Ｇ_２ｉ−１、画素１１Ｂ_２ｉ−１、画素１１Ｒ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｂ_２ｉが順次に駆動される。

第ｊラインの画素１１Ｂ_２ｉの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷ２はプルダウンされず、時分割スイッチ１３Ｂ_２ｉは、ターンオンされ続ける。時分割スイッチ１３Ｂ_２ｉは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋１水平期間では、第ｊ＋１ラインの画素１１が、画素１１Ｂ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｒ_２ｉ、画素１１Ｂ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｒ_２ｉ−１の順番に駆動される。詳細には、ゲート線Ｇｊ＋１がプルアップされ、更に、画素１１Ｂ_２ｉに対応する駆動電圧がソース出力Ｓｉから出力される。制御信号ＢＳＷ２が第ｊ水平期間から継続してプルアップされ続けているから、画素１１Ｂ_２ｉに対応する駆動電圧がソース出力Ｓｉから出力されるとデータ線ＢＤ_２ｉに当該駆動電圧が供給され、画素１１Ｂ_２ｉが当該駆動電圧に駆動される。

続いて、制御信号ＧＳＷ２、ＲＳＷ２、ＢＳＷ１、ＧＳＷ１、ＲＳＷ１がこの順番にプルアップされる。これにより、時分割スイッチ１３Ｇ_２ｉ、１３Ｒ_２ｉ、１３Ｂ_２ｉ−１、１３Ｇ_２ｉ−１、１３Ｒ_２ｉ−１が、この順番でターンオンされる。時分割スイッチ１３Ｇ_２ｉ、１３Ｒ_２ｉ、１３Ｂ_２ｉ−１、１３Ｇ_２ｉ−１、１３Ｒ_２ｉ−１のターンオンと共に、画素１１Ｇ_２ｉ、画素１１Ｒ_２ｉ、画素１１Ｂ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｒ_２ｉ−１に対応する駆動電圧が、ソース出力Ｓｉから出力される。これにより、画素１１Ｇ_２ｉ、画素１１Ｒ_２ｉ、画素１１Ｂ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｒ_２ｉ−１が順次に駆動される。

第ｊ＋１ラインの画素１１Ｒ_２ｉ−１の駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷ１はプルダウンされず、時分割スイッチ１３Ｒ_２ｉ−１は、ターンオンされ続ける。時分割スイッチ１３Ｒ_２ｉ−１は、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

このような動作によれば、時分割スイッチ１３のスイッチ回数を減少させ、消費電力を有効に低減させることができる。図１１の動作によれば、一組の６本のデータ線（ＲＤ２ｉ−１、ＧＤ２ｉ−１、ＢＤ２ｉ−１、ＲＤ２ｉ、ＧＤ２ｉ、ＢＤ２ｉ）を切り換えるために６つの時分割スイッチ１３が使用されているに関らず、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２は、一水平期間あたりに延べ５回しかプルアップされず、５回しかプルダウンされない。

なお、画素１１Ｒ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｂ_２ｉ−１、画素１１Ｒ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｂ_２ｉが駆動される順番は、適宜に変更可能である。ただし、或る水平期間の最後に駆動された画素と同一のデータ線に接続された画素が、次の水平期間において最初に駆動されるという条件が守られる必要がある。

（第２の実施形態）
図１２は、本発明の第２の実施形態の液晶表示装置の構成を示すブロック図である。第１の実施形態の液晶表示装置と第２の実施形態の液晶表示装置との相違点は、第２の実施形態の液晶表示装置は、データ線ＲＤ、ＧＤ、ＢＤをプリチャージすることができるように構成されていることにある。具体的には、第２の実施形態では、液晶表示パネル１に、プリチャージ線１７と、プリチャージスイッチ１８とが設けられる。プリチャージ線１７には、所定のプリチャージ電圧Ｖｐｒｅが供給されている。プリチャージスイッチ１８は、データ線ＲＤ、ＧＤ、ＢＤとプリチャージ線１７との間に接続されており、ソースドライバ２の制御回路２１から供給される外部プリチャージ信号ＰＳＳＷに応答してオンオフされる。プリチャージスイッチ１８がターンオンされると、データ線ＲＤ、ＧＤ、ＢＤは、プリチャージ電圧Ｖｐｒｅにプリチャージされる。

図１３は、第２の実施形態の液晶表示装置の動作を示すタイミングチャートである。図１３は、画素１１に供給される駆動電圧の極性が１ライン毎に反転される場合の動作（即ち、１Ｈ反転駆動が行われる場合の動作）を示しており、図１３の動作では、各水平期間の開始の直後に、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。後述されるように、画素１１に供給される駆動電圧の極性がｎライン毎に反転される場合には、ｎ水平期間毎に一度だけプリチャージが行われる。

第ｊ水平期間の開始時には、制御信号ＲＳＷが、第ｊ−１水平期間から継続してプルアップされ続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｒは既にターンオンされている。加えて、第ｊ水平期間の開始時には、制御信号ＨＩＺＳＷがプルアップされてソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定されている。

第ｊ水平期間が開始されると、外部プリチャージ信号ＰＳＳＷがプルアップされ、プリチャージスイッチ１８がターンオンされる。これにより、データ線ＲＤ、ＧＤ、ＢＤが、プリチャージ電圧Ｖｐｒｅにプリチャージされる。

プリチャージの間、ソース出力Ｓ１〜Ｓｍは、ハイインピーダンス状態に設定される。即ち、制御信号ＨＩＺＳＷがプルアップされて出力スイッチ２７_１〜２７_ｍがターンオフされ、出力アンプ２６_１〜２６_ｍの出力がソース出力Ｓ１〜Ｓｍから切り離される（図７参照）。これは、出力アンプ２６_１〜２６_ｍを保護するために重要である。上述のように、本実施形態では、プリチャージの間、時分割スイッチ１３Ｒがターンオンされているので、ソース出力Ｓ１〜Ｓｍが出力アンプ２６_１〜２６_ｍに電気的に接続されていると、出力アンプ２６_１〜２６_ｍの出力にプリチャージ電圧Ｖｐｒｅが印加されてしまう。本実施形態では、出力スイッチ２７_１〜２７_ｍがターンオフされることによって出力アンプ２６_１〜２６_ｍの出力にプリチャージ電圧Ｖｐｒｅが印加されることが防がれている。

続いて、第１の実施形態と同様の手順によって第ｊラインの画素１１が順次に駆動される。具体的には、プリチャージが完了した後、ゲート線Ｇｊがプルアップされる。更に、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤにその駆動電圧が供給される。これにより、画素１１Ｒが所望の駆動電圧に駆動される。続いて、制御信号ＲＳＷがプルダウンされて時分割スイッチ１３Ｒがターンオフされる。データ線ＲＤ（及び画素１１Ｒ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＢＳＷが、この順番で活性化され、これにより時分割スイッチ１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｂのターンオンと共に、画素１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。

第ｊラインの画素１１Ｂの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷはプルダウンされず、時分割スイッチ１３Ｂは、ターンオンされ続ける。時分割スイッチ１３Ｂは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋１水平期間でも、データ線のプリチャージの後、第ｊ＋１ラインの画素１１が順次に駆動される。ただし、第ｊ＋１水平期間では、第ｊ＋１ラインの画素１１が、画素１１Ｂ、画素１１Ｇ、画素１１Ｒの順に駆動される。

具体的には、第ｊ＋１水平期間が開始されると、外部プリチャージ信号ＰＳＳＷがプルアップされ、プリチャージスイッチ１８がターンオンされる。これにより、データ線ＲＤ、ＧＤ、ＢＤが、プリチャージ電圧Ｖｐｒｅにプリチャージされる。プリチャージの間、ソース出力Ｓ１〜Ｓｍは、ハイインピーダンス状態に設定される。

プリチャージの完了の後、ゲート線Ｇｊ＋１がプルアップされ、更に、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。制御信号ＢＳＷが第ｊ水平期間から継続してプルアップされ続けているから、画素１１Ｂに対応する駆動電圧が出力されると、データ線ＢＤに当該駆動電圧が供給され、画素１１Ｂが当該駆動電圧に駆動される。続いて、制御信号ＢＳＷがプルダウンされて時分割スイッチ１３Ｂがターンオフされる。第ｊ＋１水平期間では、第ｊラインの画素１１のうち最後に駆動された画素（第ｊラインの画素１１Ｂ_ｉ）と同一のデータ線に接続されている画素（第ｊ＋１ラインの画素１１Ｂ_ｉ）が最初に駆動されていることに留意されたい。

続いて、制御信号ＧＳＷ、ＲＳＷが、この順番にプルアップされる。この結果、時分割スイッチ１３Ｇ、１３Ｒは、この順にターンオンされる。時分割スイッチ１３Ｇ、１３Ｒのターンオンと共に、画素１１Ｇ、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、画素１１Ｇ、画素１１Ｒが、この順で駆動される。

第ｊ＋１ラインの画素１１Ｒの駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷはプルダウンされず、時分割スイッチ１３Ｒは、ターンオンされ続ける。時分割スイッチ１３Ｒは、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

このような動作によれば、時分割スイッチ１３のスイッチ回数を減少させ、時分割スイッチ１３で消費される電力を低減させることができる。図１３に示された第２の実施形態の動作の利点は、図１４の動作と比較すると一層に明らかであろう。一般的な液晶表示装置では、図１４に示されている動作のように、プリチャージの後に、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの駆動が開始される時に、それぞれ制御信号ＲＳＷ、ＧＳＷ、ＢＳＷがプルアップされ、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの駆動が終了される時に、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷがプルダウンされる。このような動作では、一水平期間あたり、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ３回プルアップされ、延べ３回プルダウンされる。一方、図１３に示された第２の実施形態の動作では、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ２回しかプルアップされず、２回しかプルダウンされない。従って、図１３に示された第２の実施形態の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

このように、本実施形態の液晶表示装置の動作によれば、時分割スイッチのスイッチ回数を減少させ、消費電力を有効に低減させることができる。

上述されているように、本実施形態において、画素１１に供給される駆動電圧の極性が２ライン毎に反転される（即ち、２Ｈ反転駆動が行われる）ことも可能である。図１５は、２Ｈ反転駆動が行われる場合の液晶表示装置の動作を示す図である。図１５に示されているように、第ｊ水平期間の開始時には外部プリチャージ信号ＰＳＳＷがプルアップされ、データ線がプリチャージされる。しかしながら、続く第ｊ＋１水平期間の開始時には外部プリチャージ信号ＰＳＳＷはプルアップされず、データ線のプリチャージは行われない。次の第ｊ＋２水平期間では、開始時にデータ線のプリチャージが行われる。第ｊ＋２水平期間に駆動される第ｊ＋２ラインの画素１１それぞれに供給される駆動電圧の極性は、第ｊラインの対応する画素１１に供給される駆動電圧の極性と逆である。

図１５に示されている動作でも、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ２回しかプルアップされず、２回しかプルダウンされない。これは、時分割スイッチ１３のスイッチ回数を有効に低減させる。

また、図１２の液晶表示装置では、１つのソース出力に接続されている３本のデータ線が接続されているが、１つのソース出力に接続されるデータ線の数は、３に限定されない。例えば、１つのソース出力に６本のデータ線が接続されることも可能である。図１６は、このような液晶表示装置の構成を示す図である。図１６の液晶表示装置は、図１０の液晶表示装置とほぼ同様の構成を有しているが、液晶表示パネル１に、所定のプリチャージ電圧Ｖｐｒｅが供給されているプリチャージ線１７と、プリチャージスイッチ１８とが設けられる点で相違している。プリチャージスイッチ１８がターンオンされると、データ線ＲＤ、ＧＤ、ＢＤは、プリチャージ電圧Ｖｐｒｅにプリチャージされる。

図１７は、図１６の液晶表示装置の動作を示すタイミングチャートである。図１７に示されている液晶表示装置の動作は、各水平期間の開始時に全データ線がプリチャージされることを除いて、図１１の動作と同様である。

第ｊ水平期間の開始時には、制御信号ＲＳＷ１は、第ｊ−１水平期間から継続してプルアップされており、従って、時分割スイッチ１３Ｒ_２ｉ−１は、第ｊ水平期間の開始時に既にターンオンされている。第ｊ水平期間の開始の後、外部プリチャージ信号ＰＳＳＷがプルアップされ、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。プリチャージが行われている間、ソースドライバ２のソース出力Ｓ１〜Ｓｍはハイインピーダンス状態に設定される。

プリチャージの完了後、ゲート線Ｇｊがプルアップされる。ゲート線Ｇｊのプルアップの後、第ｊラインの画素１１が、画素１１Ｒ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｂ_２ｉ−１、画素１１Ｒ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｂ_２ｉの順番に駆動される。図１７において、ハッチングは、画素１１が駆動される期間を示している。第ｊ水平期間の開始時には制御信号ＲＳＷ１は、第ｊ水平期間から継続してプルアップされているから、画素１１Ｒ_２ｉ−１の駆動の際に、制御信号ＲＳＷ１を切り換える必要はないことに留意されたい。

第ｊラインの画素１１Ｂ_２ｉの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷ２はプルダウンされず、時分割スイッチ１３Ｂ_２ｉは、ターンオンされ続ける。時分割スイッチ１３Ｂ_２ｉは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋１水平期間では、第ｊ＋１ラインの画素１１が、画素１１Ｂ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｒ_２ｉ、画素１１Ｂ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｒ_２ｉ−１の順番に駆動される。第ｊ＋１水平期間の開始時には制御信号ＢＳＷ２は、第ｊ水平期間から継続してプルアップされており、画素１１Ｂ_２ｉの駆動の際に、制御信号ＢＳＷ２を切り換える必要はない。

第ｊ＋１ラインの画素１１Ｒ_２ｉ−１の駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷ１はプルダウンされず、時分割スイッチ１３Ｒ_２ｉ−１は、ターンオンされ続ける。時分割スイッチ１３Ｒ_２ｉ−１は、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

このような動作によれば、時分割スイッチ１３のスイッチ回数を減少させ、消費電力を有効に低減させることができる。図１７の動作によれば、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２は、一水平期間あたりに延べ５回しかプルアップされず、５回しかプルダウンされない。

また、１つのソース出力に６本のデータ線が接続される構成においても、２Ｈ反転駆動が行われることが可能である。図１８は、２Ｈ反転駆動が行われる場合の液晶表示装置の動作を示す図である。図１８に示されているように、第ｊ水平期間の開始時には外部プリチャージ信号ＰＳＳＷがプルアップされ、データ線がプリチャージされる。しかしながら、続く第ｊ＋１水平期間の開始時には外部プリチャージ信号ＰＳＳＷはプルアップされず、データ線のプリチャージは行われない。次の第ｊ＋２水平期間では、開始時にデータ線のプリチャージが行われる。図１８に示されている動作でも、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

（第３の実施形態）
第３の実施形態では、ソースドライバにデータ線をプリチャージする機能が与えられる。図１２及び図１６の液晶表示装置のように、液晶表示パネル１にプリチャージ線１７及びプリチャージスイッチ１８が設けられるのではなく、第３の実施形態では、時分割スイッチ１３をターンオンした状態でソース出力Ｓｊをプリチャージ電圧Ｖｐｒｅに駆動することにより、データ線のプリチャージが行われる。このような動作を行うために、第３の実施形態では、ソースドライバの構成が第１の実施形態及び第２の実施形態から変更される。

図１９は、第３の実施形態のソースドライバ２の構成を示すブロック図である。図１９のソースドライバ２は、図７のソースドライバ２と類似した構成を有しているが、プリチャージ線２８、及びプリチャージスイッチ２９_１〜２９_ｍを追加的に備えている点で相違している。プリチャージ線２８には、プリチャージ電圧Ｖｐｒｅが供給されている。プリチャージスイッチ２９_１〜２９_ｍは、プリチャージ線２８とソース出力Ｓ１〜Ｓｍの間に接続されており、内部プリチャージ信号ＰＳＷに応答してオンオフされる。詳細には、プリチャージスイッチ２９_１〜２９_ｍは、内部プリチャージ信号ＰＳＷが”Ｈｉｇｈ”レベルにプルアップされるとターンオンする。このような構成によれば、出力スイッチ２７_１〜２７_ｍをターンオフし、プリチャージスイッチ２９_１〜２９_ｍをターンオンすることにより、ソース出力Ｓ１〜Ｓｍをプリチャージ電圧Ｖｐｒｅに駆動することができる。

図２０は、第３の実施形態における液晶表示装置の動作を示すタイミングチャートである。図２０に示されている動作の一つの特徴は、全ての時分割スイッチ１３をターンオンしてデータ線をプリチャージした後、最初に駆動される画素１１に接続されたデータ線に接続されている時分割スイッチ１３が、最初に駆動される画素１１の駆動まで継続してターンオフされることである。他の特徴は、各水平期間の最後に駆動された画素１１に接続されたデータ線に接続されている時分割スイッチ１３が、それに引き続いてデータ線がプリチャージされるまで、継続してターンオンされることである。

詳細には、第ｊ水平期間の開始時には、制御信号ＢＳＷが、第ｊ−１水平期間から継続して活性化され続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｂは既にターンオンされている。

第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、これにより、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態にされる。続いて、内部プリチャージ信号ＰＳＷがプルアップされ、これにより、ソース出力Ｓ１〜Ｓｍがプリチャージ電圧Ｖｐｒｅに駆動される。内部プリチャージ信号ＰＳＷのプルアップと共に、制御信号ＲＳＷ、ＧＳＷもプルアップされ、その結果、全ての時分割スイッチ１３がターンオンされる。これにより、各データ線が対応するソース出力Ｓ１〜Ｓｍに接続され、全てのデータ線がプリチャージ電圧Ｖｐｒｅに駆動される。

データ線のプリチャージの完了後、内部プリチャージ信号ＰＳＷがプルダウンされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。加えて、制御信号ＧＳＷ、ＢＳＷがプルダウンされ、時分割スイッチ１３Ｇ、１３Ｂがターンオフされる。

データ線のプリチャージが完了しても、制御信号ＲＳＷはプルダウンされない。時分割スイッチ１３Ｒは、ターンオンされ続ける。後述されるように、これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、第ｊラインの画素１１が、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの順に駆動される。具体的には、プリチャージの完了の後、ゲート線Ｇｊがプルアップされる。更に、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤにその駆動電圧が供給される。これにより、画素１１Ｒが所望の駆動電圧に駆動される。続いて、制御信号ＲＳＷがプルダウンされて時分割スイッチ１３Ｒがターンオフされる。データ線ＲＤ（及び画素１１Ｒ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＢＳＷが、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｂのターンオンと共に、画素１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。

第ｊラインの画素１１Ｂの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷはプルダウンされず、時分割スイッチ１３Ｂは、ターンオンされ続ける。時分割スイッチ１３Ｂは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

次の第ｊ＋１水平期間でも同様の手順によって第ｊ＋１ラインの画素１１が駆動される。他のラインの画素１１も、同様である。

このような動作によれば、時分割スイッチ１３のスイッチ回数を減少させ、時分割スイッチ１３で消費される電力を低減させることができる。図２０に示された第３の実施形態の動作の利点は、図２１の動作と比較すると一層に明らかであろう。典型的な液晶表示装置（例えば、図３の液晶表示装置）の動作では、図２１に示されているように、プリチャージが終了したときに制御信号ＲＳＷ、ＧＳＷ、ＢＳＷのすべてがプルダウンされ、その後、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが順次にプルアップされて画素１１Ｒ、画素１１Ｇ、画素１１Ｂが順次に駆動される。このような動作では、一水平期間あたり、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ６回プルアップされ、延べ６回プルダウンされる。一方、図２０に示された第３の実施形態の動作では、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ４回しかプルアップされず、４回しかプルダウンされない。制御信号ＲＳＷ、ＧＳＷ、ＢＳＷのプルダウン、プルアップの回数が少ないことは、時分割スイッチ１３のスイッチ回数が少ないことと等価である。このように、図２０に示された第３の実施形態の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

なお、図２２に示されているように、画素１１Ｂの駆動が完了した後、制御信号ＢＳＷがプルダウンされる動作も可能である。この場合でも、プリチャージの終了後、制御信号ＲＳＷが継続してプルアップされ続けることに留意されたい。図２２に示されている動作では、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ５回プルアップされ、５回プルダウンされることになる。図２２の動作は、図２０に示されている動作よりも時分割スイッチ１３のスイッチ回数が多いものの、図２１に示されている一般的な動作と比べて時分割スイッチ１３のスイッチ回数を抑制することができる。

また、図２３に示されているように、プリチャージが終了したときに制御信号ＲＳＷがプルダウンされる動作も可能である。この場合でも、この場合、画素１１Ｂの駆動が完了した後、制御信号ＢＳＷが次の水平期間（第ｊ＋１水平期間）の開始時までプルダウンされず、時分割スイッチ１３Ｂがターンオンされ続ける。図２３の動作は、図２０に示されている動作よりも時分割スイッチ１３のスイッチ回数が多いものの、図２１に示されている一般的な動作と比べて時分割スイッチ１３のスイッチ回数を抑制することができる。

加えて、本実施形態においても、画素１１に供給される駆動電圧の極性が２ライン毎に反転される（即ち、２Ｈ反転駆動が行われる）ことが可能である。２Ｈ反転駆動が行われる場合には、データ線のプリチャージは、２水平期間毎に行われる。以下、２Ｈ反転駆動が行われる場合の液晶表示装置の動作を詳細に説明する。

図２４は、２Ｈ反転駆動が行われる場合の本実施形態の液晶表示装置の動作を示す図である。図２４の動作では、第ｊ水平期間の開始時には、制御信号ＢＳＷが、第ｊ−１水平期間から継続して活性化され続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｂ_ｉは既にターンオンされている。

第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされる。これにより、プリチャージスイッチ２９_１〜２９_ｍがターンオンされ、ソース出力Ｓ１〜Ｓｍがプリチャージ電圧Ｖｐｒｅに駆動される。内部プリチャージ信号ＰＳＷのプルアップと共に、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷもプルアップされ、全ての時分割スイッチ１３がターンオンされる。これにより、データ線が対応するソース出力Ｓ１〜Ｓｍに接続され、全てのデータ線がプリチャージ電圧Ｖｐｒｅに駆動される。

データ線のプリチャージの完了後、内部プリチャージ信号ＰＳＷがプルダウンされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。加えて、制御信号ＧＳＷ、ＢＳＷがプルダウンされ、時分割スイッチ１３Ｇ、１３Ｂがターンオフされる。

データ線のプリチャージが完了しても、制御信号ＲＳＷはプルダウンされない。時分割スイッチ１３Ｒは、ターンオンされ続ける。後述されるように、これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、第ｊラインの画素１１が、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの順に駆動される。具体的には、プリチャージの完了の後、ゲート線Ｇｊがプルアップされる。更に、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤにその駆動電圧が供給される。これにより、画素１１Ｒが所望の駆動電圧に駆動される。続いて、制御信号ＲＳＷがプルダウンされて時分割スイッチ１３Ｒがターンオフされる。データ線ＲＤ（及び画素１１Ｒ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＢＳＷが、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｂのターンオンと共に、画素１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。

第ｊラインの画素１１Ｂの駆動が完了した後、制御信号ＢＳＷがプルダウンされ、続いてゲート線Ｇｊがプルダウンされる。図２４の動作は、画素１１Ｂの駆動が完了した後、制御信号ＢＳＷがプルダウンされる点において、図２０の動作とは異なることに留意されたい。

第ｊ＋１水平期間では、データ線のプリチャージは行われない。第ｊ＋１水平期間では、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが順次にプルアップされ、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷのプルアップと共に、画素１１Ｒ、１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、画素１１Ｒ、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。

第ｊ＋１ラインの画素１１Ｂ_ｉの駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＢＳＷはプルダウンされず、時分割スイッチ１３Ｂは、ターンオンされ続ける。時分割スイッチ１３Ｂは、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

このような動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ３．５回しかプルアップされず、３．５回しかプルダウンされない。このように、図２４に示された動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

また、図２５に示されているように、第ｊラインの画素１１が画素１１Ｒ、１１Ｇ、画素１１Ｂの順番で駆動される一方、第ｊ＋１ラインの画素１１は逆の順番で駆動されることも可能である。図２５の動作では、第ｊ＋１水平期間では、第ｊラインの画素１１のうち最後に駆動された画素（第ｊラインの画素１１Ｂ）と同一のデータ線に接続されている画素（第ｊ＋１ラインの画素１１Ｂ）が最初に駆動されることに留意されたい。

詳細には、図２５の動作では、第ｊ水平期間の開始時には、制御信号ＲＳＷが、第ｊ−１水平期間から継続して活性化され続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｒは既にターンオンされている。

第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされる。これにより、プリチャージスイッチ２９_１〜２９_ｍがターンオンされ、ソース出力Ｓ１〜Ｓｍがプリチャージ電圧Ｖｐｒｅに駆動される。内部プリチャージ信号ＰＳＷのプルアップと共に、制御信号ＲＳＷ、ＧＳＷもプルアップされ、全ての時分割スイッチ１３がターンオンされる。これにより、データ線が対応するソース出力Ｓ１〜Ｓｍに接続され、全てのデータ線がプリチャージ電圧Ｖｐｒｅに駆動される。

データ線のプリチャージの完了後、内部プリチャージ信号ＰＳＷがプルダウンされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。加えて、制御信号ＧＳＷ、ＢＳＷがプルダウンされ、時分割スイッチ１３Ｇ、１３Ｂがターンオフされる。

データ線のプリチャージが完了しても、制御信号ＲＳＷはプルダウンされない。時分割スイッチ１３Ｒは、ターンオンされ続ける。これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、第ｊラインの画素１１が、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの順に駆動される。具体的には、プリチャージの完了の後、ゲート線Ｇｊがプルアップされる。更に、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤにその駆動電圧が供給される。これにより、画素１１Ｒが所望の駆動電圧に駆動される。続いて、制御信号ＲＳＷがプルダウンされて時分割スイッチ１３Ｒがターンオフされる。データ線ＲＤ（及び画素１１Ｒ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＢＳＷが、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｂのターンオンと共に、画素１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。

第ｊラインの画素１１Ｂの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷはプルダウンされず、時分割スイッチ１３Ｂは、ターンオンされ続ける。時分割スイッチ１３Ｂは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋１水平期間でも、データ線のプリチャージの後、第ｊ＋１ラインの画素１１が順次に駆動される。ただし、第ｊ＋１水平期間では、第ｊ＋１ラインの画素１１が、画素１１Ｂ、画素１１Ｇ、画素１１Ｒの順に駆動される。

具体的には、第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされる。これにより、プリチャージスイッチ２９_１〜２９_ｍがターンオンされ、ソース出力Ｓ１〜Ｓｍがプリチャージ電圧Ｖｐｒｅに駆動される。内部プリチャージ信号ＰＳＷのプルアップと共に、制御信号ＲＳＷ、ＧＳＷもプルアップされ、全ての時分割スイッチ１３がターンオンされる。これにより、データ線が対応するソース出力Ｓ１〜Ｓｍに接続され、全てのデータ線がプリチャージ電圧Ｖｐｒｅに駆動される。

データ線のプリチャージの完了後、内部プリチャージ信号ＰＳＷがプルダウンされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。一方、データ線のプリチャージが完了しても、制御信号ＢＳＷはプルダウンされない。時分割スイッチ１３Ｂは、プルチャージの完了後もターンオンされ続ける。これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、ゲート線Ｇｊ＋１がプルアップされ、更に、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。制御信号ＢＳＷが継続してプルアップされ続けているから、画素１１Ｂに対応する駆動電圧が出力されると、データ線ＢＤに当該駆動電圧が直ちに供給され、画素１１Ｂが当該駆動電圧に駆動される。続いて、制御信号ＢＳＷがプルダウンされて時分割スイッチ１３Ｂがターンオフされる。

続いて、制御信号ＧＳＷ、ＲＳＷが、この順番にプルアップされる。この結果、時分割スイッチ１３Ｇ、１３Ｒは、この順にターンオンされる。時分割スイッチ１３Ｇ、１３Ｒのターンオンと共に、画素１１Ｇ、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、画素１１Ｇ、画素１１Ｒが、この順番で駆動される。

第ｊ＋１ラインの画素１１Ｒ_ｉの駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷはプルダウンされず、時分割スイッチ１３Ｒは、ターンオンされ続ける。時分割スイッチ１３Ｒは、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

このような動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ４回しかプルアップされず、４回しかプルダウンされない。このように、図２５に示された動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

第ｊラインの画素１１が画素１１Ｒ、１１Ｇ、画素１１Ｂの順番で駆動され、第ｊ＋１ラインの画素１１が逆の順番で駆動される場合にも、２Ｈ反転駆動が行われることが可能である。２Ｈ反転駆動が行われる場合、データ線のプリチャージは、２水平期間毎に行われる。

図２６は、２Ｈ反転駆動が行われる場合の本実施形態の液晶表示装置の動作を示す図である。図２６の動作では、第ｊ水平期間の開始時には、制御信号ＲＳＷが、第ｊ−１水平期間から継続して活性化され続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｒは既にターンオンされている。

第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされる。これにより、プリチャージスイッチ２９_１〜２９_ｍがターンオンされ、ソース出力Ｓ１〜Ｓｍがプリチャージ電圧Ｖｐｒｅに駆動される。内部プリチャージ信号ＰＳＷのプルアップと共に、制御信号ＧＳＷ、ＢＳＷもプルアップされ、全ての時分割スイッチ１３がターンオンされる。これにより、データ線が対応するソース出力Ｓ１〜Ｓｍに接続され、全てのデータ線がプリチャージ電圧Ｖｐｒｅに駆動される。

データ線のプリチャージの完了後、内部プリチャージ信号ＰＳＷがプルダウンされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。加えて、制御信号ＧＳＷ、ＢＳＷがプルダウンされ、時分割スイッチ１３Ｇ、１３Ｂがターンオフされる。

データ線のプリチャージが完了しても、制御信号ＲＳＷはプルダウンされない。時分割スイッチ１３Ｒは、ターンオンされ続ける。これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、第ｊラインの画素１１が、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの順に駆動される。具体的には、プリチャージの完了の後、ゲート線Ｇｊがプルアップされる。更に、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤにその駆動電圧が供給される。これにより、画素１１Ｒが所望の駆動電圧に駆動される。続いて、制御信号ＲＳＷがプルダウンされて時分割スイッチ１３Ｒがターンオフされる。データ線ＲＤ（及び画素１１Ｒ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＢＳＷが、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｂのターンオンと共に、画素１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、画素１１Ｇ_ｉ、画素１１Ｂ_ｉが、この順番で駆動される。

第ｊラインの画素１１Ｂの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷはプルダウンされず、時分割スイッチ１３Ｂは、ターンオンされ続ける。時分割スイッチ１３Ｂは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋１水平期間では、データ線のプリチャージは行われない。第ｊ＋１水平期間では、第ｊ＋１ラインの画素１１が、画素１１Ｂ、画素１１Ｇ、画素１１Ｒの順に駆動される。第ｊ＋１水平期間では、第ｊラインの画素１１のうち最後に駆動された画素（第ｊラインの画素１１Ｂ）と同一のデータ線に接続されている画素（第ｊ＋１ラインの画素１１Ｂ）が最初に駆動されていることに留意されたい。

詳細には、第ｊ＋１水平期間の開始の後にゲート線Ｇｊ＋１がプルアップされると、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。制御信号ＢＳＷが第ｊ水平期間から継続してプルアップされ続けているから、画素１１Ｂに対応する駆動電圧が出力されると、データ線ＢＤに当該駆動電圧が供給され、画素１１Ｂが当該駆動電圧に駆動される。続いて、制御信号ＢＳＷがプルダウンされて時分割スイッチ１３Ｂがターンオフされる。

続いて、制御信号ＧＳＷ、ＲＳＷが、この順番に活性化される。この結果、時分割スイッチ１３Ｇ、１３Ｒは、この順にターンオンされる。時分割スイッチ１３Ｇ、１３Ｒのターンオンと共に、画素１１Ｇ、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、画素１１Ｇ、画素１１Ｒが、この順で駆動される。

第ｊ＋１ラインの画素１１Ｒの駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷはプルダウンされず、時分割スイッチ１３Ｒは、ターンオンされ続ける。時分割スイッチ１３Ｒは、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

このような動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ３回しかプルアップされず、３回しかプルダウンされない。このように、図２６に示された動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

本実施形態の液晶表示装置の動作は、１つのソース出力に接続されるデータ線の数が、３以外である場合にも適用可能である。例えば、本実施形態の液晶表示装置の動作は、１つのソース出力に６本のデータ線が接続される場合（図１０の構成）にも適用可能である。この場合、ソースドライバ２は、ソース出力からプリチャージ電圧Ｖｐｒｅを出力可能であるように構成される必要があることに留意されたい。

図２７は、１つのソース出力に６本のデータ線が接続される場合の本実施形態の液晶表示装置の動作を示すタイミングチャートである。図２７の動作は、一のソース出力に接続されるデータ線の本数が異なるのに合わせて修正されていることを除き、図２０の動作と同様である。第ｊ水平期間の開始時には、制御信号ＢＳＷ２は、第ｊ−１水平期間から継続してプルアップされており、従って、時分割スイッチ１３Ｂ_２ｉは、第ｊ水平期間の開始時に既にターンオンされている。第ｊ水平期間の開始の後、内部プリチャージ信号ＰＳＷ及び制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、及びＧＳＷ２がプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力され、これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。

プリチャージの完了後、制御信号ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２及びＢＳＷ２がプルダウンされる。ただし、制御信号ＲＳＷ１は、継続してプルアップされ続ける。即ち、時分割スイッチ１３Ｒ_２ｉ−１は、プリチャージの完了後もターンオンされ続ける。

続いて、ゲート線Ｇｊが活性化されると共に、第ｊラインの画素１１が、画素１１Ｒ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｂ_２ｉ−１、画素１１Ｒ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｂ_２ｉの順番に駆動される。図２７において、ハッチングは、画素１１が駆動される期間を示している。制御信号ＲＳＷ１は、プリチャージの完了の後から継続してプルアップされているから、画素１１Ｒ_２ｉ−１の駆動の際に、制御信号ＲＳＷ１を切り換える必要はない。

第ｊラインの画素１１Ｂ_２ｉの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷ２はプルダウンされず、時分割スイッチ１３Ｂ_２ｉは、ターンオンされ続ける。時分割スイッチ１３Ｂ_２ｉは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

次の第ｊ＋１水平期間では、同様の手順によって第ｊ＋１ラインの画素１１が駆動される。他のラインの画素１１も、同様である。

このような動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ１０回しかプルアップされず、１０回しかプルダウンされない。このように、図２７に示された動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

１つのソース出力に６本のデータ線が接続される場合にも２Ｈ反転駆動が行われることが可能である。図２８は、図２７の動作を２Ｈ反転駆動に対応して修正した場合の動作を示すタイミングチャートである。図２８に示されているように、第ｊ水平期間の開始時に内部プリチャージ信号ＰＳＷ、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２がプルアップされ、データ線がプリチャージされる。しかしながら、続く第ｊ＋１水平期間の開始時には内部プリチャージ信号ＰＳＷはプルアップされず、データ線のプリチャージは行われない。次の第ｊ＋２水平期間では、開始時にデータ線のプリチャージが行われる。第ｊ＋２水平期間に駆動される第ｊ＋２ラインの画素１１それぞれに供給される駆動電圧の極性は、第ｊラインの対応する画素１１に供給される駆動電圧の極性と逆である。

図２８に示されている動作では、一水平期間あたりに、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、及びＢＳＷ２が延べ８回しかプルアップされず、８回しかプルダウンされない。これは、時分割スイッチ１３のスイッチ回数を有効に低減させる。

図２９は、１つのソース出力に６本のデータ線が接続される場合における本実施形態の液晶表示装置の他の動作を示すタイミングチャートである。図２９の動作では、第ｊラインの画素１１が画素１１Ｒ_２ｉ−１、１１Ｇ_２ｉ−１、画素１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、画素１１Ｂ_２ｉの順番で駆動される一方、第ｊ＋１ラインの画素１１は逆の順番で駆動される。図２９の動作では、第ｊ＋１水平期間では、第ｊラインの画素１１のうち最後に駆動された画素（第ｊラインの画素１１Ｂ_２ｉ）と同一のデータ線に接続されている画素（第ｊ＋１ラインの画素１１Ｂ_２ｉ）が最初に駆動されることに留意されたい。

第ｊ水平期間の開始時には、制御信号ＲＳＷ１は、第ｊ−１水平期間から継続してプルアップされており、従って、時分割スイッチ１３Ｒ_２ｉ−１は、第ｊ水平期間の開始時に既にターンオンされている。第ｊ水平期間の開始時に、内部プリチャージ信号ＰＳＷ及び制御信号ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２がプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力され、これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。

プリチャージの完了後、制御信号ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２及びＢＳＷ２がプルダウンされる。ただし、制御信号ＲＳＷ１は、継続してプルアップされ続ける。即ち、時分割スイッチ１３Ｒ_２ｉ−１は、プリチャージの完了後もターンオンされ続ける。

続いてゲート線Ｇｊが活性化され、第ｊラインの画素１１が、画素１１Ｒ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｂ_２ｉ−１、画素１１Ｒ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｂ_２ｉの順番に駆動される。図２９において、ハッチングは、画素１１が駆動される期間を示している。制御信号ＲＳＷ１は、プリチャージの完了の後から継続してプルアップされているから、画素１１Ｒ_２ｉ−１の駆動の際に、制御信号ＲＳＷ１を切り換える必要はない。

第ｊラインの画素１１Ｂ_２ｉの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷ２はプルダウンされず、時分割スイッチ１３Ｂ_２ｉは、ターンオンされ続ける。時分割スイッチ１３Ｂ_２ｉは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

次の第ｊ＋１水平期間が開始されると、内部プリチャージ信号ＰＳＷ及び制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２がプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。

プリチャージの完了後、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、及びＧＳＷ２がプルダウンされる。ただし、制御信号ＢＳＷ２は、継続してプルアップされ続ける。即ち、時分割スイッチ１３Ｂ_２ｉは、プリチャージの完了後もターンオンされ続ける。

続いて、ゲート線Ｇｊ＋１が活性化されると共に、第ｊ＋１ラインの画素１１が、画素１１Ｂ_２ｉ、画素１１Ｇ_２ｉ、画素１１Ｒ_２ｉ、画素１１Ｂ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｒ_２ｉ−１の順番に駆動される。制御信号ＢＳＷ２は、プリチャージの完了の後から継続してプルアップされているから、画素１１Ｂ_２ｉの駆動の際に、制御信号ＲＳＷ２を切り換える必要はない。

第ｊ＋１ラインの画素１１Ｂ_２ｉの駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷ１はプルダウンされず、時分割スイッチ１３Ｒ_２ｉ−１は、ターンオンされ続ける。時分割スイッチ１３Ｒ_２ｉ−１は、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

このような動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ１０回しかプルアップされず、１０回しかプルダウンされない。このように、図２７に示された動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

図３０は、図２９の動作を２Ｈ反転駆動に対応して修正した場合の動作を示すタイミングチャートである。図３０に示されているように、第ｊ水平期間の開始時に内部プリチャージ信号ＰＳＷ、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２がプルアップされ、データ線がプリチャージされる。しかしながら、続く第ｊ＋１水平期間の開始時には内部プリチャージ信号ＰＳＷはプルアップされず、データ線のプリチャージは行われない。次の第ｊ＋２水平期間では、開始時にデータ線のプリチャージが行われる。第ｊ＋２水平期間に駆動される第ｊ＋２ラインの画素１１それぞれに供給される駆動電圧の極性は、第ｊラインの対応する画素１１に供給される駆動電圧の極性と逆である。

図３０に示されている動作では、一水平期間あたりに、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、及びＢＳＷ２が延べ７．５回しかプルアップされず、７．５しかプルダウンされない。これは、時分割スイッチ１３のスイッチ回数を有効に低減させる。

（第４の実施形態）
図３１は、本発明の第４の実施形態の液晶表示装置の構成を示すブロック図である。第４の実施形態の液晶表示装置では、液晶表示パネル１に、中和線１９と中和スイッチ２０とが設けられる。中和スイッチ２０は、ソースドライバ２の制御回路２１から供給される外部プリチャージ信号ＰＳＳＷに応答してオンオフされる。外部プリチャージ信号ＰＳＳＷによって中和スイッチ２０がターンオンされると、全てのデータ線が中和線１９を介して相互に電気的に接続される。ソースドライバ２の構成としては、図２０に示されているような、ソース出力からプリチャージ電圧Ｖｐｒｅを出力可能である構成が採用される。

図３２は、第４の実施形態の液晶表示装置の動作を示すタイミングチャートである。第４の実施形態の液晶表示装置の動作の一つの特徴は、データ線のプリチャージの際に、全てのデータ線が中和線１９を介して相互に電気的に接続される一方で、一つのソース出力Ｓｉに対応する３つの時分割スイッチ１３Ｒ_ｉ、１３Ｇ_ｉ、１３Ｂ_ｉのうちの１つ又は２つの時分割スイッチしかターンオンされないことである。時分割スイッチ１３Ｒ_ｉ、１３Ｇ_ｉ、１３Ｂ_ｉのうちの１つ又は２つの時分割スイッチしかターンオンされなくても、全てのデータ線が中和線１９を介して相互に電気的に接続されているから、全てのデータ線をプリチャージすることができる。このような動作は、時分割スイッチ１３のスイッチ回数を有効に低減させる。以下では、プリチャージの際に時分割スイッチ１３Ｒ_ｉ、１３Ｇ_ｉ、１３Ｂ_ｉのうちの１つのみがターンオンされる動作が説明される。

第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。更に、内部プリチャージ信号ＰＳＷのプルアップと共に外部プリチャージ信号ＰＳＳＷと制御信号ＲＳＷがプルアップされ、時分割スイッチ１３Ｒ及び中和スイッチ２０がターンオンされる。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。詳細には、データ線ＲＤは、時分割スイッチ１３Ｒを介してソース出力Ｓ１〜Ｓｍに電気的に接続され、これにより、プリチャージ電圧Ｖｐｒｅにプリチャージされる。一方、データ線ＧＤ、ＢＤは、中和線１９を介してデータ線ＲＤに電気的に接続され、これにより、プリチャージ電圧Ｖｐｒｅにプリチャージされる。

プリチャージの際、制御信号ＧＳＷ、ＢＳＷがプルアップされない、即ち、時分割スイッチ１３Ｇ、１３Ｂはターンオンされないことに留意されたい。このような動作は、時分割スイッチ１３のトータルのスイッチ回数を低減させるために有効である。

プリチャージが完了した後、内部プリチャージ信号ＰＳＷ、外部プリチャージ信号ＰＳＳＷ、及び制御信号ＲＳＷがプルダウンされ、これにより、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。その後、画素１１Ｒ、１１Ｇ、１１Ｂが順次に駆動される。詳細には、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが順次にプルアップされ、更に、画素１１Ｒ、１１Ｇ、１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、第ｊラインの画素１１が、この順番で駆動される。

第ｊ＋１水平期間では、同様の手順により、第ｊ＋１ラインの画素１１が駆動される。他のラインの画素も同様の手順で駆動される。

このような動作によれば、時分割スイッチ１３のスイッチ回数を減少させ、時分割スイッチ１３で消費される電力を低減させることができる。図３２に示された第１の実施形態の動作の利点は、図３３の動作と比較すると一層に明らかであろう。図３３に示されているように、典型的な液晶表示装置（例えば、図３の液晶表示装置）の動作では、プリチャージの際に、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷのすべてがプルアップされ、プリチャージが完了した後に、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷのすべてがプルダウンされ、その後、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが順次にプルアップされて画素１１Ｒ、画素１１Ｇ、画素１１Ｂが順次に駆動される。このような動作では、一組の３本のデータ線（ＲＤｉ、ＧＤｉ、ＢＤｉ）について、一水平期間あたり、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ６回プルアップされ、延べ６回プルダウンされる。

一方、図３２に示された第４の実施形態の動作では、プリチャージの際に制御信号ＲＳＷ、ＧＳＷ、ＢＳＷのうちの一つの制御信号しかプルアップ、プルダウンされない。このため、図３２に示された第４の実施形態の動作では、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ４回しかプルアップされず、４回しかプルダウンされない。このように、図３２に示された第４の実施形態の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

なお、図３２に示されている動作では、プリチャージの際に制御信号ＲＳＷがプルアップされる（即ち、時分割スイッチ１３Ｒがターンオンされる）が、その代わりに、制御信号ＧＳＷ又はＢＳＷがプルアップされることも可能である。また、制御信号ＲＳＷ、ＧＳＷ、及びＢＳＷのうちの２つがプリチャージの際にプルアップされることも可能である。ただし、時分割スイッチ１３のスイッチ回数を低減させるためには、制御信号ＲＳＷ、ＧＳＷ、及びＢＳＷのうちの一の制御信号のみがプリチャージの際にプルアップされることが好適である。

本実施形態においても、２Ｈ駆動反転が行われることが可能である。図３４は、２Ｈ駆動反転が行われる場合の本実施形態の液晶表示装置の動作を示すタイミングチャートである。

第ｊ水平期間では、図３２と同様の手順で第ｊラインの画素が駆動される。第ｊ水平期間が開始されると、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力されると共に、中和スイッチ２０と時分割スイッチ１３Ｒとがターンオンされ、これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。その後、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが順次にプルアップされ、画素１１Ｒ、１１Ｇ、１１Ｂが順次に駆動される。

第ｊ＋１水平期間では、プリチャージは行われない。制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが順次にプルアップされ、第ｊ＋１ラインの画素１１Ｒ、１１Ｇ、１１Ｂが順次に駆動される。

第ｊ＋２水平期間では、第ｊ水平期間と同様の手順で第ｊ＋２ラインの画素１１が駆動され、第ｊ＋３水平期間では、第ｊ＋１水平期間と同様の手順で第ｊ＋３ラインの画素１１が駆動される。他のラインも同様の手順で駆動される。

図３４の液晶表示装置の動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ３．５回しかプルアップされず、３．５回しかプルダウンされない。このように、図３４の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

また、本実施形態においても、１つのソース出力に接続されるデータ線の数は、３に限定されない。例えば、図３５の液晶表示装置のように、１つのソース出力に６本のデータ線が接続されることも可能である。図３５の液晶表示装置の構成は、図１６の液晶表示装置の構成と類似しているが、相違点は、ソースドライバ２がソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅを出力可能に構成されていること、及び、６ｍ本のデータ線ＲＤ、ＧＤ、ＢＤが、中和スイッチ２０を介して中和線１９に接続されている点にある。ソースドライバ２としては、図２０に示されているような、ソース出力からプリチャージ電圧Ｖｐｒｅを出力可能である構成が採用される。

図３６は、図３５の液晶表示装置の動作を示すタイミングチャートである。第ｊ水平期間が開始されると、内部プリチャージ信号ＰＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。加えて、外部プリチャージ信号ＰＳＳＷと制御信号ＲＳＷ１がプルアップされる。これにより、時分割スイッチ１３Ｒ_１〜１３Ｒ_ｍ及び中和スイッチ２０がターンオンされる。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。プリチャージの際、他の制御信号ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、及びＢＳＷ２がプルアップされないことに留意されたい。このような動作は、時分割スイッチ１３のトータルのスイッチ回数を低減させるために有効である。

プリチャージが完了した後、内部プリチャージ信号ＰＳＷ、外部プリチャージ信号ＰＳＳＷ、制御信号ＲＳＷ１がプルダウンされる。その後、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２が順次にプルアップされ、更に、画素１１Ｒ_２ｉ−１、１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、第ｊラインの画素１１が、画素１１Ｒ_２ｉ−１、１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉの順番で駆動される。

第ｊ＋１水平期間では、同様の手順により、第ｊ＋１ラインの画素１１が駆動される。他のラインの画素も同様の手順で駆動される。

図３６の液晶表示装置の動作によれば、一水平期間あたりに、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２が延べ７回しかプルアップされず、７回しかプルダウンされない。このように、図３６の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

一層に時分割スイッチ１３のスイッチ回数を低減させるためには、プリチャージの際にターンオンされた時分割スイッチ１３が、対応する画素１１の駆動が完了するまでターンオンされ続けることが好適である。図３７は、このような動作を示すタイミングチャートである。図３７には、１つのソース出力に３本のデータ線が接続されている場合における動作が示されていることに留意されたい。図３７の液晶表示装置の動作は、図３２の動作とほぼ同様であるが、プリチャージが完了した後、画素１１Ｒの駆動が完了するまで制御信号ＲＳＷが継続的にターンオンされ続ける点において相違する。

詳細には、第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。更に、内部プリチャージ信号ＰＳＷのプルアップと共に時分割スイッチ１３Ｒ_１〜１３Ｒ_ｍ及び中和スイッチ２０がターンオンされる。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。

プリチャージが完了すると、内部プリチャージ信号ＰＳＷ、及び外部プリチャージ信号ＰＳＳＷがプルダウンされ、これにより、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。制御信号ＲＳＷは、継続してプルアップされ続ける。

その後、ゲート線Ｇｊがプルアップされ、更に、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤにその駆動電圧が供給される。これにより、画素１１Ｒが所望の駆動電圧に駆動される。続いて、制御信号ＲＳＷがプルダウンされて時分割スイッチ１３Ｒがターンオフされる。データ線ＲＤ（及び画素１１Ｒ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＢＳＷが、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｂのターンオンと共に、画素１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。第ｊラインの画素１１Ｂの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。

第ｊ＋１水平期間においては、第ｊ＋１ラインの画素１１が同様の手順によって駆動される。他のラインの画素１１も同様にして駆動される。

図３７の液晶表示装置の動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ３回しかプルアップされず、３回しかプルダウンされない。このように、図３７の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

図３８に示されているように、各水平期間の最後に駆動される画素１１に対応する時分割スイッチ１３が、プリチャージが完了するまでターンオンされ続けることも好適である。図３８の液晶表示装置の動作は、図３２の動作とほぼ同様であるが、制御信号ＢＳＷが、画素１１Ｂの駆動が完了した後も、プリチャージが完了するまで継続的にターンオンされ続ける点において相違する。

詳細には、第ｊ水平期間の開始時には、制御信号ＢＳＷが、第ｊ−１水平期間から継続してプルアップされ続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｂは既にターンオンされている。

第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。更に、内部プリチャージ信号ＰＳＷのプルアップと共に外部プリチャージ信号ＰＳＳＷがプルアップされ、中和スイッチ２０がターンオンされる。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。プリチャージが完了すると、内部プリチャージ信号ＰＳＷ、外部プリチャージ信号ＰＳＳＷ、及び制御信号ＢＳＷがプルダウンされる。

その後、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが、この順番でプルアップされ、時分割スイッチ１３Ｒ、１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｒ、１３Ｇ、１３Ｂのターンオンと共に、画素１１Ｒ、画素１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、画素１１Ｒ、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。

画素１１Ｂ_ｉの駆動が完了すると、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷはプルダウンされず、時分割スイッチ１３Ｂは、ターンオンされ続ける。時分割スイッチ１３Ｂは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋１水平期間では、同様の手順により、第ｊ＋１ラインの画素１１が駆動される。他のラインの画素も同様の手順で駆動される。

図３８の液晶表示装置の動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ３回しかプルアップされず、３回しかプルダウンされない。このように、図３８の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

一層に時分割スイッチ１３のスイッチ回数を低減させるためには、或る水平期間の最後に駆動される画素１１に対応する時分割スイッチ１３が、次の水平期間の対応する画素１１の駆動が完了するまでターンオンされ続けることも好適である。この場合、第ｊラインの画素１１が画素１１Ｒ、１１Ｇ、画素１１Ｂの順番で駆動される一方、第ｊ＋１ラインの画素１１は逆の順番で駆動される。図３９の動作では、第ｊ＋１水平期間では、第ｊラインの画素１１のうち最後に駆動された画素（第ｊラインの画素１１Ｂ）と同一のデータ線に接続されている画素（第ｊ＋１ラインの画素１１Ｂ）が最初に駆動される。

詳細には、図３９の動作では、第ｊ水平期間の開始時には、制御信号ＲＳＷが第ｊ−１水平期間から継続して活性化され続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｒは既にターンオンされている。

第ｊ水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。更に、内部プリチャージ信号ＰＳＷのプルアップと共に外部プリチャージ信号ＰＳＳＷがプルアップされ、全てのデータ線が中和線１９に電気的に接続される。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅに駆動される。

データ線のプリチャージが完了すると、内部プリチャージ信号ＰＳＷ及び外部プリチャージ信号ＰＳＳＷがプルダウンされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。しかし、データ線のプリチャージが完了しても、制御信号ＲＳＷはプルダウンされない。時分割スイッチ１３Ｒは、ターンオンされ続ける。これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、第ｊラインの画素１１が、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの順に駆動される。具体的には、プリチャージの完了の後、ゲート線Ｇｊがプルアップされる。更に、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤに駆動電圧が供給される。これにより、画素１１Ｒが所望の駆動電圧に駆動される。続いて、制御信号ＲＳＷがプルダウンされて時分割スイッチ１３Ｒがターンオフされる。データ線ＲＤ（及び画素１１Ｒ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＢＳＷが、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ、１３Ｂが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｂのターンオンと共に、画素１１Ｇ、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、画素１１Ｇ、画素１１Ｂが、この順番で駆動される。

第ｊラインの画素１１Ｂの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷはプルダウンされず、時分割スイッチ１３Ｂは、ターンオンされ続ける。時分割スイッチ１３Ｂは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

続いて、第ｊ＋１水平期間の開始時に、全てのデータ線のプリチャージが行われる。具体的には、第ｊ＋１水平期間が開始されると、制御信号ＨＩＺＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に設定される。続いて、内部プリチャージ信号ＰＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。更に、内部プリチャージ信号ＰＳＷのプルアップと共に外部プリチャージ信号ＰＳＳＷがプルアップされ、全てのデータ線が中和線１９に電気的に接続される。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅに駆動される。

データ線のプリチャージが完了すると、内部プリチャージ信号ＰＳＷと部プリチャージ信号ＰＳＳＷとがプルダウンされ、ソース出力Ｓ１〜Ｓｍがハイインピーダンス状態に戻される。しかし、データ線のプリチャージが完了しても、制御信号ＢＳＷはプルダウンされない。時分割スイッチ１３Ｂは、ターンオンされ続ける。これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、第ｊ＋１ラインの画素１１が、画素１１Ｂ、画素１１Ｇ、画素１１Ｒの順に駆動される。具体的には、プリチャージの完了の後、ゲート線Ｇｊ＋１がプルアップされる。更に、画素１１Ｂに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力され、データ線ＲＤにその駆動電圧が供給される。これにより、画素１１Ｂが所望の駆動電圧に駆動される。続いて、制御信号ＢＳＷがプルダウンされて時分割スイッチ１３Ｂがターンオフされる。データ線ＢＤ（及び画素１１Ｂ）は、その駆動電圧を保持し続ける。

続いて、制御信号ＧＳＷ、ＲＳＷが、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ、１３Ｒが、この順番でターンオンされる。時分割スイッチ１３Ｇ、１３Ｒのターンオンと共に、画素１１Ｇ、画素１１Ｒに対応する駆動電圧がソース出力Ｓ１〜Ｓｍから出力される。これにより、画素１１Ｇ、画素１１Ｒが、この順番で駆動される。

第ｊ＋１ラインの画素１１Ｒの駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷはプルダウンされず、時分割スイッチ１３Ｒは、ターンオンされ続ける。時分割スイッチ１３Ｒは、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

図３９の液晶表示装置の動作によれば、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ２回しかプルアップされず、２回しかプルダウンされない。このように、図３９の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

図３７〜３９の動作についても、２Ｈ反転駆動が適用可能である。図４０は、図３９の動作に２Ｈ反転駆動が適用された場合の液晶表示装置の動作を示すタイミングチャートである。図４０に示されているように、第ｊ水平期間の開始時には内部プリチャージ信号ＰＳＷ、及び外部プリチャージ信号ＰＳＳＷがプルアップされ、全てのデータ線がプリチャージされる。しかしながら、続く第ｊ＋１水平期間の開始時には内部プリチャージ信号ＰＳＷ、及び外部プリチャージ信号ＰＳＳＷはプルアップされず、データ線のプリチャージは行われない。次の第ｊ＋２水平期間では、開始時にデータ線のプリチャージが行われる。第ｊ＋２水平期間に駆動される第ｊ＋２ラインの画素１１それぞれに供給される駆動電圧の極性は、第ｊラインの対応する画素１１に供給される駆動電圧の極性と逆である。

図４０に示されている動作でも、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ２回しかプルアップされず、２回しかプルダウンされない。これは、時分割スイッチ１３のスイッチ回数を有効に低減させる。

図３７〜３９の動作は、１つのソース出力に６本のデータ線が接続される場合にも適用可能である。図４１は、１つのソース出力に６本のデータ線が接続され、且つ、プリチャージの際にターンオンされた時分割スイッチ１３が、対応する画素１１の駆動が完了するまでターンオンされ続ける場合（図３７の動作に対応）の液晶表示装置の動作を示すタイミングチャートである。

第ｊ水平期間が開始されると、内部プリチャージ信号ＰＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。加えて、外部プリチャージ信号ＰＳＳＷと制御信号ＲＳＷ１がプルアップされる。これにより、時分割スイッチ１３Ｒ_２ｉ−１及び中和スイッチ２０がターンオンされる。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。プリチャージの際、他の制御信号ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、及びＢＳＷ２がプルアップされないことに留意されたい。このような動作は、時分割スイッチ１３のトータルのスイッチ回数を低減させるために有効である。

プリチャージが完了した後、内部プリチャージ信号ＰＳＷ、外部プリチャージ信号ＰＳＳＷがプルダウンされる。ただし、制御信号ＲＳＷ１は継続してプルアップされ続ける。

続いてゲート線Ｇｊがプルアップされ、更に、画素１１Ｒ_２ｉ−１に対応する駆動電圧がソース出力Ｓｉから出力される。これにより、画素１１Ｒ_２ｉ−１が駆動される。

その後、制御信号ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２が順次にプルアップされ、更に、画素１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、第ｊラインの画素１１が、画素１１Ｒ_２ｉ−１、１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉの順番で駆動される。

第ｊ＋１水平期間では、同様の手順により、第ｊ＋１ラインの画素１１が駆動される。他のラインの画素も同様の手順で駆動される。

図４１に示されている動作では、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ６回しかプルアップされず、６回しかプルダウンされない。これは、時分割スイッチ１３のスイッチ回数を有効に低減させる。

図４２は、１つのソース出力に６本のデータ線が接続され、かつ、各水平期間の最後に駆動される画素１１に対応する時分割スイッチ１３が、プリチャージが完了するまでターンオンされ続ける場合（図３８の動作に対応）の液晶表示装置の動作を示すタイミングチャートである。

第ｊ水平期間の開始時には、制御信号ＢＳＷ２が第ｊ−１水平期間から継続してプルアップされ続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｂ_２ｉ−１がターンオンされている。第ｊ水平期間が開始されると、内部プリチャージ信号ＰＳＷがプルアップされ、ソース出力Ｓ１〜Ｓｍからプリチャージ電圧Ｖｐｒｅが出力される。加えて、外部プリチャージ信号ＰＳＳＷがプルアップされ、中和スイッチ２０がターンオンされる。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。プリチャージの際、他の制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、及びＧＳＷ２がプルアップされないことに留意されたい。このような動作は、時分割スイッチ１３のトータルのスイッチ回数を低減させるために有効である。

プリチャージが完了した後、内部プリチャージ信号ＰＳＷ、外部プリチャージ信号ＰＳＳＷ、及び制御信号ＢＳＷ２がプルダウンされる。

その後、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２が順次にプルアップされ、更に、画素１１Ｒ_２ｉ−１、１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、第ｊラインの画素１１が、画素１１Ｒ_２ｉ−１、１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉの順番で駆動される。

第ｊラインの画素１１Ｂ_２ｉの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷ２はプルダウンされず、時分割スイッチ１３Ｂ_２ｉは、ターンオンされ続ける。時分割スイッチ１３Ｂ_２ｉは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

第ｊ＋１水平期間では、同様の手順により、第ｊ＋１ラインの画素１１が駆動される。他のラインの画素も同様の手順で駆動される。

図４２に示されている動作でも、一水平期間あたりに、制御信号ＲＳＷ、ＧＳＷ、ＢＳＷが延べ６回しかプルアップされず、６回しかプルダウンされない。これは、時分割スイッチ１３のスイッチ回数を有効に低減させる。

図４３は、１つのソース出力に６本のデータ線が接続され、かつ、或る水平期間の最後に駆動される画素１１に対応する時分割スイッチ１３が、次の水平期間の対応する画素１１の駆動が完了するまでターンオンされ続ける場合（図３９の動作に対応）の液晶表示装置の動作を示すタイミングチャートである。図４３の動作では、第ｊラインの画素１１が画素１１Ｒ_２ｉ−１、１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉの順番で駆動される一方、第ｊ＋１ラインの画素１１は逆の順番で駆動されることに留意されたい。

詳細には、第ｊ水平期間の開始時には、制御信号ＲＳＷ１が第ｊ−１水平期間から継続して活性化され続けている。即ち、第ｊ水平期間の開始時には、時分割スイッチ１３Ｒ_２ｉ−１は既にターンオンされている。

第ｊ水平期間が開始されると、内部プリチャージ信号ＰＳＷがプルアップされる。これにより、ソース出力Ｓ１〜Ｓｍがプリチャージ電圧Ｖｐｒｅに駆動される。更に、内部プリチャージ信号ＰＳＷのプルアップと共に、外部プリチャージ信号ＰＳＳＷがプルアップされ、全てのデータ線が中和線１９に電気的に接続される。これにより、全てのデータ線がプリチャージ電圧Ｖｐｒｅに駆動される。

データ線のプリチャージが完了すると、内部プリチャージ信号ＰＳＷ及び外部プリチャージ信号ＰＳＳＷがプルダウンされる。しかし、データ線のプリチャージが完了しても、制御信号ＲＳＷ１はプルダウンされない。即ち、時分割スイッチ１３Ｒ_２ｉ−１は、ターンオンされ続ける。これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、第ｊラインの画素１１が、画素１１Ｒ_２ｉ−１、１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉの順に駆動される。具体的には、プリチャージの完了の後、ゲート線Ｇｊがプルアップされる。更に、画素１１Ｒ_２ｉ−１に対応する駆動電圧がソース出力Ｓｉから出力され、データ線ＲＤ２ｉ−１にその駆動電圧が供給される。これにより、画素１１Ｒ_２ｉ−１が所望の駆動電圧に駆動される。

続いて、制御信号ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２が、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ_２ｉ−１、１３Ｂ_２ｉ−１、１３Ｒ_２ｉ、１３Ｇ_２ｉ、１３Ｂ_２ｉが、この順番でターンオンされる。時分割スイッチ１３Ｇ_２ｉ−１、１３Ｂ_２ｉ−１、１３Ｒ_２ｉ、１３Ｇ_２ｉ、１３Ｂ_２ｉのターンオンと共に、画素１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉに対応する駆動電圧がソース出力Ｓｉから出力される。これにより、画素１１Ｇ_２ｉ−１、１１Ｂ_２ｉ−１、１１Ｒ_２ｉ、１１Ｇ_２ｉ、１１Ｂ_２ｉが、この順番で駆動される。

第ｊラインの画素１１Ｂ_２ｉの駆動が完了した後、ゲート線Ｇｊはプルダウンされる。しかし、制御信号ＢＳＷ２はプルダウンされず、時分割スイッチ１３Ｂ_２ｉは、ターンオンされ続ける。時分割スイッチ１３Ｂ_２ｉは、次の水平期間（第ｊ＋１水平期間）まで継続してターンオンされ続ける。

続いて、第ｊ＋１水平期間の開始時に、全てのデータ線のプリチャージが行われる。具体的には、内部プリチャージ信号ＰＳＷと外部プリチャージ信号ＰＳＳＷとがプルアップされ、全てのデータ線がプリチャージ電圧Ｖｐｒｅにプリチャージされる。

データ線のプリチャージが完了すると、内部プリチャージ信号ＰＳＷと外部プリチャージ信号ＰＳＳＷとがプルダウンされる。しかし、データ線のプリチャージが完了しても、制御信号ＢＳＷ２はプルダウンされない。即ち、時分割スイッチ１３Ｂ_２ｉは、ターンオンされ続ける。これは、時分割スイッチ１３のスイッチ回数を減少させるためである。

続いて、第ｊ＋１ラインの画素１１が、画素１１Ｂ_２ｉ、１１Ｇ_２ｉ、１１Ｒ_２ｉ、１１Ｂ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｒ_２ｉ−１の順に駆動される。具体的には、プリチャージの完了の後、ゲート線Ｇｊ＋１がプルアップされる。更に、画素１１Ｂ_２ｉに対応する駆動電圧がソース出力Ｓｉから出力され、データ線ＢＤ２ｉにその駆動電圧が供給される。これにより、画素１１Ｂ_２ｉが所望の駆動電圧に駆動される。

続いて、制御信号ＧＳＷ２、ＲＳＷ２、ＢＳＷ１、ＧＳＷ１、ＲＳＷ１が、この順番でプルアップされ、これにより時分割スイッチ１３Ｇ_２ｉ、１３Ｒ_２ｉ、１３Ｂ_２ｉ−１、１３Ｇ_２ｉ−１、１３Ｒ_２ｉ−１が、この順番でターンオンされる。時分割スイッチ１３Ｇ_２ｉ、１３Ｒ_２ｉ、１３Ｂ_２ｉ−１、１３Ｇ_２ｉ−１、１３Ｒ_２ｉ−１のターンオンと共に、画素１１Ｇ_２ｉ、１１Ｒ_２ｉ、１１Ｂ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｒ_２ｉ−１に対応する駆動電圧がソース出力Ｓｉから出力される。これにより、画素１１Ｇ_２ｉ、１１Ｒ_２ｉ、１１Ｂ_２ｉ−１、画素１１Ｇ_２ｉ−１、画素１１Ｒ_２ｉ−１が、この順番で駆動される。

第ｊ＋１ラインの画素１１Ｒ_２ｉ−１の駆動が完了した後、ゲート線Ｇｊ＋１はプルダウンされる。しかし、制御信号ＲＳＷ１はプルダウンされず、時分割スイッチ１３Ｒ_２ｉ−１は、ターンオンされ続ける。時分割スイッチ１３Ｒ_２ｉ−１は、次の水平期間（第ｊ＋２水平期間）まで継続してターンオンされ続ける。

第ｊ＋２水平期間では、第ｊラインと同様の手順によって第ｊ＋２ラインの画素１１が駆動される。その後、第ｊ＋３水平期間では、第ｊ＋１ラインと同様の手順によって第ｊ＋３ラインの画素１１が駆動される。他のラインの画素１１も同様にして駆動される。

図４３の液晶表示装置の動作によれば、一水平期間あたりに、制御信号ＲＳＷ１、ＧＳＷ１、ＢＳＷ１、ＲＳＷ２、ＧＳＷ２、ＢＳＷ２が延べ５回しかプルアップされず、５回しかプルダウンされない。このように、図４３の動作によれば、時分割スイッチ１３のスイッチ回数を有効に低減させることができる。

本発明の様々な実施形態が以上に説明されているが、本発明は、上記の実施形態に限定して解釈されてはならない。例えば、（それが本発明の本質に反しない限り）画素１１が駆動される順番は任意に決定可能である。特に、フリッカを低減させるためには、画素１１が駆動される順番が、所定のフレーム期間及び／又は所定のライン毎に変更されることが好適であることに留意されたい。

図１は、従来の液晶表示装置の構成を示す図である。 図２は、図１の液晶表示装置の動作を示すタイミングチャートである。 図３は、他の従来の液晶表示装置の構成を示す図である。 図４は、図３の液晶表示装置の動作を示すタイミングチャートである。 図５は、第１の実施形態における液晶表示装置の構成を示す図である。 図６は、画素の構成を示す等価回路図である。 図７は、第１の実施形態におけるソースドライバの構成を示すブロック図である。 図８は、第１の実施形態における液晶表示装置の動作を示すタイミングチャートである。 図９は、比較例の液晶表示装置の動作を示すタイミングチャートである。 図１０は、第１の実施形態において、一のソース出力に６本のデータ線が接続される場合の液晶表示装置の構成を示す図である。 図１１は、図１０の液晶表示装置の動作を示すタイミングチャートである。 図１２は、第２の実施形態における液晶表示装置の構成を示す図である。 図１３は、第２の実施形態における液晶表示装置の動作を示すタイミングチャートである。 図１４は、比較例の液晶表示装置の動作を示すタイミングチャートである。 図１５は、２Ｈ反転駆動が行われる場合の、図１２の液晶表示装置の動作を示すタイミングチャートである。 図１６は、第２の実施形態において、一のソース出力に６本のデータ線が接続される場合の液晶表示装置の構成を示す図である。 図１７は、図１６の液晶表示装置の動作を示すタイミングチャートである。 図１８は、２Ｈ反転駆動が行われる場合の、図１６の液晶表示装置の動作を示すタイミングチャートである。 図１９は、第３の実施形態における液晶表示装置のソースドライバの構成を示すブロック図である。 図２０は、第３の実施形態における液晶表示装置の動作を示すタイミングチャートである。 図２１は、比較例の液晶表示装置の動作を示すタイミングチャートである。 図２２は、第３の実施形態における液晶表示装置の他の動作を示すタイミングチャートである。 図２３は、第３の実施形態における液晶表示装置の更に他の動作を示すタイミングチャートである。 図２４は、２Ｈ反転駆動が行われる場合の、図２０の液晶表示装置の動作を示すタイミングチャートである。 図２５は、第３の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。 図２６は、２Ｈ反転駆動が行われる場合の、図２０の液晶表示装置の好適な動作を示すタイミングチャートである。 図２７は、一のソース出力に６本のデータ線が接続される場合における、第３の実施形態の動作を示すタイミングチャートである。 図２８は、２Ｈ反転駆動が行われる場合の、一のソース出力に６本のデータ線が接続されるときにおける、第３の実施形態の動作を示すタイミングチャートである。 図２９は、一のソース出力に６本のデータ線が接続される場合における、第３の実施形態の液晶表示装置の好適な動作を示すタイミングチャートである。 図３０は、２Ｈ反転駆動が行われる場合の、一のソース出力に６本のデータ線が接続されるときにおける、第３の実施形態の好適な動作を示すタイミングチャートである。 図３１は、第４の実施形態における液晶表示装置の構成を示す図である。 図３２は、第４の実施形態における液晶表示装置の動作を示すタイミングチャートである。 図３３は、比較例の液晶表示装置の動作を示すタイミングチャートである。 図３４は、２Ｈ反転駆動が行われる場合の、図３１の液晶表示装置の動作を示すタイミングチャートである。 図３５は、第４の実施形態における液晶表示装置の他の構成を示す図である。 図３６は、図３５の液晶表示装置の動作を示すタイミングチャートである。 図３７は、図３１の液晶表示装置の好適な動作を示すタイミングチャートである。 図３８は、図３１の液晶表示装置の他の好適な動作を示すタイミングチャートである。 図３９は、図３１の液晶表示装置の更に他の好適な動作を示すタイミングチャートである。 図４０は、２Ｈ反転駆動が行われる場合の、図３１の液晶表示装置の好適な動作を示すタイミングチャートである。 図４１は、一のソース出力に６本のデータ線が接続される場合における、図３５の液晶表示装置の好適な動作を示すタイミングチャートである。 図４２は、一のソース出力に６本のデータ線が接続される場合における、図３５の液晶表示装置の好適な動作を示すタイミングチャートである。 図４３は、一のソース出力に６本のデータ線が接続される場合における、図３５の液晶表示装置の好適な動作を示すタイミングチャートである。

符号の説明

１：液晶表示パネル
２：ソースドライバ
３：ゲートドライバ
１１、１１Ｒ、１１Ｇ、１１Ｂ：画素
１２：時分割スイッチ回路
１３、１３Ｒ、１３Ｇ、１３Ｂ：時分割スイッチ
１４：ＴＦＴ
１５：画素電極
１６：対向電極
１７：プリチャージ線
１８：プリチャージスイッチ
１９：中和線
２０：中和スイッチ
２１：制御回路
２２：レジスタ回路
２３：データラッチ回路
２４：マルチプレクサ
２５：Ｄ／Ａコンバータ
２６：出力アンプ
２７：出力スイッチ
２８：プリチャージ線
２９：プリチャージスイッチ

Claims (19)

1. ソースドライバの一のソース出力に、第１〜第Ｎデータ線が、それぞれ第１〜第Ｎ時分割スイッチを介して接続されている表示装置の駆動方法であって、
   或るラインに位置し、且つ、前記第１〜第Ｎデータ線のうちの一のデータ線に接続されている第１画素を、前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチをターンオンした状態で前記ソース出力から前記一のデータ線に第１駆動電圧を供給することによって駆動するステップと、
   前記或るラインに隣接する次ラインに位置し、前記一のデータ線に接続されている第２画素を、前記一の時分割スイッチをターンオンした状態で前記ソース出力から前記一のデータ線に第２駆動電圧を供給することによって駆動するステップ
   とを具備し、
   前記一の時分割スイッチは、前記第１画素の駆動が開始された後、前記第２画素の駆動が終了するまでの間、ターンオフされない
   表示装置の駆動方法。
2. 請求項１に記載の表示パネルの駆動方法であって、
   前記第１画素の駆動が終了した後、前記第２画素の駆動が開始されるまでの間のプリチャージ期間に、前記ソース出力をハイインピーダンス状態にしながら、前記第１〜第Ｎデータ線を所定のプリチャージ電圧を有するプリチャージ線に電気的に接続することにより、前記第１〜第Ｎデータ線をプリチャージするステップを備える
   表示装置の駆動方法。
3. 請求項１に記載の表示装置の駆動方法であって、
   前記第１画素の駆動が終了した後、前記第２画素の駆動が開始されるまでの間のプリチャージ期間に、前記ソース出力から所定のプリチャージ電圧を出力しながら前記第１〜第Ｎ時分割スイッチをターンオンすることにより、前記第１〜第Ｎデータ線をプリチャージするステップを備える
   表示装置の駆動方法。
4. 請求項１に記載の表示装置の駆動方法であって、
   更に、前記第１画素の駆動が終了した後、前記第２画素の駆動が開始されるまでの間のプリチャージ期間に、前記ソース出力から所定のプリチャージ電圧を出力しながら、中和スイッチを介して前記第１〜第Ｎデータ線を電気的に接続することにより、前記第１〜第Ｎデータ線をプリチャージするステップを備える
   表示装置の駆動方法。
5. 請求項４に記載の表示装置の駆動方法であって、
   前記第１〜第Ｎデータ線のプリチャージは、前記一の時分割スイッチ以外の前記第１〜第Ｎ時分割スイッチがターンオンされずに行われる
   表示装置の駆動方法。
6. ソースドライバの一のソース出力に、第１〜第Ｎデータ線が、それぞれ第１〜第Ｎ時分割スイッチを介して接続されている液晶表示装置の動作方法であって、
   前記第１〜第Ｎ時分割スイッチをターンオンした状態で前記ソース出力から所定のプリチャージ電圧を出力することにより、前記第１〜第Ｎデータ線をプリチャージするステップと
   前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチをターンオンした状態で前記ソース出力から前記第１〜第Ｎデータ線のうちの一のデータ線に駆動電圧を供給することにより、前記一のデータ線に接続されている特定画素を駆動するステップ
   とを具備し、
   前記第１〜第Ｎデータ線のプリチャージが開始された後、前記特定画素の駆動が終了するまでの間、前記一の時分割スイッチがターンオフされない
   表示装置の駆動方法。
7. ソースドライバの一のソース出力に、第１〜第Ｎデータ線が、それぞれ第１〜第Ｎ時分割スイッチを介して接続されている表示装置の動作方法であって、
   前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチをターンオンした状態で前記ソース出力から前記第１〜第Ｎデータ線のうちの一のデータ線に駆動電圧を供給することにより、前記一のデータ線に接続されている特定画素を駆動するステップと、
   前記第１〜第Ｎ時分割スイッチをターンオンした状態で前記ソース出力から所定のプリチャージ電圧を出力することにより、前記第１〜第Ｎデータ線をプリチャージするステップ
   とを具備し、
   前記特定画素の駆動が開始された後、前記第１〜第Ｎデータ線のプリチャージが終了するまでの間、前記一の時分割スイッチがターンオフされない
   表示装置の駆動方法。
8. ソースドライバの一のソース出力に第１〜第Ｎデータ線がそれぞれ第１〜第Ｎ時分割スイッチを介して接続され、且つ、前記第１〜第Ｎデータ線が中和スイッチを介して相互に電気的に接続可能である表示装置の駆動方法であって、
   前記第１〜第Ｎデータ線が前記中和スイッチを介して相互に電気的に接続されている状態で、前記ソース出力から所定のプリチャージ電圧を出力しながら、前記第１〜第Ｎ時分割スイッチのうちの１個乃至（Ｎ−１）個の時分割スイッチをターンオンすることにより、前記第１〜第Ｎデータ線をプリチャージするステップ
   を備える
   表示装置の駆動方法。
9. 請求項８に記載の表示装置の駆動方法であって、
   前記第１〜第Ｎデータ線をプリチャージするステップでは、前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチがターンオンされ、
   当該駆動方法は、更に、
   前記一の時分割スイッチをターンオンした状態で前記ソース出力から前記第１〜第Ｎデータ線のうちの一のデータ線に前記一の時分割スイッチを介して駆動電圧を供給することにより、前記一のデータ線に接続されている特定画素を駆動するステップ
   を具備し、
   前記第１〜第Ｎデータ線のプリチャージが開始された後、前記特定画素の駆動が修了するまでの期間、前記一の時分割スイッチがターンオフされない
   表示装置の駆動方法。
10. 前記第１〜第Ｎデータ線をプリチャージするステップでは、前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチがターンオンされ、
    当該駆動方法は、更に、
    前記一の時分割スイッチをターンオンした状態で前記ソース出力から前記第１〜第Ｎデータ線のうちの一のデータ線に前記一の時分割スイッチを介して駆動電圧を供給することにより、前記一のデータ線に接続されている特定画素を駆動するステップ
    を具備し、
    前記特定画素の駆動が開始された後、前記第１〜第Ｎデータ線のプリチャージが終了するまでの期間、前記一の時分割スイッチがターンオフされない
    表示装置の駆動方法。
11. 複数の画素と、
    前記画素を駆動するソースドライバと、
    第１〜第Ｎ時分割スイッチと、
    前記ソースドライバの一のソース出力にそれぞれ第１〜第Ｎ時分割スイッチを介して接続され、前記画素の列に沿って設けられた第１〜第Ｎデータ線
    とを具備し、
    前記複数の画素のうちの、或るラインに位置し、且つ、前記第１〜第Ｎデータ線のうちの一のデータ線に接続されている第１画素を駆動するための第１駆動期間において、前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチがターンオンされ、且つ、前記ソースドライバが前記一のソース出力から前記第１〜第Ｎデータ線のうちの一のデータ線に前記一の時分割スイッチを介して第１駆動電圧を供給することにより前記第１画素を駆動し、
    前記複数の画素のうちの、前記或るラインに隣接する次ラインに位置し、且つ、前記一のデータ線に接続されている第２画素を駆動するための第２駆動期間において、前記一の時分割スイッチがターンオンされ、前記ソースドライバが前記一のソース出力から前記一のデータ線に前記一の時分割スイッチを介して第２駆動電圧を供給することにより前記第２画素を駆動し、
    前記一の時分割スイッチは、前記第１画素の駆動が開始した後、前記第２画素の駆動が終了するまで、ターンオフされない
    表示装置。
12. 請求項１１に記載の表示装置であって、
    更に、
    所定のプリチャージ電圧を有するプリチャージ線と、
    前記プリチャージ線と前記第１〜第Ｎデータ線との間に設けられたプリチャージスイッチ
    とを具備し、
    前記ソースドライバは、前記第１画素の駆動が終了した後、前記第２画素の駆動が開始されるまでの間のプリチャージ期間に前記ソース出力をハイインピーダンス状態にし、
    前記プリチャージスイッチは、前記プリチャージ期間に、前記第１〜第Ｎデータ線を前記プリチャージ線に電気的に接続する
    表示装置。
13. 複数の画素と、
    前記画素を駆動するソースドライバと、
    第１〜第Ｎ時分割スイッチと、
    前記ソースドライバの一のソース出力にそれぞれ第１〜第Ｎ時分割スイッチを介して接続され、前記画素の列に沿って設けられた第１〜第Ｎデータ線
    とを具備し、
    プリチャージ期間において、前記第１〜第Ｎ時分割スイッチがターンオンされ、且つ、前記ソースドライバが前記ソース出力から所定のプリチャージ電圧を出力することにより、前記第１〜第Ｎデータ線をプリチャージし、
    前記プリチャージ期間の後の、前記第１〜第Ｎデータ線のうちの一のデータ線に接続されている特定画素を駆動するための駆動期間において、前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチがターンオンされ、且つ、前記ソースドライバが前記ソース出力から前記一のデータ線に駆動電圧を供給することによって前記特定画素を駆動し、
    前記一の時分割スイッチは、前記第１〜第Ｎデータ線のプリチャージが開始された後、前記特定画素の駆動が終了するまでの期間、ターンオフされない
    表示装置。
14. 複数の画素と、
    前記画素を駆動するソースドライバと、
    第１〜第Ｎ時分割スイッチと、
    前記ソースドライバの一のソース出力にそれぞれ第１〜第Ｎ時分割スイッチを介して接続され、前記画素の列に沿って設けられた第１〜第Ｎデータ線
    とを具備し、
    前記第１〜第Ｎデータ線のうちの一のデータ線に接続されている特定画素を駆動するための駆動期間において、前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチがターンオンされ、且つ、前記ソースドライバが前記ソース出力から前記第１〜第Ｎデータ線のうちの一のデータ線に駆動電圧を供給することにより前記特定画素を駆動し、
    前記駆動期間の後のプリチャージ期間において、前記第１〜第Ｎ時分割スイッチがターンオンされ、且つ、前記ソースドライバが前記ソース出力から所定のプリチャージ電圧を出力することによって前記第１〜第Ｎデータ線をプリチャージし、
    前記一の時分割スイッチは、前記特定画素の駆動が開始された後、前記第１〜第Ｎデータ線のプリチャージが終了するまでの期間、ターンオフされない
    表示装置。
15. 複数の画素と、
    前記画素を駆動するソースドライバと、
    第１〜第Ｎ時分割スイッチと、
    前記ソースドライバの一のソース出力にそれぞれ第１〜第Ｎ時分割スイッチを介して接続され、前記画素の列に沿って設けられた第１〜第Ｎデータ線と、
    中和線と、
    前記第１〜第Ｎデータ線と前記中和線の間に設けられた中和スイッチ
    とを具備し、
    プリチャージ期間の間、前記中和スイッチが前記第１〜第Ｎデータ線を前記中和線に接続し、前記ソースドライバが前記ソース出力から所定のプリチャージ電圧を出力し、且つ、前記第１〜第Ｎ時分割スイッチのうちの１乃至（Ｎ−１）個の時分割スイッチがターンオンされる
    表示装置。
16. 複数の画素と、第１〜第Ｎ時分割スイッチと、前記複数の画素の列に沿って設けられた第１〜第Ｎデータ線を備える表示パネルを駆動するための駆動装置であって、
    前記第１〜第Ｎデータ線に、第１〜第Ｎ時分割スイッチを介して接続されるソース出力と、
    前記ソース出力から前記複数の画素を駆動するための駆動電圧を出力するための駆動回路と、
    前記第１〜第Ｎ時分割スイッチを制御する制御回路
    とを具備し、
    前記複数の画素のうちの、或るラインに位置し、且つ、前記第１〜第Ｎデータ線のうちの一のデータ線に接続されている第１画素を駆動するための第１駆動期間において、前記制御回路は、前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチをターンオンし、且つ、前記駆動回路は、前記ソース出力から前記一のデータ線に前記一の時分割スイッチを介して第１駆動電圧を供給することによって前記第１画素を駆動し、
    前記複数の画素のうちの、前記或るラインに隣接する次ラインに位置し、且つ、前記一のデータ線に接続されている第２画素を駆動するための第２駆動期間において、前記制御回路は、前記一の時分割スイッチをターンオンし、且つ、前記駆動回路は、前記ソース出力から前記一のデータ線に前記一の時分割スイッチを介して第２駆動電圧を供給することによって前記第２画素を駆動し、
    前記制御回路は、前記第１画素の駆動が開始された後、前記第２画素の駆動が終了するまでの間、前記一の時分割スイッチをターンオフしない
    表示パネルの駆動装置。
17. 複数の画素と、第１〜第Ｎ時分割スイッチと、前記複数の画素の列に沿って設けられた第１〜第Ｎデータ線を備える表示パネルを駆動するための駆動装置であって、
    前記第１〜第Ｎデータ線に、第１〜第Ｎ時分割スイッチを介して接続されるソース出力と、
    前記ソース出力から前記複数の画素を駆動するための駆動電圧を出力するための駆動回路と、
    前記第１〜第Ｎ時分割スイッチを制御する制御回路
    とを具備し、
    プリチャージ期間では、前記制御回路が前記第１〜第Ｎ時分割スイッチをターンオンし、且つ、前記駆動回路が前記ソース出力から所定のプリチャージ電圧を出力し、
    前記プリチャージ期間の後の、前記第１〜第Ｎデータ線のうちの一のデータ線に接続されている特定画素を駆動するための駆動期間において、前記制御回路が前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチをターンオンし、前記駆動回路が前記ソース出力から前記一の時分割スイッチを介して前記第１〜第Ｎデータ線のうちの一のデータ線に駆動電圧を供給することによって前記特定画素を駆動し、
    前記制御回路は、前記第１〜第Ｎデータ線のプリチャージが開始された後、前記特定画素の駆動が終了するまでの間、前記一の時分割スイッチをターンオフしない
    表示パネルの駆動装置。
18. 複数の画素と、第１〜第Ｎ時分割スイッチと、前記複数の画素の列に沿って設けられた第１〜第Ｎデータ線を備える表示パネルを駆動するための駆動装置であって、
    前記第１〜第Ｎデータ線に、第１〜第Ｎ時分割スイッチを介して接続されるソース出力と、
    前記ソース出力から前記複数の画素を駆動するための駆動電圧を出力するための駆動回路と、
    前記第１〜第Ｎ時分割スイッチを制御する制御回路
    とを具備し、
    前記第１〜第Ｎデータ線のうちの一のデータ線に接続されている特定画素を駆動するための駆動期間において、前記制御回路が前記第１〜第Ｎ時分割スイッチのうちの一の時分割スイッチをターンオンし、前記駆動回路が前記ソース出力から前記一の時分割スイッチを介して前記第１〜第Ｎデータ線のうちの一のデータ線に駆動電圧を供給することによって前記特定画素を駆動し、
    前記駆動期間の後のプリチャージ期間において、前記制御回路が前記第１〜第Ｎ時分割スイッチをターンオンし、且つ、前記駆動回路が前記ソース出力から所定のプリチャージ電圧を出力することにより前記第１〜第Ｎデータ線をプリチャージし、
    前記制御回路は、前記特定画素の駆動が開始された後、前記第１〜第Ｎデータ線のプリチャージが終了するまでの期間、前記一の時分割スイッチをターンオフしない
    表示パネルの駆動装置。
19. 複数の画素と、第１〜第Ｎ時分割スイッチと、前記複数の画素の列に沿って設けられた第１〜第Ｎデータ線と、中和線と、前記第１〜第Ｎデータ線と前記中和線の間に設けられた中和スイッチとを備える表示パネルを駆動するための駆動装置であって、
    前記第１〜第Ｎデータ線に、第１〜第Ｎ時分割スイッチを介して接続されるソース出力と、
    前記ソース出力から前記複数の画素を駆動するための駆動電圧を出力するための駆動回路と、
    前記第１〜第Ｎ時分割スイッチと前記中和スイッチとを制御する制御回路
    とを具備し、
    プリチャージ期間の間、前記駆動回路が前記ソース出力から所定のプリチャージ電圧を出力し、前記制御回路が前記中和スイッチをターンオンして前記第１〜第Ｎデータ線を前記中和線に接続し前記第１〜第Ｎ時分割スイッチのうちの１乃至（Ｎ−１）個の時分割スイッチをターンオンする
    表示パネルの駆動装置。

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