JP2001160295A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】チップ面積の増大を伴わずに、昇圧された電位
を常に所定値に維持すること特徴とする。 【解決手段】昇圧された電位のノードＦにはこのノード
の電位が所定の電位よりも上昇しないように制御する制
御回路３０が接続されている。この制御回路３０は、ノ
ードＦとノードＧとの間に接続された容量３１と、ノー
ドＧと接地電位のノードとの間にソース・ドレイン間が
挿入され、ゲートに制御信号Ｃｏｎｔが入力されるトラ
ンジスタ３２と、ノードＦと接地電位のノードとの間に
ソース・ドレイン間が挿入され、ゲートがノードＧに接
続されたトランジスタ３３とを有している。
を常に所定値に維持すること特徴とする。 【解決手段】昇圧された電位のノードＦにはこのノード
の電位が所定の電位よりも上昇しないように制御する制
御回路３０が接続されている。この制御回路３０は、ノ
ードＦとノードＧとの間に接続された容量３１と、ノー
ドＧと接地電位のノードとの間にソース・ドレイン間が
挿入され、ゲートに制御信号Ｃｏｎｔが入力されるトラ
ンジスタ３２と、ノードＦと接地電位のノードとの間に
ソース・ドレイン間が挿入され、ゲートがノードＧに接
続されたトランジスタ３３とを有している。
Description
【０００１】
【発明の属する技術分野】この発明は、電源電位から昇
圧された電位を所定値に制限する回路を備えた半導体集
積回路に係り、特に昇圧された電位をワード線に出力す
るロウデコーダ回路を有する不揮発性半導体メモリ集積
回路等に使用されるものである。
圧された電位を所定値に制限する回路を備えた半導体集
積回路に係り、特に昇圧された電位をワード線に出力す
るロウデコーダ回路を有する不揮発性半導体メモリ集積
回路等に使用されるものである。
【０００２】
【従来の技術】不揮発性半導体メモリ集積回路では、デ
ータの書き込み時や消去時に、通常の電源電位よりも高
い昇圧された電位をメモリセルに加える必要がある。
ータの書き込み時や消去時に、通常の電源電位よりも高
い昇圧された電位をメモリセルに加える必要がある。
【０００３】図５は、従来の不揮発性半導体メモリ集積
回路において、データの書き込み時に、通常の電源電位
よりも高い昇圧された電位をワード線に出力するロウデ
コーダ回路及びその制御回路の一部を抽出して示す回路
図である。
回路において、データの書き込み時に、通常の電源電位
よりも高い昇圧された電位をワード線に出力するロウデ
コーダ回路及びその制御回路の一部を抽出して示す回路
図である。
【０００４】図において、トランジスタ２１はロウデコ
ーダ回路の終段に設けられ、データの書き込み時にワー
ド線ＷＬに対して昇圧電位を出力するものである。この
トランジスタ２１のソース及びドレインの一方が接続さ
れているノードＡにはワード線ＷＬを駆動する際に昇圧
された電位が供給され、ソース及びドレインの他方が接
続されているノードＢは対応するワード線ＷＬに接続さ
れている。また、昇圧された電位が供給されるノードＣ
と上記トランジスタ２１のゲートが接続されているノー
ドＤとの間にはトランジスタ２２のソース・ドレイン間
が挿入されている。上記トランジスタ２２のゲートのノ
ードＥには所定のバイアス電位が供給される。
ーダ回路の終段に設けられ、データの書き込み時にワー
ド線ＷＬに対して昇圧電位を出力するものである。この
トランジスタ２１のソース及びドレインの一方が接続さ
れているノードＡにはワード線ＷＬを駆動する際に昇圧
された電位が供給され、ソース及びドレインの他方が接
続されているノードＢは対応するワード線ＷＬに接続さ
れている。また、昇圧された電位が供給されるノードＣ
と上記トランジスタ２１のゲートが接続されているノー
ドＤとの間にはトランジスタ２２のソース・ドレイン間
が挿入されている。上記トランジスタ２２のゲートのノ
ードＥには所定のバイアス電位が供給される。
【０００５】また、上記ノードＤと昇圧された電位が供
給されるノードＦとの間には、ノードＤにおける電位が
所定値以上に上昇しないように制限する電位制限回路２
３が挿入されている。この電位制限回路２３は、例え
ば、ゲートがそれぞれのソースに接続され、かつソース
・ドレイン間が直列接続された２個のトランジスタ２
４、２５によって構成されている。なお、上記のトラン
ジスタは全てＮチャネルでエンハンスメント型のもので
あるとする。
給されるノードＦとの間には、ノードＤにおける電位が
所定値以上に上昇しないように制限する電位制限回路２
３が挿入されている。この電位制限回路２３は、例え
ば、ゲートがそれぞれのソースに接続され、かつソース
・ドレイン間が直列接続された２個のトランジスタ２
４、２５によって構成されている。なお、上記のトラン
ジスタは全てＮチャネルでエンハンスメント型のもので
あるとする。
【０００６】次に、図５の回路の動作を図６のタイミン
グチャートを用いて説明する。なお、データの書き込み
時に、トランジスタ２２のゲートのノードＥには常に昇
圧電位Ｖ１が供給されているとする。
グチャートを用いて説明する。なお、データの書き込み
時に、トランジスタ２２のゲートのノードＥには常に昇
圧電位Ｖ１が供給されているとする。
【０００７】まず、ワード線ＷＬに接続されている図示
しないメモリセルに対するデータの書き込み時に、ノー
ドＣに対して昇圧電位Ｖ１が供給される。ノードＣが昇
圧電位Ｖ１になると、トランジスタ２２がオンし、ノー
ドＤがこのトランジスタ２２を通してＶ１−Ｖｔ（ただ
し、Ｖｔはトランジスタ２２の閾値電圧）まで充電さ
れ、その後、トランジスタ２２がカットオフする。
しないメモリセルに対するデータの書き込み時に、ノー
ドＣに対して昇圧電位Ｖ１が供給される。ノードＣが昇
圧電位Ｖ１になると、トランジスタ２２がオンし、ノー
ドＤがこのトランジスタ２２を通してＶ１−Ｖｔ（ただ
し、Ｖｔはトランジスタ２２の閾値電圧）まで充電さ
れ、その後、トランジスタ２２がカットオフする。
【０００８】次に、ノードＡの電位を接地電位から昇圧
電位Ｖ１まで変化させると、ノードＤはトランジスタ２
２がカットオフしているのでフローティング状態にあ
り、トランジスタ２１のチォネル電位の上昇に伴いチャ
ネル領域との間のカップリングによってノードＤの電位
がＶ１−Ｖｔから上昇し、Ｖ２に達する。そして、この
電位Ｖ２が、ノードＡの電位Ｖ１に対してトランジスタ
２１の閾値昇圧以上高ければ、トランジスタ２１は充分
なオン状態となり、ノードＡに供給された昇圧電位Ｖ１
がそのままノードＢに伝達され、ワード線ＷＬには昇圧
された電位Ｖ１が供給される。
電位Ｖ１まで変化させると、ノードＤはトランジスタ２
２がカットオフしているのでフローティング状態にあ
り、トランジスタ２１のチォネル電位の上昇に伴いチャ
ネル領域との間のカップリングによってノードＤの電位
がＶ１−Ｖｔから上昇し、Ｖ２に達する。そして、この
電位Ｖ２が、ノードＡの電位Ｖ１に対してトランジスタ
２１の閾値昇圧以上高ければ、トランジスタ２１は充分
なオン状態となり、ノードＡに供給された昇圧電位Ｖ１
がそのままノードＢに伝達され、ワード線ＷＬには昇圧
された電位Ｖ１が供給される。
【０００９】このように、ノードＡからノードＢに昇圧
された電位を伝達するためには、トランジスタ２１のゲ
ートノードであるノードＤの電位を充分に高くする必要
がある。しかし、このノードＤの電位が高くなり過ぎ
て、このノードＤに接続されているトランジスタ、例え
ばトランジスタ２２の耐圧電圧を超えると、このトラン
ジスタ２２が破壊されてしまう。
された電位を伝達するためには、トランジスタ２１のゲ
ートノードであるノードＤの電位を充分に高くする必要
がある。しかし、このノードＤの電位が高くなり過ぎ
て、このノードＤに接続されているトランジスタ、例え
ばトランジスタ２２の耐圧電圧を超えると、このトラン
ジスタ２２が破壊されてしまう。
【００１０】電位制限回路２３は、上記ノードＤの電位
がトランジスタの耐圧電圧を超えないように制限するた
めに設けられている。すなわち、ノードＤの電位が、ノ
ードＦの電位に対してトランジスタ２４、２５それぞれ
の閾値電圧の和、つまり２Ｖｔ以上高くなると、トラン
ジスタ２４、２５を直列に介してノードＤがノードＦに
放電され、これによりノードＤの電位がある電位以上に
はならないように制限される。ここで、例えばノードＦ
の電位をノードＡにおける電位Ｖ１と等しくしておけ
ば、ノードＤの電位の上限はＶ１＋２Ｖｔとなる。
がトランジスタの耐圧電圧を超えないように制限するた
めに設けられている。すなわち、ノードＤの電位が、ノ
ードＦの電位に対してトランジスタ２４、２５それぞれ
の閾値電圧の和、つまり２Ｖｔ以上高くなると、トラン
ジスタ２４、２５を直列に介してノードＤがノードＦに
放電され、これによりノードＤの電位がある電位以上に
はならないように制限される。ここで、例えばノードＦ
の電位をノードＡにおける電位Ｖ１と等しくしておけ
ば、ノードＤの電位の上限はＶ１＋２Ｖｔとなる。
【００１１】
【発明が解決しようとする課題】ところで、図５の回路
において、ノードＦに供給される電位Ｖ１が、例えばチ
ップの外部から与えられる電源のように十分な電流供給
能力があり、常に安定したレベルが維持されるのであれ
ば問題はない。しかし、ノードＦに供給される電位Ｖ１
がチップ内の昇圧回路等で作られる場合、その電流供給
能力は低く、他の回路が動作することによって電流が消
費されると、ノードＦにおける電位Ｖ１が所期値よりも
下がってしまう可能性がある。これはノードＤの電位を
必要以上に低く制限してしまうことになり、ノードＤの
電位が目標の値に達しなくなり、ワード線ＷＬに十分な
値の昇圧電位が供給されなくなってしまう。
において、ノードＦに供給される電位Ｖ１が、例えばチ
ップの外部から与えられる電源のように十分な電流供給
能力があり、常に安定したレベルが維持されるのであれ
ば問題はない。しかし、ノードＦに供給される電位Ｖ１
がチップ内の昇圧回路等で作られる場合、その電流供給
能力は低く、他の回路が動作することによって電流が消
費されると、ノードＦにおける電位Ｖ１が所期値よりも
下がってしまう可能性がある。これはノードＤの電位を
必要以上に低く制限してしまうことになり、ノードＤの
電位が目標の値に達しなくなり、ワード線ＷＬに十分な
値の昇圧電位が供給されなくなってしまう。
【００１２】このような状況において、さらに従来では
図７に示すような回路が考えられている。この回路は、
チップ内の昇圧回路２６で作られる電位を、ダイオード
接続されたトランジスタ２７を介して電位制限回路２３
のノードＦに供給するようにしたものである、なお、昇
圧回路２６で作られる電位は、同じチップ内の他の回路
２８にも供給されている。
図７に示すような回路が考えられている。この回路は、
チップ内の昇圧回路２６で作られる電位を、ダイオード
接続されたトランジスタ２７を介して電位制限回路２３
のノードＦに供給するようにしたものである、なお、昇
圧回路２６で作られる電位は、同じチップ内の他の回路
２８にも供給されている。
【００１３】この回路では、他の回路２８で電流が消費
され、昇圧回路２６からの出力電位が低下しても、ゲー
トがソース及びドレインのいずれか一方に接続されてダ
イオード接続され、整流性を有するトランジスタ２７が
昇圧回路２６とノードＦとの間に接続されているので、
ノードＦの電位が低下することはない。
され、昇圧回路２６からの出力電位が低下しても、ゲー
トがソース及びドレインのいずれか一方に接続されてダ
イオード接続され、整流性を有するトランジスタ２７が
昇圧回路２６とノードＦとの間に接続されているので、
ノードＦの電位が低下することはない。
【００１４】ところで、図７に示すようにノードＦと接
地電位との間には容量Ｃが接続されている。この容量Ｃ
はノードＦの電位を安定化するためものである。電位制
限回路２３が働くと、ノードＤにおける過剰な電荷はノ
ードＦに向かって排出される。この排出電荷量が容量Ｃ
に比べて小さいものであれば問題ないが、そうでないと
ノードＦはフローティングであるために、昇圧回路２６
の出力によって設定された電位よりも上昇してしまう。
この場合、ノードＤの電荷は放電されず、電位制限回路
２３の効果が失われることになる。
地電位との間には容量Ｃが接続されている。この容量Ｃ
はノードＦの電位を安定化するためものである。電位制
限回路２３が働くと、ノードＤにおける過剰な電荷はノ
ードＦに向かって排出される。この排出電荷量が容量Ｃ
に比べて小さいものであれば問題ないが、そうでないと
ノードＦはフローティングであるために、昇圧回路２６
の出力によって設定された電位よりも上昇してしまう。
この場合、ノードＤの電荷は放電されず、電位制限回路
２３の効果が失われることになる。
【００１５】このような状況において容量Ｃの値を大き
くすることも考えられるが、ノードＦに対して複数の電
位制限回路２３が接続され、これら複数の電位制限回路
２３が同時に動作するような場合は、ノードＦに対する
放電電荷量が大きくなり、これに伴って容量Ｃの増加を
図る必要があるので、容量Ｃの素子面積が無視できなく
なる。これはチップ面積の増大をもたらす。
くすることも考えられるが、ノードＦに対して複数の電
位制限回路２３が接続され、これら複数の電位制限回路
２３が同時に動作するような場合は、ノードＦに対する
放電電荷量が大きくなり、これに伴って容量Ｃの増加を
図る必要があるので、容量Ｃの素子面積が無視できなく
なる。これはチップ面積の増大をもたらす。
【００１６】そこで、上記のような問題を解消するため
に、従来ではさらに図８に示すような回路が考えられて
いる。この回路は、ノードＦと接地電位との間に直列に
接続された一対の抵抗４１、４２によってノードＦにお
ける電位を分割し、この分割された電位を差動増幅器４
３によって基準電位Ｖｒｅｆと比較し、この比較結果に
基づいてノードＦと接地電位との間に接続されたトラン
ジスタ４４のゲートを制御して、ノードＦにおける電位
の安定化を図るようにしたものである。
に、従来ではさらに図８に示すような回路が考えられて
いる。この回路は、ノードＦと接地電位との間に直列に
接続された一対の抵抗４１、４２によってノードＦにお
ける電位を分割し、この分割された電位を差動増幅器４
３によって基準電位Ｖｒｅｆと比較し、この比較結果に
基づいてノードＦと接地電位との間に接続されたトラン
ジスタ４４のゲートを制御して、ノードＦにおける電位
の安定化を図るようにしたものである。
【００１７】すなわち、差動増幅器４３によって一対の
抵抗４１、４２による分割電位Ｖｄｉｖを基準電位Ｖｒ
ｅｆと比較し、ノードＦの電位が高くなり過ぎたらトラ
ンジスタ４４をオン状態にしてノードＦを放電すること
で、ノードＦの電位上昇を防いでいる。
抵抗４１、４２による分割電位Ｖｄｉｖを基準電位Ｖｒ
ｅｆと比較し、ノードＦの電位が高くなり過ぎたらトラ
ンジスタ４４をオン状態にしてノードＦを放電すること
で、ノードＦの電位上昇を防いでいる。
【００１８】しかし、この場合、昇圧回路２６から出力
される昇圧電位が下がった場合、ノードＦに対して電荷
を供給するパスがなくなり、抵抗４１、４２を介してノ
ードＦの電荷が放電される一方なので、ノードＦの電位
が低下するという問題がある。
される昇圧電位が下がった場合、ノードＦに対して電荷
を供給するパスがなくなり、抵抗４１、４２を介してノ
ードＦの電荷が放電される一方なので、ノードＦの電位
が低下するという問題がある。
【００１９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、チップ面積の増大を伴
わずに、昇圧された電位を常に所定値に維持することが
できる半導体集積回路を提供することである。
されたものであり、その目的は、チップ面積の増大を伴
わずに、昇圧された電位を常に所定値に維持することが
できる半導体集積回路を提供することである。
【００２０】
【課題を解決するための手段】第１の発明の半導体集積
回路は、第１のノードと第２のノードとの間に接続され
た容量と、前記第１のノードを第１の基準電位に接続制
御するスイッチ手段と、前記第２のノードを第２の基準
電位に設定する電位設定手段と、前記第２のノードにお
ける電位変動に伴い上記第１のノードの電位が所定値以
上変動した場合に前記第２のノードの電位を前記第２の
ノードにおける電位変動の方向とは反対方向に変化させ
る電位変化手段とを具備したことを特徴とする。
回路は、第１のノードと第２のノードとの間に接続され
た容量と、前記第１のノードを第１の基準電位に接続制
御するスイッチ手段と、前記第２のノードを第２の基準
電位に設定する電位設定手段と、前記第２のノードにお
ける電位変動に伴い上記第１のノードの電位が所定値以
上変動した場合に前記第２のノードの電位を前記第２の
ノードにおける電位変動の方向とは反対方向に変化させ
る電位変化手段とを具備したことを特徴とする。
【００２１】第２の発明の半導体集積回路は、第１の発
明において、前記電位変化手段が、ソース・ドレイン間
の電流通路の一端が前記第２のノードに接続され、他端
が前記第１の基準電位に接続され、ゲートが前記第１の
ノードに接続されたトランジスタによって構成されてい
ることを特徴とする。
明において、前記電位変化手段が、ソース・ドレイン間
の電流通路の一端が前記第２のノードに接続され、他端
が前記第１の基準電位に接続され、ゲートが前記第１の
ノードに接続されたトランジスタによって構成されてい
ることを特徴とする。
【００２２】第３の発明の半導体集積回路は、第１の発
明において、前記電位設定手段が、前記第２のノードに
対して電流を流す、整流性を有する素子で構成されるこ
とを特徴とする。
明において、前記電位設定手段が、前記第２のノードに
対して電流を流す、整流性を有する素子で構成されるこ
とを特徴とする。
【００２３】第４の発明の半導体集積回路は、第１の発
明において、前記第２のノードが、この第２のノードに
対して電流を流す、整流性を有する素子を介して第３の
ノードに接続されていることを特徴とする。
明において、前記第２のノードが、この第２のノードに
対して電流を流す、整流性を有する素子を介して第３の
ノードに接続されていることを特徴とする。
【００２４】第５の発明の半導体集積回路は、第１のノ
ードと第２のノードとの間に接続された容量と、前記第
１のノードを第１の基準電位に接続制御するスイッチ手
段と、前記第２のノードを第２の基準電位に設定する電
位設定手段と、前記第２のノードにおける電位変動に伴
う前記第１のノードの電位変動を検出する電位変動検出
手段と、一端が前記第２のノードに接続され、前記電位
変動検出手段において前記第１のノードの電位が所定値
以上変動した場合に前記電位変動検出手段からの出力に
基づいて前記第２のノードの電位を前記第２のノードに
おける電位変動の方向とは反対方向に変化させる電位変
化手段とを具備したことを特徴とする。
ードと第２のノードとの間に接続された容量と、前記第
１のノードを第１の基準電位に接続制御するスイッチ手
段と、前記第２のノードを第２の基準電位に設定する電
位設定手段と、前記第２のノードにおける電位変動に伴
う前記第１のノードの電位変動を検出する電位変動検出
手段と、一端が前記第２のノードに接続され、前記電位
変動検出手段において前記第１のノードの電位が所定値
以上変動した場合に前記電位変動検出手段からの出力に
基づいて前記第２のノードの電位を前記第２のノードに
おける電位変動の方向とは反対方向に変化させる電位変
化手段とを具備したことを特徴とする。
【００２５】第６の発明の半導体集積回路は、第５の発
明において、前記電位変動検出手段が一対の入力端子及
び出力端子を有する差動増幅器からなり、一対の入力端
子には前記第１のノードの電位及び第３の基準電位がさ
れていることを特徴とする。
明において、前記電位変動検出手段が一対の入力端子及
び出力端子を有する差動増幅器からなり、一対の入力端
子には前記第１のノードの電位及び第３の基準電位がさ
れていることを特徴とする。
【００２６】第７の発明の半導体集積回路は、第６の発
明において、前記電位変化手段が、ソース・ドレイン間
の電流通路の一端が前記第２のノードに接続され、他端
が前記第１の基準電位に接続され、ゲートが前記差動増
幅器の出力端子に接続されたトランジスタによって構成
されていることを特徴とする。
明において、前記電位変化手段が、ソース・ドレイン間
の電流通路の一端が前記第２のノードに接続され、他端
が前記第１の基準電位に接続され、ゲートが前記差動増
幅器の出力端子に接続されたトランジスタによって構成
されていることを特徴とする。
【００２７】第８の発明の半導体集積回路は、第５の発
明において、前記電位設定手段が、前記第２のノードに
対して電流を流す、整流性を有する素子で構成されるこ
とを特徴とする。
明において、前記電位設定手段が、前記第２のノードに
対して電流を流す、整流性を有する素子で構成されるこ
とを特徴とする。
【００２８】第９の発明の半導体集積回路は、第５の発
明において、前記第２のノードが、この第２のノードに
対して電流を流す、整流性を有する素子を介して第３の
ノードに接続されていることを特徴とする。
明において、前記第２のノードが、この第２のノードに
対して電流を流す、整流性を有する素子を介して第３の
ノードに接続されていることを特徴とする。
【００２９】第１０の発明の半導体集積回路は、第１の
ノードを第１の基準電位に設定する手段と、前記第１の
ノードにおける第１の基準電位を記憶し、前記第１のノ
ードにおける電位が、記憶されている前記第１の基準電
位からずれた場合に前記第１のノードの電位をその電位
のずれの方向とは反対方向に変化させる電位変化手段と
を具備したことを特徴とする。
ノードを第１の基準電位に設定する手段と、前記第１の
ノードにおける第１の基準電位を記憶し、前記第１のノ
ードにおける電位が、記憶されている前記第１の基準電
位からずれた場合に前記第１のノードの電位をその電位
のずれの方向とは反対方向に変化させる電位変化手段と
を具備したことを特徴とする。
【００３０】第１１の発明の半導体集積回路は、ソース
・ドレイン間の電流通路の一端にワード線駆動電圧が供
給され、ソース・ドレイン間の電流通路の他端がワード
線に接続された第１のトランジスタと、ソース・ドレイ
ン間の電流通路の一端に第１の電位が供給され、ゲート
に所定のバイアス電位が供給され、ソース・ドレイン間
の電流通路の他端が前記第１のトランジスタのゲートに
接続された第２のトランジスタと、前記第１のトランジ
スタのゲートと第１のノードとの間に接続され、前記第
１のトランジスタのゲートから第１のノードの方向にの
み電流を流す整流性を有する回路手段と、前記第１のノ
ードに接続され、第１のノードの電位が上昇した場合に
前記第１のノードを放電して前記第１のノードの電位を
低下させる制御手段とを具備し、前記制御手段は、前記
第１のノードと第２のノードとの間に接続された容量
と、前記第２のノードを第１の基準電位に接続制御する
スイッチ手段と、前記第１のノードにおける電位変動に
伴い前記第２のノードの電位が所定値以上変動した場合
に前記第１ノードの電位を前記第１のノードにおける電
位変動の方向とは反対方向に変化させる電位変化手段と
を有して構成されることを特徴とする。
・ドレイン間の電流通路の一端にワード線駆動電圧が供
給され、ソース・ドレイン間の電流通路の他端がワード
線に接続された第１のトランジスタと、ソース・ドレイ
ン間の電流通路の一端に第１の電位が供給され、ゲート
に所定のバイアス電位が供給され、ソース・ドレイン間
の電流通路の他端が前記第１のトランジスタのゲートに
接続された第２のトランジスタと、前記第１のトランジ
スタのゲートと第１のノードとの間に接続され、前記第
１のトランジスタのゲートから第１のノードの方向にの
み電流を流す整流性を有する回路手段と、前記第１のノ
ードに接続され、第１のノードの電位が上昇した場合に
前記第１のノードを放電して前記第１のノードの電位を
低下させる制御手段とを具備し、前記制御手段は、前記
第１のノードと第２のノードとの間に接続された容量
と、前記第２のノードを第１の基準電位に接続制御する
スイッチ手段と、前記第１のノードにおける電位変動に
伴い前記第２のノードの電位が所定値以上変動した場合
に前記第１ノードの電位を前記第１のノードにおける電
位変動の方向とは反対方向に変化させる電位変化手段と
を有して構成されることを特徴とする。
【００３１】第１２の発明の半導体集積回路は、第１１
の発明において、前記電位変化手段が、ソース・ドレイ
ン間の電流通路の一端が前記第１のノードに接続され、
他端が前記第１の基準電位に接続され、ゲートが前記第
２のノードに接続されたトランジスタによって構成され
ていることを特徴とする。
の発明において、前記電位変化手段が、ソース・ドレイ
ン間の電流通路の一端が前記第１のノードに接続され、
他端が前記第１の基準電位に接続され、ゲートが前記第
２のノードに接続されたトランジスタによって構成され
ていることを特徴とする。
【００３２】第１３の発明の半導体集積回路は、ソース
・ドレイン間の電流通路の一端にワード線駆動電圧が供
給され、ソース・ドレイン間の電流通路の他端がワード
線に接続された第１のトランジスタと、ソース・ドレイ
ン間の電流通路の一端に第１の電位が供給され、ゲート
に所定のバイアス電位が供給され、ソース・ドレイン間
の電流通路の他端が前記第１のトランジスタのゲートに
接続された第２のトランジスタと、前記第１のトランジ
スタのゲートと第１のノードとの間に接続され、前記第
１のトランジスタのゲートから第１のノードの方向にの
み電流を流す整流性を有する回路手段と、前記第１のノ
ードに接続され、第１のノードの電位が上昇した場合に
前記第１のノードを放電して前記第１のノードの電位を
低下させる制御手段とを具備し、前記制御手段は、前記
第１のノードと第２のノードとの間に接続された容量
と、前記第２のノードを第１の基準電位に接続制御する
スイッチ手段と、前記第１のノードにおける電位変動に
伴う前記第２のノードの電位変動を検出する電位変動検
出手段と、一端が前記第１のノードに接続され、前記電
位変動検出手段において前記第２のノードの電位が所定
値以上変動した場合に前記電位変動検出手段からの出力
に基づいて前記第１のノードの電位を前記第１のノード
における電位変動の方向とは反対方向に変化させる電位
変化手段とを有して構成されることを特徴とする。
・ドレイン間の電流通路の一端にワード線駆動電圧が供
給され、ソース・ドレイン間の電流通路の他端がワード
線に接続された第１のトランジスタと、ソース・ドレイ
ン間の電流通路の一端に第１の電位が供給され、ゲート
に所定のバイアス電位が供給され、ソース・ドレイン間
の電流通路の他端が前記第１のトランジスタのゲートに
接続された第２のトランジスタと、前記第１のトランジ
スタのゲートと第１のノードとの間に接続され、前記第
１のトランジスタのゲートから第１のノードの方向にの
み電流を流す整流性を有する回路手段と、前記第１のノ
ードに接続され、第１のノードの電位が上昇した場合に
前記第１のノードを放電して前記第１のノードの電位を
低下させる制御手段とを具備し、前記制御手段は、前記
第１のノードと第２のノードとの間に接続された容量
と、前記第２のノードを第１の基準電位に接続制御する
スイッチ手段と、前記第１のノードにおける電位変動に
伴う前記第２のノードの電位変動を検出する電位変動検
出手段と、一端が前記第１のノードに接続され、前記電
位変動検出手段において前記第２のノードの電位が所定
値以上変動した場合に前記電位変動検出手段からの出力
に基づいて前記第１のノードの電位を前記第１のノード
における電位変動の方向とは反対方向に変化させる電位
変化手段とを有して構成されることを特徴とする。
【００３３】第１４の発明の半導体集積回路は、第１３
の発明において、前記電位変動検出手段が一対の入力端
子及び出力端子を有する差動増幅器からなり、一対の入
力端子には前記第２のノードの電位及び第２の基準電位
がされていることを特徴とする。
の発明において、前記電位変動検出手段が一対の入力端
子及び出力端子を有する差動増幅器からなり、一対の入
力端子には前記第２のノードの電位及び第２の基準電位
がされていることを特徴とする。
【００３４】第１５の発明の半導体集積回路は、第１４
の発明において、前記電位変化手段が、ソース・ドレイ
ン間の電流通路の一端が前記第１のノードに接続され、
他端が前記第１の基準電位に接続され、ゲートが前記差
動増幅器の出力端子に接続されたトランジスタによって
構成されていることを特徴とする。
の発明において、前記電位変化手段が、ソース・ドレイ
ン間の電流通路の一端が前記第１のノードに接続され、
他端が前記第１の基準電位に接続され、ゲートが前記差
動増幅器の出力端子に接続されたトランジスタによって
構成されていることを特徴とする。
【００３５】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。
実施の形態により説明する。
【００３６】図１は、この発明を不揮発性半導体メモリ
集積回路に実施した第１の実施の形態による要部の概略
的な構成を示すブロック図である。
集積回路に実施した第１の実施の形態による要部の概略
的な構成を示すブロック図である。
【００３７】メモリセルアレイ１０内にはそれぞれ複数
のワード線ＷＬ及びビット線ＢＬ（図ではそれぞれ１つ
のみ図示）が設けられている。そして、各ワード線ＷＬ
と各ビット線ＢＬとの交点には不発性トランジスタから
なるメモリセルＭＣが配置され、このメモリセルＭＣは
対応するワード線ＷＬとビット線ＢＬとに接続されてい
る。
のワード線ＷＬ及びビット線ＢＬ（図ではそれぞれ１つ
のみ図示）が設けられている。そして、各ワード線ＷＬ
と各ビット線ＢＬとの交点には不発性トランジスタから
なるメモリセルＭＣが配置され、このメモリセルＭＣは
対応するワード線ＷＬとビット線ＢＬとに接続されてい
る。
【００３８】ロウデコーダ２０は、上記メモリセルＭＣ
に対するデータの書き込み時、消去時及びメモリセルか
らのデータ読み出し時に、アドレスに応じてワード線Ｗ
Ｌを選択駆動するものであり、その終段にはメモリセル
に対するデータの書き込み時に、選択されたワード線Ｗ
Ｌに対して昇圧された電位を出力する複数のトランジス
タ２１（図では１つのみ図示）が各ワード線ＷＬに対応
して設けられている。
に対するデータの書き込み時、消去時及びメモリセルか
らのデータ読み出し時に、アドレスに応じてワード線Ｗ
Ｌを選択駆動するものであり、その終段にはメモリセル
に対するデータの書き込み時に、選択されたワード線Ｗ
Ｌに対して昇圧された電位を出力する複数のトランジス
タ２１（図では１つのみ図示）が各ワード線ＷＬに対応
して設けられている。
【００３９】すなわち、上記トランジスタ２１のソース
及びドレインの一方が接続されているノードＡにはワー
ド線ＷＬを駆動する際に昇圧電位が供給され、ソース及
びドレインの他方が接続されているノードＢは対応する
ワード線ＷＬに接続されている。
及びドレインの一方が接続されているノードＡにはワー
ド線ＷＬを駆動する際に昇圧電位が供給され、ソース及
びドレインの他方が接続されているノードＢは対応する
ワード線ＷＬに接続されている。
【００４０】図１の回路において、ノードＡに昇圧電位
が供給された際に、ゲートのノードの電位がチャネル領
域との間のカップリングによって昇圧され、これにより
トランジスタ２１が十分なオン状態にされて、ノードＡ
に供給された昇圧電位が対応するワード線ＷＬに供給さ
れる。
が供給された際に、ゲートのノードの電位がチャネル領
域との間のカップリングによって昇圧され、これにより
トランジスタ２１が十分なオン状態にされて、ノードＡ
に供給された昇圧電位が対応するワード線ＷＬに供給さ
れる。
【００４１】図２は、図１のロウデコーダ回路２０内に
設けられた複数個のトランジスタ２１及びロウデコーダ
回路２０の制御回路の一部を抽出して示す回路図であ
る。
設けられた複数個のトランジスタ２１及びロウデコーダ
回路２０の制御回路の一部を抽出して示す回路図であ
る。
【００４２】昇圧された電位が供給される各ノードＣと
上記各トランジスタ２１のゲートのノードＤとの間に
は、各トランジスタ２２それぞれのソース・ドレイン間
が挿入されている。また、上記各トランジスタ２２のゲ
ートのノードＥには所定のバイアス電位がそれぞれ供給
される。
上記各トランジスタ２１のゲートのノードＤとの間に
は、各トランジスタ２２それぞれのソース・ドレイン間
が挿入されている。また、上記各トランジスタ２２のゲ
ートのノードＥには所定のバイアス電位がそれぞれ供給
される。
【００４３】また、上記各ノードＤと昇圧された電位が
供給されるノードＦとの間には、各ノードＤにおける電
位が所定値以上に上昇しないように制限する各電位制限
回路２３がそれぞれ挿入されている。これら各電位制限
回路２３はそれぞれ、例えば、ゲートがそれぞれのソー
スに接続され、かつソース・ドレイン間が直列接続され
た２個のトランジスタ２４、２５によって構成されてい
る。
供給されるノードＦとの間には、各ノードＤにおける電
位が所定値以上に上昇しないように制限する各電位制限
回路２３がそれぞれ挿入されている。これら各電位制限
回路２３はそれぞれ、例えば、ゲートがそれぞれのソー
スに接続され、かつソース・ドレイン間が直列接続され
た２個のトランジスタ２４、２５によって構成されてい
る。
【００４４】ここで、上記各電位制限回路２３内の２個
のトランジスタ２４、２５それぞれの各ゲートはノード
Ｄに近い側に配置されている各トランジスタ２４、２５
それぞれのソースもしくはドレインに接続され、ダイオ
ード接続されており、これら各トランジスタ２４、２５
はノードＤ側からノードＦ側にのみ電流を流すことがで
きるような整流性を有しており、各電位制限回路２３自
体もノードＤ側からノードＦ側にのみ電流を流すことが
できるような整流性を有している。
のトランジスタ２４、２５それぞれの各ゲートはノード
Ｄに近い側に配置されている各トランジスタ２４、２５
それぞれのソースもしくはドレインに接続され、ダイオ
ード接続されており、これら各トランジスタ２４、２５
はノードＤ側からノードＦ側にのみ電流を流すことがで
きるような整流性を有しており、各電位制限回路２３自
体もノードＤ側からノードＦ側にのみ電流を流すことが
できるような整流性を有している。
【００４５】また、チップ内には昇圧回路２６が設けら
れており、この昇圧回路２６で作られる昇圧電位は、ゲ
ートがソース及びドレインの一方と接続され、ダイオー
ド接続されて、整流性を有するトランジスタ２７を介し
てノードＦに供給されると共に、同じチップ内の他の回
路２８に供給される。ここで、上記トランジスタ２７の
ゲートは昇圧回路２６の出力ノードとは反対側のノード
Ｆに配置されているトランジスタ２７のソースもしくは
ドレインに接続されており、このトランジスタ２７は昇
圧回路２６の出力ノード側からノードＦ側にのみ電流を
流すことができるような整流性を有している。
れており、この昇圧回路２６で作られる昇圧電位は、ゲ
ートがソース及びドレインの一方と接続され、ダイオー
ド接続されて、整流性を有するトランジスタ２７を介し
てノードＦに供給されると共に、同じチップ内の他の回
路２８に供給される。ここで、上記トランジスタ２７の
ゲートは昇圧回路２６の出力ノードとは反対側のノード
Ｆに配置されているトランジスタ２７のソースもしくは
ドレインに接続されており、このトランジスタ２７は昇
圧回路２６の出力ノード側からノードＦ側にのみ電流を
流すことができるような整流性を有している。
【００４６】さらに上記ノードＦには、このノードＦの
電位が所定の電位よりも上昇しないように制御する制御
回路３０が接続されている。
電位が所定の電位よりも上昇しないように制御する制御
回路３０が接続されている。
【００４７】上記制御回路３０は、上記ノードＦとノー
ドＧとの間に接続された容量３１と、ノードＧと接地電
位のノードとの間にソース・ドレイン間が挿入され、ゲ
ートに制御信号Ｃｏｎｔが入力されるトランジスタ３２
と、ノードＦと接地電位のノードとの間にソース・ドレ
イン間が挿入され、ゲートが上記ノードＧに接続された
トランジスタ３３とから構成されている。
ドＧとの間に接続された容量３１と、ノードＧと接地電
位のノードとの間にソース・ドレイン間が挿入され、ゲ
ートに制御信号Ｃｏｎｔが入力されるトランジスタ３２
と、ノードＦと接地電位のノードとの間にソース・ドレ
イン間が挿入され、ゲートが上記ノードＧに接続された
トランジスタ３３とから構成されている。
【００４８】なお、図２の回路において、トランジスタ
は全てＮチャネルでエンハンスメント型のものであると
する。
は全てＮチャネルでエンハンスメント型のものであると
する。
【００４９】次に、上記構成でなる回路の動作を、図３
のタイミングチャートを参照して説明する。なお、デー
タの書き込み時に、各トランジスタ２２のゲートのノー
ドＥには常に昇圧電位Ｖ１がそれぞれ供給されていると
する。
のタイミングチャートを参照して説明する。なお、デー
タの書き込み時に、各トランジスタ２２のゲートのノー
ドＥには常に昇圧電位Ｖ１がそれぞれ供給されていると
する。
【００５０】まず、対応するワード線ＷＬに接続されて
いる図示しないメモリセルに対するデータの書き込み時
に、対応するトランジスタ２２が接続されているノード
Ｃに対して昇圧電位Ｖ１が供給される。このノードＣが
昇圧電位Ｖ１になると、上記トランジスタ２２がオン
し、ノードＤがこのトランジスタ２２を通してＶ１−Ｖ
ｔ（ただし、Ｖｔはトランジスタ２２の閾値電圧）まで
充電され、その後、トランジスタ２２はカットオフす
る。
いる図示しないメモリセルに対するデータの書き込み時
に、対応するトランジスタ２２が接続されているノード
Ｃに対して昇圧電位Ｖ１が供給される。このノードＣが
昇圧電位Ｖ１になると、上記トランジスタ２２がオン
し、ノードＤがこのトランジスタ２２を通してＶ１−Ｖ
ｔ（ただし、Ｖｔはトランジスタ２２の閾値電圧）まで
充電され、その後、トランジスタ２２はカットオフす
る。
【００５１】次に、ノードＡの電位を接地電位から昇圧
電位Ｖ１まで変化させると、ノードＤはトランジスタ２
２がカットオフしているのでフローティング状態にあ
り、トランジスタ２１のチォネル電位の上昇に伴いチャ
ネル領域との間のカップリングによってノードＤの電位
がＶ１−Ｖｔから上昇し、Ｖ２に達する。このとき、ノ
ードＦの電位が十分に高く、ノードＤの電位Ｖ２がノー
ドＡの電位Ｖ１に対してトランジスタ２１の閾値昇圧以
上高ければ、トランジスタ２１は充分なオン状態とな
り、ノードＡに供給された昇圧電位Ｖ１がそのままノー
ドＢに伝達され、対応するワード線ＷＬに昇圧された電
位Ｖ１が供給される。
電位Ｖ１まで変化させると、ノードＤはトランジスタ２
２がカットオフしているのでフローティング状態にあ
り、トランジスタ２１のチォネル電位の上昇に伴いチャ
ネル領域との間のカップリングによってノードＤの電位
がＶ１−Ｖｔから上昇し、Ｖ２に達する。このとき、ノ
ードＦの電位が十分に高く、ノードＤの電位Ｖ２がノー
ドＡの電位Ｖ１に対してトランジスタ２１の閾値昇圧以
上高ければ、トランジスタ２１は充分なオン状態とな
り、ノードＡに供給された昇圧電位Ｖ１がそのままノー
ドＢに伝達され、対応するワード線ＷＬに昇圧された電
位Ｖ１が供給される。
【００５２】一方、昇圧回路２６が動作することによ
り、トランジスタ２７を介して昇圧回路２６から出力さ
れる昇圧電位によってノードＦが充電され、先に説明し
たようにノードＦの電位が十分に高い電位に設定され
る。また、データ書き込み時に、予めトランジスタ３２
のゲートに供給される制御信号ＣｏｎｔがＨレベルにさ
れ、トランジスタ３２がオン状態にされる。このトラン
ジスタ３２がオンすることにより、ノードＧが接地電位
に設定され、ノードＦにおける電位が容量３１に記憶さ
れる。その後、ノードＣに昇圧電位Ｖ１が供給される前
に制御信号ＣｏｎｔがＬレベルにされ、トランジスタ３
２はオフする。
り、トランジスタ２７を介して昇圧回路２６から出力さ
れる昇圧電位によってノードＦが充電され、先に説明し
たようにノードＦの電位が十分に高い電位に設定され
る。また、データ書き込み時に、予めトランジスタ３２
のゲートに供給される制御信号ＣｏｎｔがＨレベルにさ
れ、トランジスタ３２がオン状態にされる。このトラン
ジスタ３２がオンすることにより、ノードＧが接地電位
に設定され、ノードＦにおける電位が容量３１に記憶さ
れる。その後、ノードＣに昇圧電位Ｖ１が供給される前
に制御信号ＣｏｎｔがＬレベルにされ、トランジスタ３
２はオフする。
【００５３】この状態で、ノードＡに昇圧電位が供給さ
れると、先に説明したようにノードＤの電位が昇圧され
る。そしてノードＤの電位がノードＦの電位に対して電
位制限回路２３内のトランジスタ２個分の閾値電圧（２
Ｖｔ）分以上高くなると、ノードＤの電荷が電位制限回
路２３を介してからノードＦに放電される。そして、こ
のときの放電電荷量が多くなると、ノードＦの電位が上
昇する。ノードＦの電位が上昇すると、制御回路３０内
の容量３１によるカップリングにより、制御回路３０内
のノードＧの電位が接地電位から上昇する。そして、ノ
ードＧの電位が制御回路３０内のトランジスタ３３の閾
値電圧を超えると、このトランジスタ３３がオンし、ト
ランジスタ３３を介してノードＦが接地電位に向かって
放電されるので、一度上昇したノードＦの電位が降下す
る。そして、ノードＦの電位が上昇前の元の電位に戻る
と、ノードＧの電位も元の接地電位に戻り、トランジス
タ３３がオフして、トランジスタ３３による放電が停止
する。
れると、先に説明したようにノードＤの電位が昇圧され
る。そしてノードＤの電位がノードＦの電位に対して電
位制限回路２３内のトランジスタ２個分の閾値電圧（２
Ｖｔ）分以上高くなると、ノードＤの電荷が電位制限回
路２３を介してからノードＦに放電される。そして、こ
のときの放電電荷量が多くなると、ノードＦの電位が上
昇する。ノードＦの電位が上昇すると、制御回路３０内
の容量３１によるカップリングにより、制御回路３０内
のノードＧの電位が接地電位から上昇する。そして、ノ
ードＧの電位が制御回路３０内のトランジスタ３３の閾
値電圧を超えると、このトランジスタ３３がオンし、ト
ランジスタ３３を介してノードＦが接地電位に向かって
放電されるので、一度上昇したノードＦの電位が降下す
る。そして、ノードＦの電位が上昇前の元の電位に戻る
と、ノードＧの電位も元の接地電位に戻り、トランジス
タ３３がオフして、トランジスタ３３による放電が停止
する。
【００５４】このように、上記実施の形態による不揮発
性半導体メモリ集積回路によれば、ワード線ＷＬに対し
て昇圧された電位を伝達するトランジスタ２１のゲート
ノードＤの電位が高くなり過ぎ、電位制限回路２３を介
してノードＦが充電されることによってノードＦの電位
が高くなったとしても、制御回路３０によって元の電位
に戻される。
性半導体メモリ集積回路によれば、ワード線ＷＬに対し
て昇圧された電位を伝達するトランジスタ２１のゲート
ノードＤの電位が高くなり過ぎ、電位制限回路２３を介
してノードＦが充電されることによってノードＦの電位
が高くなったとしても、制御回路３０によって元の電位
に戻される。
【００５５】また、昇圧回路で作られる昇圧電位が供給
される他の回路２８における消費電流が増加し、昇圧回
路で作られる昇圧電位が一時的に低下して、ノードＦの
電位よりも低くなったとしても、トランジスタ２７は昇
圧回路２６の出力ノード側からノードＦ側にのみ電流を
流す整流性を有しているので、ノードＦ側から昇圧回路
２６の出力ノード側に電流が流れて、ノードＦの電位が
低下する恐れはない。
される他の回路２８における消費電流が増加し、昇圧回
路で作られる昇圧電位が一時的に低下して、ノードＦの
電位よりも低くなったとしても、トランジスタ２７は昇
圧回路２６の出力ノード側からノードＦ側にのみ電流を
流す整流性を有しているので、ノードＦ側から昇圧回路
２６の出力ノード側に電流が流れて、ノードＦの電位が
低下する恐れはない。
【００５６】さらに、ノードＦの電位が所定の電位で安
定している期間では、制御回路３０内においてノードＦ
から接地電位に電流が流れる経路が存在しないので、ノ
ードＦの電荷が接地電位に向かって放電され、ノードＦ
の電位が低下する恐れもない。また、制御回路３０内に
設けられた容量３１は、ノードＦにおける電位を記憶す
る機能を有しておればよく、大きな容量値を持つ必要が
ないので、制御回路３０の自体の面積もそれ程必要では
なく、チップ面積が増大する恐れもない。
定している期間では、制御回路３０内においてノードＦ
から接地電位に電流が流れる経路が存在しないので、ノ
ードＦの電荷が接地電位に向かって放電され、ノードＦ
の電位が低下する恐れもない。また、制御回路３０内に
設けられた容量３１は、ノードＦにおける電位を記憶す
る機能を有しておればよく、大きな容量値を持つ必要が
ないので、制御回路３０の自体の面積もそれ程必要では
なく、チップ面積が増大する恐れもない。
【００５７】次にこの発明の第２の実施の形態について
説明する。図４は、図２に示したものとは異なる構成の
制御回路３０を示している。図４に示した制御回路３０
が図２中の制御回路３０と異なる点は、新たに差動増幅
器３４を設け、ノードＧをトランジスタ３３のゲートに
接続することなく、差動増幅器３４の非反転入力端子に
接続し、また、差動増幅器３４の反転入力端子には基準
電位Ｖｒｅｆ２を供給し、差動増幅器３４の出力端子を
トランジスタ３３のゲートに接続するようにしたことで
ある。
説明する。図４は、図２に示したものとは異なる構成の
制御回路３０を示している。図４に示した制御回路３０
が図２中の制御回路３０と異なる点は、新たに差動増幅
器３４を設け、ノードＧをトランジスタ３３のゲートに
接続することなく、差動増幅器３４の非反転入力端子に
接続し、また、差動増幅器３４の反転入力端子には基準
電位Ｖｒｅｆ２を供給し、差動増幅器３４の出力端子を
トランジスタ３３のゲートに接続するようにしたことで
ある。
【００５８】このような構成の制御回路３０において、
トランジスタ３２がオンしている時にノードＦの電位が
容量３１に記憶される。その後、トランジスタ３２がオ
フする。そして、ノードＦの電位が上昇し、それに伴な
ってノードＧの電位が上昇し、ノードＧの電位が基準電
位Ｖｒｅｆ２を超えると、差動増幅器３４の出力信号が
Ｈレベルになり、トランジスタ３３がオン状態になるこ
とによってノードＦが接地電位に向かって放電され、ノ
ードＦの電位上昇が抑えられる。
トランジスタ３２がオンしている時にノードＦの電位が
容量３１に記憶される。その後、トランジスタ３２がオ
フする。そして、ノードＦの電位が上昇し、それに伴な
ってノードＧの電位が上昇し、ノードＧの電位が基準電
位Ｖｒｅｆ２を超えると、差動増幅器３４の出力信号が
Ｈレベルになり、トランジスタ３３がオン状態になるこ
とによってノードＦが接地電位に向かって放電され、ノ
ードＦの電位上昇が抑えられる。
【００５９】すなわち、この第２の実施の形態において
も第１の実施の形態の場合と同様の効果を得ることがで
きる。
も第１の実施の形態の場合と同様の効果を得ることがで
きる。
【００６０】なお、この発明は上記各実施の形態に限定
されるものではなく種々の変形が可能であることはいう
までもない。例えば、上記各実施の形態では電位制限回
路２３が直列接続されたそれぞれ２個のトランジスタ２
４、２５によって構成されている場合について説明した
が、これは１個のトランジスタによって構成してもよい
し、あるいは直列接続されたそれぞれ３個以上のトラン
ジスタによって構成するようにしてもよい。
されるものではなく種々の変形が可能であることはいう
までもない。例えば、上記各実施の形態では電位制限回
路２３が直列接続されたそれぞれ２個のトランジスタ２
４、２５によって構成されている場合について説明した
が、これは１個のトランジスタによって構成してもよい
し、あるいは直列接続されたそれぞれ３個以上のトラン
ジスタによって構成するようにしてもよい。
【００６１】
【発明の効果】以上説明したようにこの発明によれば、
チップ面積の増大を伴わずに、昇圧された電位を常に所
定値に維持することができる半導体集積回路を提供する
ことができる。
チップ面積の増大を伴わずに、昇圧された電位を常に所
定値に維持することができる半導体集積回路を提供する
ことができる。
【図１】この発明を不揮発性半導体メモリ集積回路に実
施した場合の要部の概略的な構成を示すブロック図。
施した場合の要部の概略的な構成を示すブロック図。
【図２】図１のロウデコーダ回路２０内に設けられた複
数個のトランジスタ２１及びロウデコーダ回路２０の制
御回路の一部を抽出して示す回路図。
数個のトランジスタ２１及びロウデコーダ回路２０の制
御回路の一部を抽出して示す回路図。
【図３】図２の回路の動作の一例を示すタイミングチャ
ート。
ート。
【図４】この発明の第２の実施の形態による図２に示し
たものとは異なる構成の制御回路３０の構成を示す図。
たものとは異なる構成の制御回路３０の構成を示す図。
【図５】従来の不揮発性半導体メモリ集積回路における
ロウデコーダ回路及びその制御回路の一部を抽出して示
す回路図。
ロウデコーダ回路及びその制御回路の一部を抽出して示
す回路図。
【図６】図５の回路の動作の一例を示すタイミングチャ
ート。
ート。
【図７】従来の不揮発性半導体メモリ集積回路の一部を
抽出して示す回路図。
抽出して示す回路図。
【図８】従来の不揮発性半導体メモリ集積回路の一部を
抽出して示す回路図。
抽出して示す回路図。
１０…メモリセルアレイ、 ２０…ロウデコーダ、 ２１、２２、２４、２５、２７、３２、３３…トランジ
スタ、 ２３…電位制限回路、 ２６…昇圧回路、 ２８…他の回路、 ３０…制御回路、 ３１…容量、 ３４…差動増幅器、 ＷＬ…ワード線、 ＢＬ…ビット線、 ＭＣ…メモリセル。
スタ、 ２３…電位制限回路、 ２６…昇圧回路、 ２８…他の回路、 ３０…制御回路、 ３１…容量、 ３４…差動増幅器、 ＷＬ…ワード線、 ＢＬ…ビット線、 ＭＣ…メモリセル。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA03 BA13 BA27 CA10 5B025 AD03 AD10 AE08 5J055 AX37 AX47 AX63 BX10 CX27 DX13 DX52 EX07 EX17 EY10 EY21 EZ08 EZ54 FX12 FX20 FX37 GX01 GX02 GX04
Claims (15)
- 【請求項１】 第１のノードと第２のノードとの間に接
続された容量と、 前記第１のノードを第１の基準電位に接続制御するスイ
ッチ手段と、 前記第２のノードを第２の基準電位に設定する電位設定
手段と、 前記第２のノードにおける電位変動に伴い上記第１のノ
ードの電位が所定値以上変動した場合に前記第２のノー
ドの電位を前記第２のノードにおける電位変動の方向と
は反対方向に変化させる電位変化手段とを具備したこと
を特徴とする半導体集積回路。 - 【請求項２】 前記電位変化手段が、ソース・ドレイン
間の電流通路の一端が前記第２のノードに接続され、他
端が前記第１の基準電位に接続され、ゲートが前記第１
のノードに接続されたトランジスタによって構成されて
いることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記電位設定手段が、前記第２のノード
に対して電流を流す、整流性を有する素子で構成される
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記第２のノードが、この第２のノード
に対して電流を流す、整流性を有する素子を介して第３
のノードに接続されていることを特徴とする請求項１記
載の半導体集積回路。 - 【請求項５】 第１のノードと第２のノードとの間に接
続された容量と、 前記第１のノードを第１の基準電位に接続制御するスイ
ッチ手段と、 前記第２のノードを第２の基準電位に設定する電位設定
手段と、 前記第２のノードにおける電位変動に伴う前記第１のノ
ードの電位変動を検出する電位変動検出手段と、 一端が前記第２のノードに接続され、前記電位変動検出
手段において前記第１のノードの電位が所定値以上変動
した場合に前記電位変動検出手段からの出力に基づいて
前記第２のノードの電位を前記第２のノードにおける電
位変動の方向とは反対方向に変化させる電位変化手段と
を具備したことを特徴とする半導体集積回路。 - 【請求項６】 前記電位変動検出手段が一対の入力端子
及び出力端子を有する差動増幅器からなり、一対の入力
端子には前記第１のノードの電位及び第３の基準電位が
されていることを特徴とする請求項５記載の半導体集積
回路。 - 【請求項７】 前記電位変化手段が、ソース・ドレイン
間の電流通路の一端が前記第２のノードに接続され、他
端が前記第１の基準電位に接続され、ゲートが前記差動
増幅器の出力端子に接続されたトランジスタによって構
成されていることを特徴とする請求項６記載の半導体集
積回路。 - 【請求項８】 前記電位設定手段が、前記第２のノード
に対して電流を流す、整流性を有する素子で構成される
ことを特徴とする請求項５記載の半導体集積回路。 - 【請求項９】 前記第２のノードが、この第２のノード
に対して電流を流す、整流性を有する素子を介して第３
のノードに接続されていることを特徴とする請求項５記
載の半導体集積回路。 - 【請求項１０】 第１のノードを第１の基準電位に設定
する手段と、 前記第１のノードにおける第１の基準電位を記憶し、前
記第１のノードにおける電位が、記憶されている前記第
１の基準電位からずれた場合に前記第１のノードの電位
をその電位のずれの方向とは反対方向に変化させる電位
変化手段とを具備したことを特徴とする半導体集積回
路。 - 【請求項１１】 ソース・ドレイン間の電流通路の一端
にワード線駆動電圧が供給され、ソース・ドレイン間の
電流通路の他端がワード線に接続された第１のトランジ
スタと、 ソース・ドレイン間の電流通路の一端に第１の電位が供
給され、ゲートに所定のバイアス電位が供給され、ソー
ス・ドレイン間の電流通路の他端が前記第１のトランジ
スタのゲートに接続された第２のトランジスタと、 前記第１のトランジスタのゲートと第１のノードとの間
に接続され、前記第１のトランジスタのゲートから第１
のノードの方向にのみ電流を流す整流性を有する回路手
段と、 前記第１のノードに接続され、第１のノードの電位が上
昇した場合に前記第１のノードを放電して前記第１のノ
ードの電位を低下させる制御手段とを具備し、前記制御
手段は、 前記第１のノードと第２のノードとの間に接続された容
量と、 前記第２のノードを第１の基準電位に接続制御するスイ
ッチ手段と、 前記第１のノードにおける電位変動に伴い前記第２のノ
ードの電位が所定値以上変動した場合に前記第１ノード
の電位を前記第１のノードにおける電位変動の方向とは
反対方向に変化させる電位変化手段とを有して構成され
ることを特徴とする半導体集積回路。 - 【請求項１２】 前記電位変化手段が、ソース・ドレイ
ン間の電流通路の一端が前記第１のノードに接続され、
他端が前記第１の基準電位に接続され、ゲートが前記第
２のノードに接続されたトランジスタによって構成され
ていることを特徴とする請求項１１記載の半導体集積回
路。 - 【請求項１３】 ソース・ドレイン間の電流通路の一端
にワード線駆動電圧が供給され、ソース・ドレイン間の
電流通路の他端がワード線に接続された第１のトランジ
スタと、 ソース・ドレイン間の電流通路の一端に第１の電位が供
給され、ゲートに所定のバイアス電位が供給され、ソー
ス・ドレイン間の電流通路の他端が前記第１のトランジ
スタのゲートに接続された第２のトランジスタと、 前記第１のトランジスタのゲートと第１のノードとの間
に接続され、前記第１のトランジスタのゲートから第１
のノードの方向にのみ電流を流す整流性を有する回路手
段と、 前記第１のノードに接続され、第１のノードの電位が上
昇した場合に前記第１のノードを放電して前記第１のノ
ードの電位を低下させる制御手段とを具備し、前記制御
手段は、 前記第１のノードと第２のノードとの間に接続された容
量と、 前記第２のノードを第１の基準電位に接続制御するスイ
ッチ手段と、 前記第１のノードにおける電位変動に伴う前記第２のノ
ードの電位変動を検出する電位変動検出手段と、 一端が前記第１のノードに接続され、前記電位変動検出
手段において前記第２のノードの電位が所定値以上変動
した場合に前記電位変動検出手段からの出力に基づいて
前記第１のノードの電位を前記第１のノードにおける電
位変動の方向とは反対方向に変化させる電位変化手段と
を有して構成されることを特徴とする半導体集積回路。 - 【請求項１４】 前記電位変動検出手段が一対の入力端
子及び出力端子を有する差動増幅器からなり、一対の入
力端子には前記第２のノードの電位及び第２の基準電位
がされていることを特徴とする請求項１３記載の半導体
集積回路。 - 【請求項１５】 前記電位変化手段が、ソース・ドレイ
ン間の電流通路の一端が前記第１のノードに接続され、
他端が前記第１の基準電位に接続され、ゲートが前記差
動増幅器の出力端子に接続されたトランジスタによって
構成されていることを特徴とする請求項１４記載の半導
体集積回路。
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|---|---|---|---|
| JP34235799A JP2001160295A (ja) | 1999-12-01 | 1999-12-01 | 半導体集積回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34235799A JP2001160295A (ja) | 1999-12-01 | 1999-12-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160295A true JP2001160295A (ja) | 2001-06-12 |
| JP2001160295A5 JP2001160295A5 (ja) | 2004-07-22 |
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ID=18353107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34235799A Abandoned JP2001160295A (ja) | 1999-12-01 | 1999-12-01 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6407628B2 (ja) |
| JP (1) | JP2001160295A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344277A (ja) * | 2005-06-08 | 2006-12-21 | Renesas Technology Corp | 内部電圧発生回路 |
| JP2007036216A (ja) | 2005-06-24 | 2007-02-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び無線通信システム |
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| US8665007B2 (en) * | 2011-06-10 | 2014-03-04 | Cypress Semiconductor Corporation | Dynamic power clamp for RFID power control |
| JP6538426B2 (ja) | 2014-05-30 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
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-
1999
- 1999-12-01 JP JP34235799A patent/JP2001160295A/ja not_active Abandoned
-
2000
- 2000-11-30 US US09/725,726 patent/US6407628B2/en not_active Expired - Lifetime
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|---|---|---|---|---|
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| US20010002800A1 (en) | 2001-06-07 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060621 |
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| A131 | Notification of reasons for refusal |
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|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060821 |